KR890008959A - 반도체 소자 제조 공정 - Google Patents

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Abstract

내용 없음

Description

반도체 소자 제조 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에서 응용한 대표적인 반도체 구조의 단면도.
제 2 도는 본 발명에 따라 제조된 EPROM 소자 일부분의 합성 마스킹에 대한 평편도.

Claims (3)

  1. 단결정 실리콘의 노출하에서 단결정 실리콘에 우선하여 다결정 실리콘을 에칭하는 공정에 있어서, 단결정 실리콘 기판을 준비하는 단계; 상기 기판 위에 놓이는 다결정 실리콘의 패턴 형성된 층을 준비하며 상기 기판의 일부분을 노출시키는 단계; 상기 기판을 실질적으로 에칭하지 않으면서 상기 패턴 형성된 다결정 실리콘층을 반응물로서 염소 및 산소를 포함하는 플라즈마내에서 비등방성으로 에칭하는 단계; 를 구비하는 것을 특징으로 하는 다결정 실리콘 에칭 공정.
  2. 주요 표면을 갖는 다결정 실리콘 기판을 준비하는 단계; 상기 주요 표면 위에 놓이는 절연 물질의 제1층을 준비하는 단계; 상기 제1층 위에 다결정 실리콘의 제2층을 침전시키는 단계; 상기 단결정 실리콘 기판의 표면 일부분이 노출하도록 상기 제2층 및 제1층을 패턴 형성하는 단계; 비 탄소 함유 실리콘 부식제 및 반응물로서 산소를 포함하는 플라즈마내에서 상기 단결정 실리콘 기판의 표면을 실질적으로 에칭하지 않으면서 상기 패턴 형성된 다결정 실리콘층을 비등방성으로 에칭하는 단계; 를 구비하는 것을 특징으로 하는 반도체 소자 제조 공정.
  3. 단결정 실리콘 기판을 준비하며, 상기 기판 위에 게이트 절연물을 형성하는 단계; 상기 게이트 절연물 위에 다결정 실리콘의 제1층을 침전하는 단계; 상기 층 위에 중간층 유전체를 형성하는 단계; 상기 중간층 유전체 및 다결정 실리콘의 제1층을 패턴 형성하는 단계; 상기 패턴 형성된 중간층 유전체 및 다결정 실리콘의 제1층 위에 다결정 실리콘의 제2층을 침전하는 단계; 상기 단결정 실리콘 기판의 일부분이 노출 되도록 상기 다결정 실리콘의 제2층, 상기 중간층 유전체, 상기 게이트 절연물의 일부분을 패턴 형성하는 단계; 비 찬소 함유 실리콘 부식제 및 산소를 포함하는 플라즈마에서 상기 다결정 실리콘의 제2층을 에칭하여, 상기 단결정 실리콘 기판의 노출된 부분을 실질적으로 에칭하지 않으면서 상기 다결정 실리콘의 제2층과 일직선으로 정렬된 상기 다결정 실리콘의 제1층을 비등방성으로 에칭하는 단계; 를 구비하는 것을 특징으로 하는 반도체 소자 제조 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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