KR20060094707A - 반도체 소자의 패턴 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 229910052751 metal Inorganic materials 0.000 claims abstract description 3
- 239000002184 metal Substances 0.000 claims abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 패턴 밀도가 높은 셀 영역과 상대적으로 패턴 밀도가 낮은 페리 영역 간의 식각 바이어스 차이를 줄이면서, 페리 영역에서 발생하는 붕괴현상을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역이 정의된 기판을 제공하는 단계와, 상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계와, 상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 상기 포토레지스트 패턴과 동일한 제1 하드마스크 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 식각 바이어스 조절용 식각공정을 통해 상기 제1 하드마스크를 식각하여 상기 제1 하드마스크 패턴보다 작은 폭을 갖는 제2 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 제거하는 단계와, 상기 제2 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
게이트 패턴, 하드마스크, O₂, 식각 바이어스, ID 바이어스.
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 셀 영역 B : 페리 영역
110 : 기판 111 : 게이트 절연막
112 : 폴리 실리콘막 113 : 텅스텐 실리사이드
114 : 실리콘 질화막 115 : 텅스텐
116 : 포토레지스트 패턴 115a : 제1 하드마스크 패턴
117, 119 : 식각공정 114a : 제2 하드마스크 패턴
120 : 게이트 패턴 118 : 식각 바이어스 조절용 식각공정
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.
종래의 반도체 소자 중 디램(Dynamic Random Access Memory)과 같은 소자에서는 게이트 전극으로 폴리 실리콘/텅스텐 실리사이드의 적층 구조를 사용해왔고, 감광막(또는, 포토레지스트)으로 불화 크렙톤을 사용해왔다.
그러나, 현재 100nm이하의 소자에서는 게이트 전극의 적층 구조가 폴리 실리콘/텅스텐으로 바뀌고 있고, 이때 사용되는 포토레지스트는 불화 아르곤으로 바뀌고 있다. 그리고, 이러한 종래의 반도체 소자에서는 게이트 전극 패턴(이하, 게이트 패턴이라 함)의 형성을 위한 하드 마스크 물질로 실리콘 질화막을 사용하고 있다.
이하, 도 1a 내지 도 1c를 참조하여 실리콘 질화막을 하드 마스크로 이용하는 게이트 패턴 형성방법을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 조밀한 패턴이 형성되는 셀 영역(A)과 그 주변 영역으로 고립된 패턴이 형성되는 페리 영역(B)이 정의된 반도체 기판(10) 상에 게이트 산화막(11), 게이트 전극용 폴리 실리콘막(12), 게이트 전극용 텅스텐 실리사이드(13) 및 하드마스크용 실리콘 질화막(14)을 순차적으로 증착한다.
이어서, 도 1b에 도시된 바와 같이, 실리콘 질화막(14) 상에 소정의 포토레 지스트 패턴(16)을 형성한 후, 포토레지스트 패턴(16)을 마스크로 이용한 식각공정(16)을 실시하여 실리콘 질화막(14)을 식각한다. 이에 따라, 실리콘 질화막(14)으로 이루어진 하드마스크 패턴(14a)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 하드마스크 패턴(14a)을 마스크로 이용한 식각공정(17)을 실시하여 텅스텐 실리사이드(13) 및 폴리 실리콘막(12)을 식각한다. 이에 따라, 게이트 산화막(11) 상에 게이트 패턴(18)이 형성된다. 이때, 셀 영역(A)은 게이트 패턴(18)의 밀도가 높은데 반하여, 페리 영역(B)은 게이트 패턴(18)의 밀도가 상대적으로 낮다.
결국, 상기한 종래 기술에 따라 게이트 패턴을 형성하는 경우, 셀 영역(A)과 페리 영역(B)의 패턴의 밀도 차로 인해 ID 바이어스, 즉 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스(bias)의 차이가 증가한다. 예를 들어, 셀 영역(A)은 원하는 패턴대로 버티컬(vertical)하게 식각되어 식각 바이어스가 일정한데 반하여, 페리 영역(B)은 원하는 패턴대로 식각되지 않고 경사(slope)를 갖게되므로 식각 바이어스가 증가하는 것이다. 따라서, 종래에는 ID 바이어스를 감소시키기 위하여, 즉 페리 영역(B)의 식각 바이어스를 감소시키기 위하여 페리 영역(B)에 형성되는 포토레지스트 패턴의 크기를 감소시켜 왔다.
그러나, 페리 영역(B)의 포토레지스트 패턴(16)의 크기를 줄이게 되면 포토레지스트 패턴(16)과 하드마스크용 실리콘 질화막(14)의 식각 선택비가 낮아 페리 영역에서 패턴이 무너지는 붕괴(collapse)현상이 발생할 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패턴 밀도가 높은 셀 영역과 상대적으로 패턴 밀도가 낮은 페리 영역 간의 식각 바이어스 차이를 줄이면서, 페리 영역에서 발생하는 붕괴현상을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하는 것을 그 목적으로 한다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역이 정의된 기판을 제공하는 단계와, 상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계와, 상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 상기 포토레지스트 패턴과 동일한 제1 하드마스크 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 식각 바이어스 조절용 식각공정을 통해 상기 제1 하드마스크를 식각하여 상기 제1 하드마스크 패턴보다 작은 폭을 갖는 제2 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 제거하는 단계와, 상기 제2 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도이다. 여기서,도 2a 내지 도 2e에 도시된 도면부호들 중 서로 동일한 도면부호는 동일한 기능을 수행하는 동일 요소이다.
먼저, 도 2a에 도시된 바와 같이, 패턴 밀도가 높아 조밀한 패턴이 형성될 셀 영역(A)과 상대적으로 조밀하지 않은 패턴, 예컨대 고립된 패턴이 형성될 페리 영역(B)이 정의된 반도체 기판(10)에 소자분리 공정을 실시한다. 이때, 소자분리 공정은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시한다.
이어서, 소자분리 공정을 통해 복수의 소자분리막(미도시)이 형성된 반도체 기판(110) 전면 상에 게이트 절연막(111), 게이트 전극용 폴리 실리콘막(112), 게이트 전극용 텅스텐 실리사이드(113), 제1 하드마스크용 실리콘 질화막(114) 및 제2 하드마스크용 텅스텐(115)을 순차적으로 증착한다.
이어서, 도 2b에 도시된 바와 같이, 텅스텐(115)이 증착된 결과물 상에 포토레지스트(미도시)를 도포한 후, 노광 및 현상공정을 실시하여 셀 영역(A)에서는 조 밀한 간격을 갖는 반면, 페리 영역(B)에서는 고립된 구조를 갖는 포토레지스트 패턴(116)을 형성한다.
이어서, 포토레지스트 패턴(116)을 마스크로 이용한 식각공정(117)을 실시하여 텅스텐(115)으로 이루어진 제1 하드마스크 패턴(115a)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(116)을 제거한 후, 세정 공정을 실시한다.
이어서, 제1 하드마스크 패턴(115a)을 마스크로 이용한 식각 바이어스 조절용 식각공정(118)을 실시하여 실리콘 질화막(114)을 식각한다. 이에 따라, 실리콘 질화막(114)으로 이루어진 제2 하드마스크 패턴(114a)이 형성된다. 이때, 제2 하드마스크 패턴(114a)은 제1 하드마스크 패턴(115a)보다 일정 폭('C' 부위 참조)만큼 감소하여 형성된다.
여기서, 식각 바이어스 조절용 식각공정(118)은 20 내지 100 mTorr의 압력과, 500 내지 1000 W의 전력과, 10 내지 40 ℃의 온도 조건에서, 식각가스 CF4, CHF3, O2 및 Ar을 이용하여 실시한다. 이때, 식각가스의 유입량은 각각 CF4 10 내지 100 slm, CHF3 10 내지 100 slm, O2 20 내지 50 slm, Ar 100 내지 500 slm으로 한다. 한편, O2의 유입량이 증가할 수록 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스 차이가 줄어들어 ID 바이어스를 감소시킬 수 있다.
결국, 포토레지스트 패턴(116)의 크기에는 관계 없이 O2의 주입량을 늘려 제 2 하드마스크 패턴(114a)의 폭을 감소시킴으로써, 페리 영역(B)의 식각 바이어스를 감소킬 수 있다.
일반적으로, 앞서 언급한 종래기술에서와 같이 하드마스크가 실리콘 질화막으로만 형성된 경우에는, O2의 주입량이 증가하면 포토레지스트 패턴의 크기가 감소되어 페리 영역의 식각바이어스를 감소시킬 수 있다. 그러나, 포토레지스트 패턴의 크기가 감소하면 포토레지스트와 실리콘 질화막 간의 낮은 식각 선택비로 인해 페리영역에서 발생하는 붕괴현상이 그대로 발생한다.
반면에, 본 발명의 바람직한 실시예에서와 같이 하드마스크를 실리콘 질화막(114) 상에 텅스텐(115)이 증착된 구조로 형성하는 경우, O2의 주입량이 증가하면 텅스텐(115)으로 이루어진 제1 하드마스크 패턴(115a)의 크기가 감소되어 페리 영역(B)의 식각바이어스를 감소시킬 수 있다. 이때, 텅스텐(115)과 실리콘 질화막(114) 간의 높은 식각 선택비로 인해 제2 하드마스크 패턴(114a)은 원하는 패턴대로 식각이 이루어지므로, 셀 영역(A) 뿐만 아니라 페리 영역(B)에서도 버티컬한 게이트 패턴(120; 도 2e 참조)을 형성할 수 있다. 따라서, 포토레지스트 패턴(116)의 크기를 감소시키지 않고도 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스 차이를 감소시키면서 페리 영역(B)에서 발생하는 패턴 붕괴현상을 방지할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 습식식각공정을 실시하여 제1 하드마스크 패턴(115a)을 식각한다. 이때, 습식식각공정은 H2SO4, H2O2 및 H2O의 혼합 용액을 사용하여 실시하되, 이들의 혼합비율은 H2SO4 및 H2O2가 각각 1 내지 20 %가 되도록 하고, H2O가 50 내지 90%가 되도록 한다.
여기서, 제1 하드마스크 패턴(115a)을 식각하여 제거하는 이유는, 제1 하드마스크 패턴(115a)을 통해 유발되는 식각 바이어스의 변화를 방지하기 위함이다.
이어서, 도 2e에 도시된 바와 같이, 제1 하드마스크 패턴(115a)의 식각으로 인해 노출된 제2 하드마스크 패턴(114a)을 마스크로 이용한 식각공정(119)을 실시하여 텅스텐 실리사이드(113) 및 폴리 실리콘막(112)을 식각한다. 이에 따라, 게이트 산화막(111) 상에 게이트 패턴(120)이 형성된다. 이때, 게이트 패턴(120)은 셀 영역(A)에서 뿐만 아니라 페리 영역(B)에서도 버티컬한 구조로 형성된다.
이어서, 도면에 도시되지는 않았으나 세정공정을 실시하여 남아있는 이물질을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 패턴 밀도가 높은 셀 영역과패턴 밀도가 낮은 페리 영역이 정의된 반도체 기판 상에 게이트 패턴을 형성하는 데 있어서, O2의 주입량에 따라 페리 영역에 형성되는 게이트 패턴의 식각 바이어스 를 조절하여 셀 영역과 페리 영역 간의 식각 바이어스의 차이를 감소시킬 수 있다.
또한, 본 발명에 의하면 식각 선택비가 높은 제1 하드마스크 패턴과 제1 하드마스크 패턴보다 작은 폭으로 제2 하드마스크 패턴을 형성하여 게이트 패턴을 형성함으로써, 페리 영역에 발생하는 붕괴현상을 방지할 수 있다.
따라서, 포토레지스트 패턴의 마진을 확보하여 반도체 소자의 제조 시간 및 제조 비용을 절감할 수 있다.
Claims (7)
- 조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역이 정의된 기판을 제공하는 단계;상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계;상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 상기 포토레지스트 패턴과 동일한 제1 하드 마스크 패턴을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;식각 바이어스 조절용 식각공정을 통해 상기 제1하드마스크를 식각하여 상기 제1 하드마스크 패턴보다 작은 폭을 갖는 제2 하드마스크 패턴을 형성하는 단계;상기 제1 하드마스크 패턴을 제거하는 단계; 및상기 제2 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계;를 포함하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 식각 바이어스 조절용 식각공정은 CF4, CHF3, O2 및 Ar 가스를 이용하여 실시하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각 바이어스 조절용 식각공정은 20 내지 100 mTorr의 압력과, 500 내지 1000 W의 전력과, 10 내지 40 ℃의 온도 조건에서 실시하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각 바이어스 조절용 식각공정은 상기 O2 가스의 유입량을 조절하여 상기 제2 하드마스크 패턴의 폭을 조절하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 하드마스크는 실리콘 질화막으로 형성하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 하드마스크는 텅스텐으로 형성하는 반도체 소자의 패턴 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 하드마스크 패턴의 제거는 H2SO4, H2O2 및 H2O의 혼합 용액을 사용하는 습식식각공정을 실시하여 이루어지는 반도체 소자의 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016090A KR100714287B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050016090A KR100714287B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 패턴 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060094707A true KR20060094707A (ko) | 2006-08-30 |
| KR100714287B1 KR100714287B1 (ko) | 2007-05-02 |
Family
ID=37602444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050016090A KR100714287B1 (ko) | 2005-02-25 | 2005-02-25 | 반도체 소자의 패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100714287B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861312B1 (ko) * | 2007-09-10 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100909758B1 (ko) * | 2006-11-22 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100985282B1 (ko) * | 2008-08-21 | 2010-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 라인 형성방법 |
| KR20110138521A (ko) * | 2010-06-21 | 2011-12-28 | 삼성전자주식회사 | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446724B (zh) * | 2010-09-30 | 2013-12-11 | 中芯国际集成电路制造(上海)有限公司 | 一种制作栅极的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010056249A (ko) * | 1999-12-14 | 2001-07-04 | 윤종용 | 반도체장치의 다층막 패턴 형성방법 |
| JP2001230233A (ja) * | 2000-02-16 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100380150B1 (ko) * | 2000-12-22 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR20030053201A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 도전 라인 형성 방법 |
| KR100475456B1 (ko) * | 2002-12-26 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치의 배선 형성 방법 |
-
2005
- 2005-02-25 KR KR1020050016090A patent/KR100714287B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909758B1 (ko) * | 2006-11-22 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100861312B1 (ko) * | 2007-09-10 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100985282B1 (ko) * | 2008-08-21 | 2010-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 라인 형성방법 |
| US8003508B2 (en) | 2008-08-21 | 2011-08-23 | Hynix Semiconductor Inc. | Method of forming gate line of semiconductor device |
| KR20110138521A (ko) * | 2010-06-21 | 2011-12-28 | 삼성전자주식회사 | 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법 |
| US9054054B2 (en) | 2010-06-21 | 2015-06-09 | Samsung Electronics Co., Ltd. | Methods of forming patterns and methods of manufacturing semiconductor devices using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100714287B1 (ko) | 2007-05-02 |
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