JP2011176042A - 半導体回路パターンの形成方法 - Google Patents

Abstract

【課題】スループットを短縮し、所望の回路パターンを形成することが可能な半導体回路パターンの形成方法を提供する。
【解決手段】半導体基板上に被エッチング膜を形成し、この被エッチング膜上に現像液溶解性膜を形成する。次に、現像液溶解性膜上にフォトレジスト膜を形成し、フォトマスクを介してフォトレジスト膜を露光する。さらに、現像液を用いてフォトレジスト膜を現像する。この工程では、フォトレジストパターンの下側の現像液溶解性膜を、アンダーカット状の残存部分を残すように溶解させる。次に、フォトレジスト膜を覆うように耐エッチング膜を形成したのち、フォトレジスト膜を除去することにより、被エッチング膜上に、フォトレジスト膜の開口部に対応する耐エッチング膜のパターンを形成するリフトオフ工程を行う。その後、現像液溶解性膜と耐エッチング膜とをマスクとして、被エッチング膜をエッチングする。
【選択図】図１

Description

本発明は、半導体回路パターンの形成方法に関する。

一般に、半導体回路パターンは、以下のようなフォトリソグラフィ工程により形成される。まず、半導体基板上にシリコン酸化膜や金属膜などの被エッチング膜を堆積し、その表面にフォトレジストを塗布する。次に、フォトマスクを用いてフォトレジストを露光して回路パターンの潜像を形成し、現像液を用いてフォトレジストを現像する。ポジ型フォトレジストの場合には、フォトレジストの露光部分（潜像以外の部分）が現像液により除去される。その後、被エッチング膜のフォトレジストで被覆されていない部分をエッチングにより除去し、これにより半導体基板上に回路パターンが形成される。

また、開口部を形成したフォトレジスト上に金属膜を堆積し、溶剤等を用いてフォトレジストを（その上の金属膜と共に）除去するリフトオフ工程により、微細な金属膜パターンを形成することも提案されている（例えば、特許文献１，２参照）。

近年、回路パターンの更なる微細化に伴い、２回のフォトリソグラフィ工程を行うダブルパターニング法が提案されている。このダブルパターニング法では、第１のフォトマスクと第２のフォトマスクを用いて２回の露光を行う。第１および第２のフォトマスクは、形成する回路パターンのピッチ（Ｗ）の２倍のピッチ（２×Ｗ）のラインパターンを、互いに半ピッチ（Ｗ）だけずらして形成したものである。

１回目のフォトリソグラフィ工程では、半導体基板上に被エッチング膜を堆積し、さらに金属等のハードマスク（耐エッチング膜）を堆積したのち、その表面にフォトレジストを塗布する。次に、第１のフォトマスクを介してフォトレジストを露光し、現像およびエッチングを行う。これにより、被エッチング膜上に、ハードマスクのパターンが形成される。

さらに、２回目のフォトリソグラフィ工程では、ハードマスクのパターンが形成された被エッチング膜上に、フォトレジストをさらに塗布する。次に、第２のフォトマスクを用いてフォトレジストを露光し、現像およびエッチングを行う。これにより、被エッチング膜上に、第１および第２のフォトマスクのパターンを合成した、ピッチＷのハードマスクパターンが形成される。このハードマスクを介して被エッチング膜をエッチングすることにより、ピッチＷの微細な回路パターンが形成される。

特開２００４−３３５７７５号公報（図１参照） 特開２００３−２８９１６５号公報（図２参照）

しかしながら、このようなダブルパターニング法では、２回のフォトリソグラフィ工程を実施する必要があるため、処理時間が長く、スループットが低下する上、製造コストが高くなる。また、第１のフォトマスクと第２のフォトマスクとの重ね合わせ精度によっては、回路パターンのピッチにずれが生じ、あるいは回路パターンが重なり合って線幅が太くなるなど、所望の回路パターンを形成できない可能性がある。

本発明は、上記の課題を解決するためになされたものであり、スループットを短縮し、所望の回路パターンを形成することが可能な半導体回路パターンの形成方法を提供することを目的とする。

本発明に係る半導体回路パターンの形成方法は、半導体基板上に被エッチング膜を形成する工程と、被エッチング膜上に現像液溶解性膜を形成する工程と、現像液溶解性膜上にフォトレジスト膜を形成する工程と、フォトマスクを介してフォトレジスト膜を露光する工程と、現像液を用いてフォトレジスト膜を現像する工程であって、フォトレジスト膜の下側の現像液溶解性膜をアンダーカット状の残存部分を残して溶解させる工程と、フォトレジスト膜を覆うように耐エッチング膜を形成したのち、フォトレジスト膜を除去することにより、被エッチング膜上に、フォトレジスト膜の開口部に対応する耐エッチング膜のパターンを形成するリフトオフ工程と、現像液溶解性膜と耐エッチング膜とをマスクとして被エッチング膜をエッチングする工程とを有する。

本発明では、リフトオフ工程により形成された耐エッチング膜と、アンダーカット状に残った現像液溶解性膜とをマスクとして、被エッチング膜をエッチングすることにより、１回のフォトリソグラフィ工程で微細な回路パターンを形成することができる。そのため、ダブルパターニング法と比較してスループットを短縮することができ、製造コストを低減することができる。また、複数のフォトマスクを重ね合わせる必要がないため、フォトマスクの位置ずれ等に起因する精度の低下がなく、所望の回路パターンを形成することができる。

本発明の実施の形態における半導体回路パターンの形成方法を示す図である。 本発明の実施の形態における半導体回路パターンの形成方法を示す図である。 本発明の実施の形態における半導体回路パターンの形成方法で用いるフォトマスクを説明するための図である。 比較例における半導体回路パターンの形成方法を示す図である。 比較例における半導体回路パターンの形成方法において用いられるフォトマスクを説明するための図である。 比較例における半導体回路パターンの形成方法を示す図である。 比較例における半導体回路パターンの形成方法を示す図である。

以下では、本発明の実施の形態について、図面を参照して説明する。
図１（Ａ）〜（Ｄ）および図２（Ａ）〜（Ｄ）は、本発明の実施の形態における半導体回路パターンの形成方法を示す工程毎の断面図である。本実施の形態における半導体回路パターンの形成方法は、現像液溶解性の膜を用いることにより、短いスループットでの、微細な回路パターンの形成を可能にしたものである。

まず、図１（Ａ）に示すように、半導体基板（ウエハ）１５上に、被エッチング膜１６を堆積する。この被エッチング膜１６は、例えば、ポリシリコンまたはＡｌ−Ｃｕである。被エッチング膜１６の厚さは、ポリシリコンの場合には約０．１５μｍ〜０．３０μｍであり、Ａｌ−Ｃｕの場合には約０．２５μｍ〜０．４０μｍである。

この被エッチング膜１６上に、図１（Ｂ）に示すように、現像液溶解性の樹脂を塗布し、現像液溶解性膜１７を形成する。この現像液溶解性膜１７は、例えば、ポリアミック酸であり、厚さは約０．４０μｍである。現像液溶解性膜１７は、後述する現像液に溶解するものであり、また、耐エッチング性を有するものである。

次に、図１（Ｃ）に示すように、現像液溶解性膜１７上にフォトレジストを塗布し、フォトレジスト膜１８を形成する。このフォトレジスト膜１８は、例えば、ポリヒドロキシスチレンをベースとした樹脂を含むＫｒｆエキシマ用レジストであり、厚さは約０．４μｍ〜０．６０μｍである。

次に、図１（Ｄ）に示すように、フォトマスク１９を用いて、フォトレジスト膜１８を露光する。フォトマスク１９は、ポジ型、ネガ型のいずれであってもよいが、ここではポジ型であるものとして説明する。

このフォトマスク１９は、図３（Ｂ）に模式的に示すように、例えば石英ガラス等の基板１９ａ上に、銅（Ｃｕ）等の遮光膜１９ｂを形成し、ラインパターン１９ｃ（フォトレジストがポジ型の場合は光透過部）を形成したものである。ラインパターン１９ｃのピッチは、形成する回路パターンＬ（図３（Ａ））のピッチＷの２倍（２×Ｗ）である。

次に、図２（Ａ）に示すように、現像液を用いて、フォトレジスト膜１８を現像する。現像液としては、例えば、２．３８質量％テトラメチルアンモニウムヒドロキシド“ＮＭＤ−３”（東京応化工業株式会社製）を用いる。フォトレジスト１８の露光部分は除去されて開口部となり、フォトレジストパターン１８ａが形成される。

この現像工程では、フォトレジスト１８の下側の現像液溶解性膜１７も溶解して除去される。現像液溶解性膜１７の溶解は、フォトレジストパターン１８ａの開口部（露光部分）の直下から進行し、パターン部分（非露光部分）の直下に一定幅のアンダーカット状の残存部分が残る。この現像液溶解性膜１７のアンダーカット形状は、例えば、現像液濃度（２．３８％）、現像時間、現像後のベーク温度・ベーク時間等により制御することができる。

次に、図２（Ｂ）に示すように、フォトレジストパターン１８ａを覆うように、例えば蒸着により、耐エッチング膜２０を堆積する。このとき、被エッチング膜１６の、フォトレジストパターン１８ａの開口部を介して露出する部分も、耐エッチング膜２０により被覆される。耐エッチング膜２０は、例えば、窒化膜であり、厚さは約０．１０〜０．２０μｍである。

次に、図２（Ｃ）に示すように、フォトレジストパターン１８ａを、例えば剥離液に浸すことによって除去する。これにより、被エッチング膜１６上には、上述したアンダーカット状の現像液溶解性膜１７と共に、リフトオフ工程により形成された耐エッチング膜２０が残る。

その後、図２（Ｄ）に示すように、現像液溶解性膜１７と耐エッチング膜２０とをハードマスクとして、被エッチング膜１６をエッチングする。ここでは、例えばドライエッチングを行う。これにより、被エッチング膜１６の、現像液溶解性膜１７および耐エッチング膜２０で被覆されていない部分が除去され、回路パターンが形成される。

最後に、現像液溶解性膜１７を、例えばＵＶアッシングにより除去し、耐エッチング膜２０を、例えばフロロカーボン（ＣＦ）系ガスを用いたドライエッチングにより除去する。これにより、半導体回路パターンの形成が完了する。

上記の図２（Ｄ）に示した工程において、耐エッチング膜２０は、フォトレジストパターン１８ａの開口部に形成されたものであるため、（フォトマスク１９のラインパターンに対応して）ピッチは２×Ｗである。一方、現像液溶解性膜１７は、フォトレジストパターン１８ａのパターン部分の直下にアンダーカット状に残った部分であるため、ピッチは２×Ｗであるが、耐エッチング膜２０のパターンに対して半ピッチ（Ｗ）だけずれている。従って、耐エッチング膜２０と現像液溶解性膜１７とで形成される合成パターンのピッチは、Ｗとなる。

そのため、耐エッチング膜２０と現像液溶解性膜１７とをハードマスクとしてエッチングを行うことにより、フォトマスク１９のラインパターンのピッチ（２×Ｗ）の半分のピッチ（Ｗ）の回路パターンを半導体基板１５上に形成することができる。

以上説明したように、本実施の形態における半導体回路パターンの形成方法によれば、リフトオフ工程により形成した耐エッチング膜２０と、アンダーカット状に残った現像液溶解性膜１７とをハードマスクとして、被エッチング膜１６をエッチングすることにより、フォトマスク１９のラインパターンのピッチ（２×Ｗ）の半分のピッチ（Ｗ）で回路パターンを形成することができる。このように、１回のフォトリソグラフィ工程で微細な回路パターンを形成することができるため、ダブルパターニング法と比較して、成膜工程やエッチング工程を削減することができ、スループットを短縮することができる。

また、ダブルパターニング法のように複数のフォトマスクを重ね合わせる必要がないため、フォトマスクの重ね合わせ位置ずれ等による精度の低下がなく、所望の回路パターンを形成することができる。また、フォトマスクも１つで済むため、製造コストを低減することができる。

なお、図１〜図２の各工程において説明した材料、膜厚、エッチング法などの具体例は、あくまでも好ましい一例であり、本発明は、これらの例に限定されるものではない。

次に、本発明の実施の形態に対する比較例について、図４〜図７を参照して説明する。

図４（Ａ）〜（Ｄ）は、一般的な半導体回路パターンの形成方法を示す図である。
まず、図４（Ａ）に示すように、半導体基板１上に、シリコン酸化膜や金属膜などの被エッチング膜２を堆積する。次に、この被エッチング膜２上に、図４（Ｂ）に示すように、フォトレジスト膜３を形成する。

次に、図４（Ｃ）に示すように、フォトレジスト膜３を、フォトマスク４を介して露光し、フォトレジスト膜３に回路パターンの潜像を形成する。フォトマスク４は、形成する回路パターンのピッチと同一ピッチのラインパターンを形成したものである。

その後、図４（Ｄ）に示すように、現像液を用いてフォトレジスト３を現像する。被エッチング膜２のフォトレジスト膜３で被覆されていない部分は、エッチングにより除去され、半導体基板１上に回路パターンが形成される。

この方法では、半導体基板１上に形成される回路パターンのピッチを狭くするためには、フォトマスク４のラインパターンのピッチを狭くする必要がある。そのため、回路パターンの微細化への対応には限界がある。

次に、ダブルパターニング法について説明する。
図５は、ダブルパターニング法で用いるフォトマスクを示す図である。ダブルパターニング法では、ピッチＷで配列された回路パターンＬ（図５（Ａ））を、２×Ｗのピッチで配列されたラインパターンａと、同じく２×Ｗのピッチで配置されたラインパターンｂとに分割し、ラインパターンａのみを形成した第１のフォトマスク８（図５（Ｂ））と、ラインパターンｂのみを形成した第２のフォトマスク９（図５（Ｃ））とを用いる。

図６（Ａ）〜（Ｆ）および図７（Ａ）〜（Ｅ）は、ダブルパターニング法を示す図である。１回目のフォトリソグラフィ工程では、まず、図６（Ａ）に示すように、半導体基板１０上に被エッチング膜１１を堆積する。

次に、図６（Ｂ）に示すように、被エッチング膜１１上に、金属等のハードマスク（耐エッチング膜）１２を堆積する。このハードマスク１２の表面に、図６（Ｃ）に示すように、フォトレジスト膜１３を形成する。

次に、図６（Ｄ）に示すように、第１のフォトマスク８を用いてフォトレジスト膜１３を露光する。その後、図６（Ｅ）に示すように、フォトレジスト膜１３を現像することにより、フォトレジストパターン１３ａを形成する。

次に、図６（Ｆ）に示すように、ハードマスク１２のフォトレジストパターン１３ａで被覆されていない部分をエッチングにより除去することにより、被エッチング膜１１上に、第１のフォトマスク８に対応するハードマスクパターン１２ａを形成する。その後、フォトレジストパターン１３ａを除去する。

２回目のフォトリソグラフィ工程では、まず、図７（Ａ）に示すように、被エッチング膜１１上に、（被エッチング膜１１上のハードマスク１２ａのパターンを覆うように）フォトレジストを塗布し、フォトレジスト膜１４を形成する。

次に、図７（Ｂ）に示すように、第２のフォトマスク９を用いてフォトレジス膜１４を露光する。その後、図７（Ｃ）に示すように、フォトレジスト膜１４を現像することにより、フォトレジストパターン１４ａを形成する。

次に、図７（Ｄ）に示すように、ハードマスク１２のフォトレジストパターン１４ａに被覆されていない部分をエッチングにより除去する。これにより、被エッチング膜１１上には、１回目の露光・現像・エッチング（図６（Ｄ）〜（Ｆ））により形成されたハードマスクパターン１２ａと、２回目の露光・現像・エッチング（図７（Ｂ）〜（Ｄ））により形成されたハードマスクパターン１２ｂとが形成される。

その後、図７（Ｅ）に示すように、ハードマスクパターン１２ａ，１２ｂを用いて被エッチング膜１１をエッチングすることにより、回路パターンを形成する。

このダブルパターニング法では、微細な回路パターンを形成することはできるが、２回のフォトリソグラフィ工程を実施する必要があるため、処理に要する時間が長く、スループットが低下する上、製造コストが高くなる。また、第１のフォトマスク８と第２のフォトマスク９との重ね合わせ精度が低いと、回路パターンのピッチにずれが生じ、あるいは回路パターンが重なり合って線幅が太くなるなど、所望の回路パターンを形成できない可能性がある。

これに対し、上述した本発明の実施形態による半導体回路パターンの形成方法（図１〜図３）によれば、現像工程においてアンダーカット状に形成した現像液溶解性膜１７と、リフトオフ工程により形成した耐エッチング膜２０とをマスクとして、被エッチング膜１６をエッチングするため、１回のフォトリソグラフィ工程で微細な回路パターンを高い精度で形成することができ、スループットを短縮することができる上、製造コストを低減することができる。さらに、ダブルパターニング法のように複数のフォトマスクを重ね合わせる必要がないため、フォトマスクの重ね合わせ位置ずれ等による精度の低下がなく、所望の回路パターンを形成することができる。

１５ 半導体基板、 １６ 被エッチング膜、 １７ 現像液溶解性膜、 １８ フォトレジスト膜、 １８ａ フォトレジストパターン、 １９ フォトマスク、 １９ａ 基板、 １９ｂ ラインパターン、 ２０ 耐エッチング膜、 Ｌ ラインパターン、 Ｗ 回路パターンのピッチ。

Claims (3)

1. 半導体基板上に被エッチング膜を形成する工程と、
   前記被エッチング膜上に現像液溶解性膜を形成する工程と、
   前記現像液溶解性膜上にフォトレジスト膜を形成する工程と、
   フォトマスクを介して前記フォトレジスト膜を露光する工程と、
   現像液を用いて前記フォトレジスト膜を現像する工程であって、前記フォトレジスト膜の下側の前記現像液溶解性膜をアンダーカット状の残存部分を残すように溶解させる工程と、
   前記フォトレジスト膜を覆うように耐エッチング膜を形成したのち、前記フォトレジスト膜を除去することにより、前記被エッチング膜上に、前記フォトレジスト膜の開口部に対応する前記耐エッチング膜のパターンを形成するリフトオフ工程と、
   前記現像液溶解性膜と前記耐エッチング膜とをマスクとして、被エッチング膜をエッチングする工程と
   を有することを特徴とする半導体回路パターンの形成方法。
2. 前記フォトマスクとして、半導体回路パターンの２倍のピッチでパターンが形成されたフォトマスクを用いることを特徴とする請求項１に記載の半導体回路パターンの形成方法。
3. 前記現像液溶解性膜は、ポリアミック酸を含むことを特徴とする請求項１または２に記載の半導体回路パターンの形成方法。
   

Images