JP2007173609A

JP2007173609A - 半導体装置の製造方法

Info

Publication number: JP2007173609A
Application number: JP2005370619A
Authority: JP
Inventors: Kotaro Sho; 浩太郎庄; Takeshi Shibata; 剛柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-12-22
Filing date: 2005-12-22
Publication date: 2007-07-05

Abstract

【課題】ラインエッジラフネスを抑制することができる半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、被加工基板１上にレジスト膜３を形成する工程と、被加工基板１の上方に配置され、第１のライン状のパターンを含むマスク６を介して、レジスト膜３に露光光を照射することにより、レジスト膜３を露光する工程と、レジスト膜３を現像することにより、レジストパターンを形成する工程とを含み、レジスト膜３を露光する工程は、レジスト膜３をその適正露光量未満の第１の露光量で露光する工程と、マスク６と被加工基板１との位置関係を第１のライン状のパターンの長手方向にずらした状態で、レジスト膜３を適正露光量未満の第２の露光量で露光する工程とを含む。
【選択図】図３

Description

本発明は、レジストパターンを形成する工程を含む半導体装置の製造方法に関する。

従来から半導体プロセスにおいては、半導体基板上に膜（絶縁膜、半導体膜または導電膜）を形成する工程と、上記膜を所望の形状に加工する工程とを繰り返すことによって、半導体回路を形成している。

上記膜を所望の形状に加工する工程は、上記膜上にレジストパターンを形成する工程（フォトリソグラフィプロセス）と、レジストパターンをマスクにして上記膜をエッチングする工程（エッチングプロセス）とを含む。

フォトリソグラフィプロセスで使用される露光光源としては、スループットの観点からＫｒＦエキシマレーザー、ＡｒＦエキシマレーザーなどの紫外光が用いられている。近年のＬＳＩの微細化によって、紫外光を用いたフォトリソグラフィプロセスにより形成されたレジストパターンは、レジスト材料種によっては、無視できない程度の大きさのラインエッジラフネス（ＬＥＲ）を持つようになってきている。

レジスト材料を改良することにより、ラインエッジラフネスを抑制する試みがなされているが、満足できる結果は得られてない。
特開２００５−１４８６４４号公報

本発明の目的は、ラインエッジラフネスを抑制することができる半導体装置の製造方法を提供することにある。

本発明に係る半導体装置の製造方法は、被加工基板上にレジスト膜を形成する工程と、前記被加工基板の上方に配置され、第１のライン状のパターンを含むマスクを介して、前記レジスト膜に露光光を照射することにより、前記レジスト膜を露光する工程と、前記レジスト膜を現像することにより、レジストパターンを形成する工程とを含む半導体装置の製造方法であって、前記レジスト膜を露光する工程は、前記レジスト膜をその適正露光量未満の第１の露光量で露光する工程と、前記マスクと前記被加工基板との位置関係を前記第１のライン状のパターンの長手方向にずらした状態で、前記レジスト膜を前記適正露光量未満の第２の露光量で露光する工程とを含むことを特徴とする。

本発明によれば、ラインエッジラフネスを抑制することができる半導体装置の製造方法を提供できるようになる。

以下、図面を参照しながら本発明の実施形態を説明する。

［図１］
被加工基板１上に反射防止膜２が形成される。

被加工基板１は、半導体基板とその上に形成された膜（絶縁膜、半導体膜もしくは導電膜）とを含む。上記膜は、単層の膜である場合もあるし、あるいは積層膜である場合もある。上記積層膜は、同じ種類の膜の積層膜（例えば、シリコン酸化膜とシリコン窒化膜の積層膜）の場合もあるし、あるいは異なる種類の膜の積層膜（例えば、絶縁膜と半導体膜との積層膜）の場合もある。半導体基板は、例えば、シリコン基板、歪みシリコン基板、ＳＯＩ基板もしくはＳｉＧｅを含む基板である。

反射防止膜２の形成工程は、被加工基板１上に塗布膜（反射防止膜２となる液状の膜）をスピンコート法により形成する工程と、上記塗布膜をベーキングする工程とを含む。塗布膜の厚さは、例えば、反射防止膜２の厚さが８０ｎｍとなるように選ばれる。ベーキングは、例えば、２１５℃、６０秒で行われる。

［図２］
反射防止膜２上にレジスト膜３が形成される。ここでは、レジスト膜３は、ＡｒＦ用ポジ型レジスト膜とする。

レジスト膜３の形成工程は、反射防止膜２上に塗布膜（レジスト膜３となる液状の膜）をスピンコート法により形成する工程と、上記塗布膜をベーキングする工程とを含む。塗布膜の厚さは、例えば、レジスト膜３の厚さが２００ｎｍとなるように選ばれる。ベーキングは、例えば、１３０℃、９０秒で行われる。

［図３］
図示しないＡｒＦエキシマレーザー露光装置（例えば、ＮＳＲＳ３０６Ｂ：ニコン社製）を用いて、レジスト膜３をＡｒＦエキシマレーザー４により露光することにより、レジスト膜３内にライン＆スペースパターン（Ｌ＆Ｓパターン）の潜像５が形成される。ＡｒＦエキシマレーザー４は、上記ＡｒＦエキシマレーザー露光装置内にセットされたマスク６を介して、レジスト膜３上に照射される。

ここで、露光条件は、ＮＡ＝０．６８、σ＝０．７５、２／３輪帯照明、露光量＝１０ｍＪ／ｃｍ²である。この露光量の値は、レジスト膜３の適正露光量の半分である。マスク６は、透過率６％のハーフトーンマスクである。該ハーフトーンマスクは、潜像５に対応したＬ＆Ｓパターンを含む。

［図４］
マスク６はＬ＆Ｓパターンのライン方向７に７０ｎｍずらされる。図４において、図３の工程のマスク６は破線で示されている。図３の工程と同じ露光条件で、レジスト膜３はＡｒＦエキシマレーザー４により再び露光される。その後、１３０℃、９０秒のベーキング処理が行われる。

［図５］
レジスト膜３を現像することにより、Ｌ＆Ｓパターンを含むレジストパターン３ｐが形成される。

ここでは、現像液は２．３８ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）、現像時間は３０秒である。この場合、ラインエッジラフネスが抑制されたライン幅およびスペース幅が０．１０μｍのＬ＆Ｓパターンを含むレジストパターン３ｐが得られることが確認された。

［図６］
レジストパターン３ｐをマスクにして、反射防止膜２、被加工基板１をエッチングすることにより、Ｌ＆Ｓパターンを含むパターン１ｐが形成される。その後、レジストパターン３ｐ、反射防止膜２が除去される。

ラインエッジラフネスが抑制される理由の一つについて、図７を用いて説明する。図７において、３ｓはレジスト膜３中のスペースパターンが潜像された領域（スペースパターン領域）、３ｅはレジスト膜３中のラインエッジラフネスが潜像された領域（ラインエッジラフネス領域）を示している。さらに、実線は図３の露光工程（第１の露光）で形成された潜像３ｓ，３ｅ、破線は図４の露光工程（第２の露光）で形成された潜像３ｓ，３ｅを示している。

図７に示すように、ラインエッジラフネス領域３ｅは、第１および第２の露光後でも、適正露光量ＣＥの半分でしか露光されない。そのため、現像処理で、ラインエッジラフネス領域３ｅは現像されず、ラインエッジラフネスは抑制される。

なお、ラインエッジラフネスの発生は、露光装置（光学系）、レジスト（材料）、マスクなどが複雑にからむものであり、上述したラインエッジラフネスが抑制される理由は、あくまでも現時点で考えられる理由の一つであり、他の理由も考えられる。

また、図７において、スペースパターンの長手方向の寸法は、ずらし距離Ｌだけ短くなっているが、スペースパターンの長手方向の寸法に比べて、ずらし距離Ｌが、十分に短い場合には無視できるので問題はない。無視できない場合には、ずらし距離Ｌに対応した寸法だけ大きいスペースパターンを含むマスクが用いられる。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。以下、他の実施形態を述べる。

第１および第２の露光工程における露光量は、適正露光量の半分に限定されるものではない。すなわち、現像処理で、ラインエッジラフネス領域が現像されず、かつ、設計通りのパターン１ｐが形成される露光量であれば良い。

従来一つの露光工程であるところ、上記実施形態では二つの露光工程としたが、三つ以上の露光工程としても構わない。例えば、マスクを２回ずらす場合、３回の露光が行われる。この場合、各露光における露光量は、代表的には、適正露光量の１／３である。四つ以上の露光工程とする場合も同様である。

マスクをずらす代わりに、半導体基板をずらしても構わない。さらに、マスク６および半導体基板をずらしても構わない。マスク、半導体基板をずらす距離は、パターン１ｐのライン方向方の寸法が４μｍ以下の場合には、１μｍ（４μｍの１／４）以下である。

Ｌ＆Ｓパターン以外のパターンでも構わない。

図８に、Ｌ＆Ｓパターン以外のパターンの例を示す。この場合、図８に示すように、２方向Ｄ１，Ｄ２にずらすことになる。一般に、長手方向が異なるｎ個のパターンで構成されたパターンは、ｎ個の長手方向にずらすことになる。

エッジラフネスが周期的なパターンを持つ場合、ラフネスの周波数解析により得られた波長の半分だけ、マスク等をずらす。

さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

実施形態の半導体装置の製造方法を説明するための断面図。図１に続く実施形態の半導体装置の製造方法を説明するための断面図。図２に続く実施形態の半導体装置の製造方法を説明するための断面図。図３に続く実施形態の半導体装置の製造方法を説明するための平面図。図４に続く実施形態の半導体装置の製造方法を説明するための断面図。図５に続く実施形態の半導体装置の製造方法を説明するための断面図。ラインエッジラフネスが抑制される理由を説明するための図。他の実施形態を説明するための平面図。

符号の説明

１…被加工基板、１ｐ…パターン、２…反射防止膜、３…レジスト膜、３ｐ…レジストパターン、３ｓ…スペースパターン領域、３ｅ…ラインエッジラフネス領域、４…レーザー、５…潜像、６…マスク、７…ライン方向、ＣＥ…適正露光量。

Claims

被加工基板上にレジスト膜を形成する工程と、
前記被加工基板の上方に配置され、第１のライン状のパターンを含むマスクを介して、前記レジスト膜に露光光を照射することにより、前記レジスト膜を露光する工程と、
前記レジスト膜を現像することにより、レジストパターンを形成する工程と
を含む半導体装置の製造方法であって、
前記レジスト膜を露光する工程は、
前記レジスト膜をその適正露光量未満の第１の露光量で露光する工程と、
前記マスクと前記被加工基板との位置関係を前記第１のライン状のパターンの長手方向にずらした状態で、前記レジスト膜を前記適正露光量未満の第２の露光量で露光する工程とを含むことを特徴とする半導体装置の製造方法。
前記第１のライン状のパターンは、ライン＆スペースパターンであることを特徴する請求項１に記載の半導体装置の製造方法。
前記マスクは、長手方向が前記第１のライン状のパターンの長手方向と異なる第２のライン状のパターンをさらに含み、
前記レジスト膜を前記第２の露光量で露光する工程は、前記マスクと前記被加工基板との位置関係を前記第１および第２のライン状のパターンの長手方向にずらした状態で、行うことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１および第２の露光量は、それぞれ、前記適正露光量の半分であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
前記適正露光量で前記レジスト膜を１回の露光工程で露光し、該露光したレジスト膜を現像して形成されたレジストパターンに、周期的なラインエッジラフネスが生じる場合には、
前記レジスト膜を前記第２の露光量で露光する工程において、前記ラインエッジラフネスの波長に対応する距離だけ、前記マスクと前記被加工基板との位置関係を前記第１のライン状のパターンの長手方向にずらすことを特徴とする請求項１ないし４のいずれ１項に記載の半導体装置の製造方法。