JPS60207339A - パタ−ン形成方法 - Google Patents

パタ−ン形成方法

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JPS60207339A
JPS60207339A JP6407484A JP6407484A JPS60207339A JP S60207339 A JPS60207339 A JP S60207339A JP 6407484 A JP6407484 A JP 6407484A JP 6407484 A JP6407484 A JP 6407484A JP S60207339 A JPS60207339 A JP S60207339A
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JP
Japan
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thin film
film
pattern
resist
organic resin
Prior art date
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Pending
Application number
JP6407484A
Other languages
English (en)
Inventor
Yoshihiro Todokoro
義博 戸所
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP6407484A priority Critical patent/JPS60207339A/ja
Publication of JPS60207339A publication Critical patent/JPS60207339A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はフォトリソグラフィ技術に利用可能な微細パタ
ーン形成方法に関するものである。
従来例の構成とその問題点 半導体素子の微細化にともない、フォトリソグラフィ技
術の微細化が重要となっている。微細パターンを形成す
る方法として電子ビーム露光やＸ線露光があげられるが
、装置価格が高く、またスループ・ソトが低い。これに
対して、従来の光露光を用いて微細パターンを形成する
方法が望まれていた。
発明の目的 本発明の目的は、従来の光露光および簡単な工程を用い
て超微細なパターンを形成することの出来るパターン形
成方法を提供することである。
発明の構成 本発明は、基板上に第１の有機樹脂薄膜を用いて所定図
形を形成した上に、無機材料薄膜を形成し、さらに第２
の有機樹脂薄膜を表面が平坦になるように形成した後、
前記無機材料薄膜表面の一部が露出するまで前記第２の
有機樹脂薄膜を除去し、その後、前−記第１の有機樹脂
薄膜図星の側壁３　ゼ　、一 部に接した無機材料薄膜を除去することを特徴とするパ
ターン形成方法で、これにより、前記無機材料薄膜の厚
み分のパターン幅の微細像を実現することが可能である
。
実施例の説明 以下に本発明の実施例を第１図〜第４図の工程順断面図
に基いて説明する。
はじめに、第１図のように、半導体基板１上に東京応化
製ホトレジスト０ＦＰＲｓＯＯを１μｍの厚さで塗布し
、８０°Ｃ，２０分のプリベーク後、光露光、現像工程
により所定図形２を形成し、１５０°Ｃｌ２Ｏ分のポス
トベークを行う。次に第２図のように、プラズマＣＶＤ
装置を用いて、Ｓ　１ｓＮ４　膜３を厚さ１０ｏ〇八で
形成する。ここで、ホトレジストパターン２の損傷を防
ぐために、基板温度は１２０’Ｃで行った。さらにその
上に、０ＦＰＲ８００レジスト４を３μｍの厚さで塗布
し、８０’Ｃ，２０分のプリベークを行う。なお、０Ｆ
ＰＲ８００レジスト４を厚くすることによって、レジス
ト４の表面を平坦にすることができる。
つぎに、第３図のように、０ＦＰＲｓｏｏレジスト４の
一部を、東京応化製現像液ＮＭＤ−３を用いて除去して
いき、凸部上のＳｉ３Ｎ４膜３の表面を露出させ他部の
窪みの部分には、ＯＦ　Ｐ　Ｒ８００レジストの残存膜
５を形成する。現像液ＮＭＤ−３の未露光部レジストの
溶解速度は０．１５μｍ／ｍｉｎであるから、２０分程
度でＳｉ３Ｎ４膜３０表面が露出する。つぎに、第４図
のように、ＨＦ　／ＮＨ４Ｆ＝１１５のバッファエッチ
液を用いて、０ＦＰＲ８００により形成したパターン２
の上面および側壁部のＳ　ｉ　ａ　Ｎ　４膜３を除去す
る。ここで、Ｓｉ３Ｎ４膜３のエツチング速度は２００
０人／騙であった。
その結果、６分のエツチングで超微細レジスト開口部６
を形成することができる。
この発明においては、パターン幅は、Ｓｉ３Ｎ４膜３を
形成するときの膜厚によって決定されるので、パターン
幅の微細化と高精度化が可能である。
たとえば、５１３Ｎ４膜の膜厚を１０００八にした場合
には、パターン幅１０ｏ〇への超微細パターンを容易に
実現できる。
５　・　７・ また、この発明では光露光、塗布、現像という通常の光
露光で用いられる工程と、プラズマＣＶＤ、エツチング
という比較的簡単な工程のみを用い、高価な電子ビーム
露光装置、Ｘ線露光装置を使用する必要がない。
発明の効果 以上に詳述したように、本発明を用いることにより、光
露光を用いて高い精度を持つ、０．１μｍ程度の超微細
パターンを形成することが可能である。
【図面の簡単な説明】
第１図〜第４図は本発明の詳細な説明するための断面図
である。 １・・・・・半導体基板、２・・・・・レジストパター
ン、　・３・・・・・・Ｓ　ｉ　ａ　Ｎ４膜、４・・・
・・・レジスト、６・・・・・・現像後の残存レジスト
、６・・・・・・形成した微細パターン０代理人の氏名
　弁理士　中　尾　敏　男　１１か１名第１図 ？

Claims (2)

    【特許請求の範囲】
  1. （１）基板上に第１の有機樹脂薄膜を用いて所定図形を
    形成した上に、無機材料薄膜を形成し、さらに第２の有
    機樹脂薄膜を表面が平坦になるように形成した後、前記
    無機材料薄膜の表面の一部が露出するまで前記第２の有
    機樹脂薄膜を除去し、その後、前記第１の有機樹脂薄膜
    図形の側壁部に接した前記無機材料薄膜を除去すること
    を特徴とするパターン形成方法。
  2. （２）無機材料薄膜がプラズマＣＶＤにより形成した、
    窒化けい素膜であり、ぶつ酸を含むエツチング液で、側
    壁部の窒化けい素膜を除去することを特徴とする特許請
    求の範囲第１項記載のパターン形成方法。
JP6407484A 1984-03-30 1984-03-30 パタ−ン形成方法 Pending JPS60207339A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060083A (ja) * 2007-09-03 2009-03-19 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2009218574A (ja) * 2008-02-15 2009-09-24 Tokyo Electron Ltd パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137651A (en) * 1980-03-17 1981-10-27 Ibm Method of forming exfoliating region
JPS58100441A (ja) * 1981-12-10 1983-06-15 Toshiba Corp 半導体装置の製造方法

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