KR20170042430A - 반도체 소자 - Google Patents

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KR20170042430A KR1020150141755A KR20150141755A KR20170042430A KR 20170042430 A KR20170042430 A KR 20170042430A KR 1020150141755 A KR1020150141755 A KR 1020150141755A KR 20150141755 A KR20150141755 A KR 20150141755A KR 20170042430 A KR20170042430 A KR 20170042430A
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최범진
신석호
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삼성전자주식회사
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Abstract

반도체 소자는 반도체 기판 및 반도체 기판 내에 제공되고, 제1 방향으로 연장되는 복수의 도전 패턴들을 포함하며, 평면적 관점에서, 도전 패턴들의 일측 단부들은 제1 방향과 교차하는 제2 방향을 따라서 지그재그(zigzag) 형태로 배열된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 트렌치를 포함하는 반도체 소자를 형성하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인 룰이 미세화됨에 따라 반도체 소자는 더욱 미세해진 패턴(fine pattern)을 요구하게 된다. 노광한계 이상의 트렌치를 형성하기 위하여 더블 패터닝 기술(double patterning technology; DPT)을 이용한다.
더블 패터닝 기술(DPT)은 에스에이디피(self-alignment double patterning; SADP) 공정과 에스에이알피(self alignment reversed patterning; SARP) 공정으로 구분할 수 있다. 에스에이알피(SARP) 공정은 패턴들의 양 옆에 스페이서들을 형성하고, 상기 패턴들을 선택적으로 제거한 후 상기 스페이서들을 식각 마스크로 사용하여 상기 스페이서들에 노출된 증착막을 패터닝하여 트렌치를 형성한다. 에스에이디피(SADP) 공정은 패턴들과 상기 패턴들 사이에 스페이서들을 형성한다. 그리고 상기 패턴들을 식각 마스크로 사용하여 상기 스페이서들을 제거하여 개구부를 형성하고, 상기 개구부에 노출된 증착막을 패터닝하여 트렌치를 형성한다.
본 발명이 해결하고자 하는 일 과제는 SADP 공정에 의해 형성되는 트렌치를 포함하는 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 인접하는 워드 라인들의 종단점 부분들이 서로 전기적으로 연결되지 않는 반도체 소자를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따르는 반도체 소자는 반도체 기판; 및 상기 반도체 기판 내에 제공되고, 제1 방향으로 연장되는 복수의 도전 패턴들을 포함하며, 평면적 관점에서, 상기 도전 패턴들의 일측 단부들은 상기 제1 방향과 교차하는 제2 방향을 따라서 지그재그(zigzag) 형태로 배열될 수 있다.
일 예에 따르면, 상기 일측 단부들은 서로 인접하는 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부는 상기 제2 단부를 기준으로 상기 제1 방향으로 쉬프트(shift)될 수 있다.
일 예에 따르면, 상기 일측 단부들은 상기 제1 단부 및 상기 제2 단부 사이에 제공되는 제3 단부를 더 포함할 수 있다.
일 예에 따르면, 상기 제3 단부는 상기 제1 단부와 상기 제2 단부를 연결하는 선 상에 배치될 수 있다.
일 예에 따르면, 상기 도전 패턴들은 상기 일측 단부들과 상기 제1 방향으로 이격되는 타측 단부들을 포함하며, 상기 타측 단부들은 상기 제2 방향을 따라서 지그재그 형태로 배열될 수 있다.
일 예에 따르면, 상기 도전 패턴들은 상기 제1 방향으로 서로 길이가 동일할 수 있다.
일 예에 따르면, 상기 타측 단부들의 지그재그 형태는 상기 일측 단부들의 지그재그 형태와 대칭일 수 있다.
일 예에 따르면, 평면적 관점에서, 각각의 상기 단부들의 상기 제2 방향으로의 폭은 각각의 상기 단부들에서 연장되는 상기 도전 패턴의 폭보다 클 수 있다.
일 예에 따르면, 평면적 관점에서, 가장 인접하는 상기 일측 단부들은 서로 이격될 수 있다.
일 예에 따르면, 도전 패턴과 기판 사이에 개재되는 게이트 절연막을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판 내에 형성된 트렌치들을 채우는 도전 패턴들 간의 전기적 연결을 방지되어, 신뢰성이 향상되는 반도체 소자가 제공될 수 있다.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.
도 1a 및 1c는 본 발명의 실시예에 따른 도전 패턴들을 설명하기 위한 반도체 소자의 평면도들이다. 도 1b는 본 발명의 실시예에 따른 도전 패턴을 설명하기 위한 반도체 소자의 단면도로서, 도 1a의 Ⅰ-Ⅰ'선에 따른다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 8c, 9a, 10a, 11a, 및 12a는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a의 Ⅰ-Ⅰ'선들에 따른다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 및 1c는 본 발명의 실시예에 따른 도전 패턴들을 설명하기 위한 반도체 소자의 평면도들이다. 도 1b는 본 발명의 실시예에 따른 도전 패턴을 설명하기 위한 반도체 소자의 단면도로서, 도 1a의 Ⅰ-Ⅰ'선에 따른다. 설명의 간결함을 위하여, 기판은 도 1b에서만 도시되었다.
도 1a 내지 도 1c를 참조하면, 기판(10) 내에 도전 패턴이 제공될 수 있다. 일 예에서, 도전 패턴은 워드 라인(WL)일 수 있다. 워드 라인들(WL)은 복수 개일 수 있다. 워드 라인들(WL)은 제3 방향(D3)으로 연장될 수 있다. 워드 라인들(WL)은 제3 방향(D3)과 교차되는 제2 방향(D2)으로 서로 이격될 수 있다. 예를 들어, 제3 방향(D3)과 제2 방향(D2)은 직교할 수 있다. 워드 라인(WL)은 제3 방향(D3)을 따라서 제1 단부(M) 및 제2 단부(N)를 가질 수 있다. 제1 단부(M) 및 제2 단부(N)는 복수개일 수 있다. 평면적 관점에서, 제2 방향(D2)에 따른 각각의 단부들(M, N)의 폭은 단부들(M, N) 사이에서 연장되는 워드 라인(WL) 일부의 폭보다 클 수 있다. 제2 단부(N)는 제1 단부(M)로부터 제3 방향(D3)으로 이격될 수 있다. 제1 단부(M)는 제1 종단점(WE1)을 가질 수 있다. 제1 종단점(WE1)은 제3 방향(D3)의 반대 방향을 따라서 워드 라인(WL)의 끝에 위치하는 점일 수 있다. 제2 단부(N)는 제2 종단점(WE2)을 가질 수 있다. 제2 종단점(WE2)은 제3 방향(D3)을 따라서 제1 종단점(WE1)의 반대편 끝에 위치하는 점일 수 있다.
일 예에서, 서로 인접하는 워드 라인들(WL)은 제2 방향(D2)를 따라서 차례대로 제1a 단부(M1), 제1b 단부(M2), 및 제1c 단부(M3)와 제2a 단부(N1), 제2b 단부(N2), 및 제2c 단부(N3)를 포함할 수 있다. 상기 단부들(M1, M2, M3, N1, N2, 및 N3)은 제2 방향(D2)을 따라서 반복하여 배열될 수 있다. 제1a 종단부(M1), 제1b 종단부(M2), 및 제1c 종단부(M3)는 각각 제2a 종단부(N1), 제2b 종단부(N2), 및 제2c 종단부(N3)와 동일한 워드 라인(WL) 상에 위치할 수 있다. 일 예에서, 제1c 단부(M3)는 제1a 단부(M1)를 기준으로 제3 방향(D3)으로 시프트(shift)될 수 있다. 제1b 단부(M2)는 제1a 단부(M1)와 제1c 단부(M3)를 연결하는 선 상에 배치될 수 있다. 즉, 제1b 단부(M2) 및 제1c 단부(M3)는, 제1a 단부(M1)의 제1a 종단점(WE1a)을 지나고 제3 방향(D3)에 수직한 평면으로부터 제3 방향(D3)으로 이격될 수 있다. 제1c 단부(M3)는 제1b 단부(M2)보다 상기 평면으로부터 더 이격될 수 있다. 제2c 단부(N3)는 제2a 단부(N1)를 기준으로 제3 방향(D3)으로 시프트(shift)될 수 있다. 제2b 단부(N2)는 제2a 단부(N1)와 제2c 단부(N3)를 연결하는 선 상에 배치될 수 있다. 즉, 제2b 단부(N2) 및 제2c 단부(N3)는, 제2a 단부(N1)의 제2a 종단점(WE2a)을 지나고 제3 방향(D3)에 수직한 평면으로부터 제3 방향(D3)으로 이격될 수 있다. 제2c 단부(N3)는 제2b 단부(N2)보다 상기 평면으로부터 더 이격될 수 있다. 워드 라인들(WL)은 제3 방향(D3)으로 동일한 길이를 가질 수 있다.
다른 예에서, 도 1c에 도시된 바와 같이, 제1b 단부(M2) 및 제1c 단부(M3)는, 제1a 단부(M1)의 제1a 종단점(WE1a)을 지나고 제3 방향(D3)에 수직한 평면으로부터 제3 방향(D3)의 반대 방향으로 이격될 수 있다. 제1c 단부(M3)는 제1b 단부(M2)보다 상기 평면으로부터 더 이격될 수 있다. 제2b 단부(N2) 및 제2c 단부(N3)는, 제2a 단부(N1)의 제2a 종단점(WE2a)을 지나고 제3 방향(D3)에 수직한 평면으로부터 제3 방향(D3)의 반대 방향으로 이격될 수 있다. 제2c 단부(N3)는 제2b 단부(N2)보다 상기 평면으로부터 더 이격될 수 있다. 서로 인접하는 워드 라인들(WL)은 제3 방향(D3)으로 다른 길이를 가질 수 있다.
평면적 관점에서, 제1a 단부들(M1)과 제1c 단부들(M3)은 지그재그(zigzag) 형태로 배열될 수 있다. 이에 따라, 각각의 제1c 단부들(M3)은 각각의 제1a 단부들(M1)을 기준으로 제3 방향(D3)으로 시프트(shift) 될 수 있다. 제1b 단부들(M2)은 제1a 단부들(M1)과 제1c 단부들(M3) 사이에 배치될 수 있다. 평면적 관점에서, 제2 단부들(N)은 방향(D2)을 따라서 지그재그(zigzag) 형태로 배열될 수 있다. 이에 따라, 각각의 제2c 단부들(N3)은 각각의 제2a 단부들(N1)을 기준으로 제3 방향(D3)으로 시프트(shift) 될 수 있다. 제2b 단부들(N2)은 제2a 단부들(N1)과 제2c 단부들(N3) 사이에 배치될 수 있다.
서로 인접하는 제1 단부들(M) 또는 제2 단부들(N)이 서로 제3 방향(D3)과 직교하는 방향으로만 이격되는 경우보다 본 발명과 같이 제3 방향(D3)을 따라서 더 이격되는 경우에 인접하는 단부들 사이의 거리가 멀어질 수 있다. 서로 인접하는 단부들의 거리가 가까운 경우, 후술되는 에칭 공정 상 문제점에 의하여 인접하는 단부들이 접할 수 있다. 인접하는 단부들이 접촉되는 워드 라인들은 불량이 될 수 있다. 이에 따라, 반도체 소자의 신뢰도가 낮을 수 있다. 본 발명의 워드 라인들(WL)은 서로 인접하는 제1 단부들(M) 또는 제2 단부들(N)이 제3 방향(D3)에 수직한 방향으로만 이격되는 경우보다 거리를 더 멀게 할 수 있다. 이에 따라, 서로 인접하는 제1 단부들(M) 또는 서로 인접하는 제2 단부들(N)의 접촉이 방지되어 신뢰도가 높은 반도체 소자가 제공될 수 있다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 8c, 9a, 10a, 11a, 및 12a는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 평면도들이다. 도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b는 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들로서, 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 및 12a의 Ⅰ-Ⅰ'선들에 따른다. 설명의 간결함을 위하여, 도 2a를 제외한 평면도들에서 활성 영역은 생략될 수 있다.
도 2a 및 도 2b를 참조하면, 기판(10) 상에 제1 박막(12), 탄소 함유막(14), 및 제2 박막(16)이 차례로 형성될 수 있다. 기판(10)은 실리콘(Si) 기판일 수 있다. 기판(10)은 복수의 활성 영역들(11)을 포함할 수 있다. 활성 영역들(11)은 기판(10) 내에 형성된 소자 분리막들(15)에 의해 정의될 수 있다. 활성 영역들(11)은 제1 방향(D1)을 따라서 연장되는 섬(Island)을 가질 수 있다. 평면적 관점에서, 인접하는 활성 영역들(11)은 서로 제1 방향(D1)과 교차하는 제2 방향(D2) 및 제2 방향(D2)과 직교하는 제3 방향(D3)으로 이격될 수 있다. 제1 방향(D1), 제2 방향(D2), 및 제3 방향(D3)은 기판(10)의 상면에 평행할 수 있다. 제1 박막(12)은 산화막일 수 있다. 예를 들어, 제1 박막(12)은 열산화막, CVD 산화막, USG막(undoped silicate glass film) 및 HDP 산화막(high density plasma oxide film) 중 적어도 어느 하나의 산화막으로 이루어질 수 있다. 탄소 함유막(14)은 탄소를 주성분으로 하는 물질로 형성될 수 있다. 탄소 함유막(14)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막을 포함할 수 있다. 탄소 함유막(14)에 함유되는 탄소는 약 80~99 중량%를 가질 수 있다. 예를 들어, 탄소 함유막(14)은 비정질 탄소막(amorphous carbon layer, ACL)일 수 있다. 제2 박막(16)은 탄소 함유막(14)에 대해 식각 선택비(etch selectivity)를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 박막(16)은 실리콘 산화(silicon oxide)막, 실리콘 질화(silicon nitride)막, 또는 폴리 실리콘(poly silicon)막일 수 있다.
도 3a 및 도 3b를 참조하면, 제2 박막(16) 상에 복수개의 제1 마스크 패턴들(20)이 형성될 수 있다. 제1 마스크 패턴들(20)은 제3 방향(D3)으로 연장될 수 있다. 제1 마스크 패턴들(20)은 서로 제2 방향(D2)으로 이격될 수 있다. 제1 마스크 패턴들(20)은 서로 평행할 수 있다. 평면적 관점에서, 제1 마스크 패턴들(20)은 활성 영역들(미도시)과 중첩될 수 있다. 제1 마스크 패턴들(20)의 폭은 후속 공정에서 형성되는 트렌치들 간의 이격 거리를 결정하게 된다. 제1 마스크 패턴들(20)은 제2 박막(16)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제1 마스크 패턴들(20)은 에스오에이치(spin on hardmask, SOH)막으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치(carbon-based SOH)막 또는 실리콘 함유 에스오에이치(silicon-based SOH)막일 수 있다.
도 4a 및 도 4b를 참조하면, 기판(10)을 덮는 희생막(22)이 형성될 수 있다. 희생막(22)은 제1 마스크 패턴(20)의 측벽들 및 상면을 덮을 수 있다. 희생막(22)은 제1 마스크 패턴들(20) 사이에 노출된 제2 박막(16)의 상면을 덮을 수 있다. 제2 박막(16)을 덮는 희생막(22)의 상면은 제1 마스크 패턴의 상면보다 낮을 수 있다. 희생막(22)의 두께는 후속 공정에서 기판(10) 내에 형성되는 트렌치들의 폭을 결정할 수 있다. 희생막(22)은 원자 층 증착법(Atomic layer deposition; ALD)으로 형성될 수 있다. 희생막(22)은 실리콘 산화막일 수 있다.
도 5a 및 도 5b를 참조하면, 희생막(22) 상에 마스크막(24)이 형성될 수 있다. 마스크막(24)은 인접하는 제1 마스크 패턴들(20) 사이를 완전히 채우도록 형성될 수 있다. 마스크막(24)의 상면은 제1 마스크 패턴(20)의 상면보다 높을 수 있다. 마스크막(24)은 에스오에이치(spin on hardmask, SOH)막으로 형성할 수 있다. 에스오에이치막은 탄소함유 에스오에이치(carbon-based SOH)막 또는 실리콘 함유 에스오에이치(silicon-based SOH)막일 수 있다.
도 6a 및 도 6b을 참조하면, 마스크막(24)의 일부가 제거되어, 희생막(22)의 상면이 노출될 수 있다. 제2 마스크막(24)은 건식 식각에 의한 에치백(etch back) 공정을 통해 제거될 수 있다. 희생막(22)의 상면은 제2 마스크 패턴들(24a) 및 제3 마스크 패턴(24b)을 정의할 수 있다. 제2 마스크 패턴들(24a)은 제1 마스크 패턴들(20) 사이에 형성될 수 있다. 제3 마스크 패턴(24b)은 제2 마스크 패턴들(24a)의 외곽에 배치되어, 제2 마스크 패턴들(24a)을 연결할 수 있다. 제2 마스크 패턴들(24a)은 기판(10) 상에 제3 방향(D3)으로 연장될 수 있다. 제2 마스크 패턴들(24a)은 서로 제2 방향(D2)으로 연장될 수 있다. 이에 따라, 평면상으로, 제1 마스크 패턴들(20) 및 제2 마스크 패턴들(24a)은 교대로 배치될 수 있다. 제1 마스크 패턴들(20)과 제2 마스크 패턴들(24a) 사이에 희생막(22)이 배치될 수 있다. 인접한 제2 마스크 패턴들(24a) 사이에 희생막(22)의 상면이 노출될 수 있다. 제2 마스크 패턴들(24a)의 상면은 제1 마스크 패턴들(20)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제2 마스크 패턴들(24a)의 폭은 후속 공정에서 형성되는 트렌치들 간의 이격 거리를 결정할 수 있다.
도 7a 및 도 7b를 참조하면, 희생막(22)의 상부가 제거되어, 제1 마스크 패턴(20)의 상면이 노출될 수 있다. 제1 마스크 패턴(20)과 제2 마스크 패턴(24a) 사이에 희생 패턴(26)이 형성될 수 있다. 희생 패턴(26)은 제2 방향(D2)으로 배열된 한 쌍의 제1 희생 패턴들(26a)과 한 쌍의 제1 희생 패턴들(26a)을 제2 방향(D2)으로 연결하는 제2 희생 패턴들(26b)을 포함할 수 있다. 희생 패턴(26)은 제 1 마스크 패턴(20)의 측벽 상에 형성될 수 있다. 제1 마스크 패턴(20)의 상면과 제2 마스크 패턴(24a)의 상면은 실질적으로 동일한 높이를 가질 수 있다.
도 8a 내지 도 8c를 참조하면, 기판(10) 상에 제1 트리밍 마스크 패턴(110) 및 제2 트리밍 마스크 패턴(120)이 형성될 수 있다. 일 예에서, 트리밍 마스크 패턴들(110, 120)은 포토레지스트(photoresist, PR) 패턴일 수 있다. 제1 트리밍 마스크 패턴(110)은 제2 트리밍 마스크 패턴(120)으로부터 제3 방향(D3)으로 이격될 수 있다. 트리밍 마스크 패턴들(110, 120)은 제2 희생 패턴들(26b)의 전부와 제1 희생 패턴들(26a)의 일부를 덮을 수 있다. 트리밍 마스크 패턴들(110, 120)은 제1 희생 패턴들(26a)과 교차하는 제1 변(130) 및 제2 변(140)을 가질 수 있다. 제1 변(130) 및 제2 변(140)은 교대로 연결되어 지그재그 모양 또는 물결 모양을 형성할 수 있다. 구체적으로, 제1 변(130)은 제1 대각선 방향(D4)(D2와 D3의 합 방향)을 가질 수 있고, 제2 변(140)은 제2 대각선 방향(D5)(D2와 -D3의 합 방향)을 가질 수 있다. 일 예에서, 제1 트리밍 마스크 패턴(110)과 제2 트리밍 마스크 패턴(120)의 마주보는 변은 평행할 수 있다. 다른 예에서, 도 8C에 도시된 바와 같이, 제1 트리밍 마스크 패턴(110)과 제2 트리밍 마스크 패턴(120)의 마주보는 변은 평행하지 않을 수 있다. 예를 들어, 제1 트리밍 마스크 패턴(110)의 제1 변(130)과 제2 트리밍 마스크 패턴(120)의 제2 변(140)이 마주보도록 배치될 수 있다. 제1 변(130) 또는 제2 변(140)이 3개의 제1 희생 패턴(26a)과 교차하는 것으로 도시되었지만, 이는 예시적인 것이다. 다른 예에서, 제1 변(130) 또는 제2 변(140)은 3개 이상의 제1 희생 패턴(26a)과 교차할 수 있다. 제1 변(130)과 제2 변(140)이 연결되는 영역은 제1 희생 패턴(26a) 상에서 배치될 수 있다.
제3 희생 패턴들(26c)이 트리밍 마스크 패턴들(110, 120)을 통해 정의될 수 있다. 제3 희생 패턴들(26c)은 트리밍 마스크 패턴들(110, 120)에 의해 덮이지 않은 제1 희생 패턴들(26a)일 수 있다. 제3 희생 패턴들(26c)은 제3 방향(D3)으로 연장될 수 있다. 제3 희생 패턴들(26c)은 서로 제2 방향(D2)으로 이격될 수 있다. 제3 희생 패턴들(26c)은 제3 방향(D3)을 따라서 제1 종단점들(E1)과 제2 종단점들(E2)을 포함할 수 있다. 종단점들(E1 및 E2)은 제3 희생 패턴들(26c)의 폭 방향(또는 제2 방향(D2))을 따라서 각각의 제3 희생 패턴들(26c)의 중심에 배치될 수 있다. 종단점들(E1 및 E2)은 제3 방향(D3)을 따라서 제3 희생 패턴들(26c)의 양 끝에 배치될 수 있다. 제2 종단점들(E2)은 제1 종단점들(E1)로부터 제3 방향(D3)으로 이격될 수 있다. 인접하는 제1 종단점들(E1)은 서로 제1 대각선 방향(D4) 또는 제2 대각선 방향(D5)로 이격될 수 있다. 제2 종단점들(E2)은 서로 제1 대각선 방향(D4) 또는 제2 대각선 방향(D5)로 이격될 수 있다. 인접하는 제1 종단점들(E1) 또는 인접하는 제2 종단점들(E2)이 대각선 방향들(D4, D5)로 이격되는 이격 거리는 종단점들(E1 또는 E2)이 제2 방향(D2)으로 이격되는 이격 거리보다 길 수 있다. 종단점들(E1 또는 E2)의 이격 거리가 짧은 경우, 후술되는 워드 라인들이 상호 전기적으로 연결될 수 있다. 따라서, 이격 거리가 긴 제3 희생 패턴들(26c)이 형성되어, 워드 라인들이 전기적으로 연결되지 않는 반도체 소자가 제공될 수 있다.
일 실시예에서, 제2 방향(D2)을 따라서 차례대로 서로 인접하는 제3 희생 패턴들(26c)은 제1a 종단점 내지 제1e 종단점(E1a 내지 E1e)과 상기 제1 종단점들(E1a 내지 E1e)에서 제3 방향(D3)으로 이격되는 제2a 종단점 내지 제2e 종단점(E2a 내지 E2e)을 가질 수 있다. 일 예에서, 제1c 종단점(E1c)은 제1a 종단점(E1a)으로부터 제1 대각선 방향(D4)으로 이격될 수 있다. 제1e 종단점(E1e)은 제1c 종단점(E1c)으로부터 제2 대각선 방향(D5)으로 이격될 수 있다. 제1c 종단점(E1c)과 제1a 종단점(E1a) 사이의 이격 거리는 제1e 종단점(E1e)과 제1c 종단점(E1c)의 이격 거리와 동일할 수 있다. 제1b 종단점(E1b)은 제1a 종단점(E1a)과 제1c 종단점(E1c) 사이에 배치될 수 있다. 제1b 종단점(E1b)은 제1a 종단점으로부터 제1 대각선 방향(D4)으로 이격될 수 있다. 제1d 종단점(E1d)은 제1c 종단점(E1c)과 제1e 종단점(E1a) 사이에 배치될 수 있다. 제1d 종단점(E1d)은 제1c 종단점(E1c)으로부터 제2 대각선 방향(D5)으로 이격될 수 있다. 다른 예에서, 제1 종단점들(E1a 내지 E1e)은 상기 예와 반대 방향으로 이격될 수 있다. 따라서, 제1c 종단점(E1c) 및 제1b 종단점(E1b)은 제1a 종단점(E1a)으로부터 제2 대각선 방향(D5)으로 이격될 수 있다. 제1e 종단점(E1e) 및 제1d 종단점(E1d)은 제1c 종단점(E1c)으로부터 제1 대각선 방향(D4)으로 이격될 수 있다.
일 예에서, 제2c 종단점(E2c)은 제2a 종단점(E2a)으로부터 제1 대각선 방향(D4)으로 이격될 수 있다. 제2e 종단점(E2e)은 제2c 종단점(E2c)으로부터 제2 대각선 방향(D5)으로 이격될 수 있다. 제2c 종단점(E2c)과 제2a 종단점(E2a) 사이의 이격 거리는 제2e 종단점(E2e)과 제2c 종단점(E2c)의 이격 거리와 동일할 수 있다. 제2b 종단점(E2b)은 제2a 종단점(E2a)과 제2c 종단점(E2c) 사이에 배치될 수 있다. 제2b 종단점(E2b)은 제2a 종단점으로부터 제1 대각선 방향(D4)으로 이격될 수 있다. 제2d 종단점(E2d)은 제2c 종단점(E2c)과 제2e 종단점(E2a) 사이에 배치될 수 있다. 제2d 종단점(E2d)은 제2c 종단점(E2c)으로부터 제2 대각선 방향(D5)으로 이격될 수 있다. 다른 예에서, 제2 종단점들(E2a 내지 E2e)은 상기 예와 반대 방향으로 이격될 수 있다. 따라서, 제2c 종단점(E2c) 및 제2b 종단점(E2b)은 제2a 종단점(E2a)으로부터 제2 대각선 방향(D5)으로 이격될 수 있고, 제2e 종단점(E2e) 및 제2d 종단점(E2d)은 제2c 종단점(E2c)으로부터 제1 대각선 방향(D4)으로 이격될 수 있다.
도 9a 및 도 9b를 참조하면, 트리밍 마스크 패턴들(110, 120)을 식각 마스크로 사용하여 제3 희생 패턴(26c)이 제거될 수 있다. 제3 희생 패턴(26c)은 건식 식각 방법으로 제거될 수 있다. 이에 따라, 제2 박막(16)의 상면이 노출될 수 있다. 제1 마스크 패턴들(20) 및 제2 마스크 패턴들(24a) 사이에 개구부들(32)이 형성될 수 있다. 제2 박막(16)과 제2 마스크 패턴들(24a) 사이에 제3 희생 패턴들(26c)의 일부가 남게 된다. 일 예에서, 제3 희생 패턴들(26c)이 식각되는 동안 제1 마스크 패턴들(20)이 같이 식각될 수 있다.
도 10a 및 도 10b를 참조하면, 트리밍 마스크 패턴들(110, 120) 및 제1 내지 제3 마스크 패턴들(20, 24a, 24b)을 식각 마스크로 사용하여 상면이 노출된 제2 박막(16)이 식각될 수 있다. 탄소 함유막(14)의 상면이 제2 박막(16)의 식각을 통해 노출될 수 있다. 제2 박막(16)이 식각되는 동안, 제1 내지 제3 마스크 패턴들(20, 24a, 24b)이 동시에 식각되어 제거될 수 있다. 식각되지 않은 제2 박막(16)이 제1 내지 제3 마스크 패턴들(20, 24a, 24b)의 식각을 통해 노출될 수 있다. 도시되지 않았지만, 식각되지 않은 제2 박막(16) 상에 제1 내지 제3 마스크 패턴들(20, 24a, 24b)의 잔류층이 남아있을 수 있다.
도 11a 및 도 11b를 참조하면, 트리밍 마스크 패턴들(110, 120) 및 제2 박막(16)을 식각 마스크로 사용하여 상면이 노출된 탄소 함유막(14)이 식각될 수 있다. 제1 박막(12)의 상면이 탄소 함유막(14)의 식각을 통해 노출될 수 있다. 탄소 함유막(14)이 식각되는 동안, 제2 박막(16)도 동시에 식각되어 제거될 수 있다. 식각되지 않은 탄소 함유막(14)이 제2 박막(16)의 식각을 통해 노출될 수 있다. 도시되지 않았지만, 식각되지 않은 탄소 함유막(14) 상에 제2 박막(16)의 잔류층이 남아있을 수 있다.
도 12a 및 도 12b를 참조하면, 트리밍 마스크 패턴들(110, 120) 및 탄소 함유막(14)을 식각 마스크로 사용하여 상면이 노출된 제1 박막(12) 및 기판(10)이 차례로 식각될 수 있다. 이후, 트리밍 마스크 패턴들(110, 120)과 트리밍 마스크 패턴들(110, 120) 아래의 여러 막들은 모두 제거될 수 있다. 이에 따라, 기판(10) 내에 복수개의 트렌치들(34)이 형성될 수 있다. 트렌치들(34)은 제3 방향(D3)으로 연장될 수 있다. 트렌치들(34)은 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 트렌치들(34)은 제3 방향(D3)을 따라서 원형 또는 타원형의 단부들을 가질 수 있다. 원형 또는 타원형의 단부들은 여러 식각 공정들을 거치면서 형성될 수 있다. 기판(10) 및 제1 박막(12)이 식각되는 동안, 탄소 함유막(14)이 동시에 식각될 수 있다. 이에 따라, 탄소 함유막(14)이 제거될 수 있다.
도 1a 내지 도 1c를 다시 참조하면, 트렌치(34)의 내부에 절연막(51) 및 워드 라인(WL)이 형성될 수 있다. 절연막(51)은 트렌치(34)의 내벽을 컨포말하게 덮을 수 있다. 절연막(51)은 게이트 절연막일 수 있다. 워드 라인(WL)은 트렌치(34)의 일부분을 채울 수 있다. 워드 라인(WL)은 물리 기상 증착법(Physical Vapor Deposition; PVD) 또는 전기도금 공정을 이용하여 형성될 수 있다. 워드 라인(WL)은 도전 물질을 포함할 수 있다. 예를 들어, 워드 라인(WL)은 구리(Cu), 텅스텐(W), 및 알루미늄(Al) 중 어느 하나의 금속으로 이루어질 수 있다. 두 개의 워드 라인들(WL)이 하나의 활성 영역(11)을 관통할 수 있다. 워드 라인들(WL)이 채워진 트렌치들(34) 내에 버퍼 절연 패턴들(55)이 형성될 수 있다. 버퍼 절연 패턴(55)은 트렌치(34)을 완전히 채울 수 있다. 버퍼 절연 패턴들(55)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 버퍼 절연 패턴들(55)을 형성한 후 제1 박막(12)은 제거될 수 있다. 워드 라인들(WL) 사이의 활성 영역들(11) 내에 불순물 영역들(57)이 형성될 수 있다. 불순물 영역들(57)은 트렌치들(34) 보다 얕은 깊이로 형성될 수 있다. 기판(10)에 절연막(51), 워드 라인들(WL), 및 불순물 영역들(57)이 형성되어, 매립된 채널을 갖는 트랜지스터(BCAT)가 형성될 수 있다.
기판(10) 상에 제1 층간 절연막(61)이 형성될 수 있다. 기판(10)의 상부면이 리세스되도록 제1 층간 절연막(61)을 식각되어 콘택 홀들이 형성될 수 있다. 콘택 홀들내에 콘택 홀들의 일부를 채우는 콘택 전극들(63)이 형성될 수 있다. 제1 층간 절연막(61) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 콘택 홀들을 완전히 채울 수 있다. 비트 라인들(BL)은 기판(10)에 제3 방향(D3)으로 배열되고, 제2 방향(D2)으로 연장되어 워드 라인들(WL)과 교차될 수 있다. 비트 라인들(BL)은 두 개의 워드 라인들(WL) 사이에 배치된 활성 영역들(11)을 지나도록 형성될 수 있다. 비트 라인들(BL) 상에 제2 층간 절연막(67)이 형성될 수 있다. 활성 영역들(11)의 양 단부에 콘택 플러그들(70)이 형성될 수 있다. 콘택 플러그들(70)은 캐패시터들(미도시)과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 기판 11 : 활성 영역
70 : 콘택 플러그 WL : 워드 라인
BL : 비트 라인 WE, E : 종단점
M, N : 단부 D1 내지 D5 : 제1 내지 제5 방향
12 : 제1 박막 14 : 탄소 함유막
15 : 소자 분리막 16 : 제2 박막
20 : 제1 마스크 패턴 22 : 희생막
24, 24a, 24b, 24c : 마스크막 26, 26a, 26b, 26c : 희생 패턴
32 : 개구부 34 : 트렌치
51 : 절연막 55 : 버퍼 절연 패턴
57 : 불순물 영역 61 : 제1 층간 절연막
63 : 콘택 전극 67 : 제2 층간 절연막
110, 120 : 트리밍 마스크 패턴 130, 140 : 제1 변, 제2 변

Claims (10)

  1. 반도체 기판; 및
    상기 반도체 기판 내에 제공되고, 제1 방향으로 연장되는 복수의 도전 패턴들을 포함하며,
    평면적 관점에서, 상기 도전 패턴들의 일측 단부들은 상기 제1 방향과 교차하는 제2 방향을 따라서 지그재그(zigzag) 형태로 배열되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 일측 단부들은 서로 인접하는 제1 단부 및 제2 단부를 포함하며,
    상기 제1 단부는 상기 제2 단부를 기준으로 상기 제1 방향으로 쉬프트(shift)되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 일측 단부들은 상기 제1 단부 및 상기 제2 단부 사이에 제공되는 제3 단부를 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제3 단부는 상기 제1 단부와 상기 제2 단부를 연결하는 선 상에 배치되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 도전 패턴들은 상기 일측 단부들과 상기 제1 방향으로 이격되는 타측 단부들을 포함하며,
    상기 타측 단부들은 상기 제2 방향을 따라서 지그재그 형태로 배열되는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 도전 패턴들은 상기 제1 방향으로 서로 길이가 동일한 반도체 소자.
  7. 제 5 항에 있어서,
    상기 타측 단부들의 지그재그 형태는 상기 일측 단부들의 지그재그 형태와 대칭인 반도체 소자.
  8. 제 5 항에 있어서,
    평면적 관점에서, 각각의 상기 단부들의 상기 제2 방향으로의 폭은 각각의 상기 단부들에서 연장되는 상기 도전 패턴의 폭보다 큰 반도체 소자.
  9. 제 5 항에 있어서,
    평면적 관점에서, 가장 인접하는 상기 일측 단부들은 서로 이격되는 반도체 소자.
  10. 제 1 항에 있어서,
    도전 패턴과 기판 사이에 개재되는 게이트 절연막을 더 포함하는 반도체 소자.

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