JP5441090B2 - 半導体装置及びその形成方法 - Google Patents

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Description

本発明は、半導体装置及びその形成方法に係り、より詳しくは、セルゲートパターン及び周辺ゲートパターンの周辺に互いに異なる絶縁パターンをそれぞれ有する半導体装置及びその形成方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ）に関する。
一般的に、半導体装置はセルアレイ領域と周辺回路領域とに区分される半導体基板を有して製造される。この場合、半導体基板は、セルアレイ領域にセルゲートパターン、及び周辺回路領域に周辺ゲートパターンを複数個有する。セルゲートパターン及び周辺ゲートパターンは半導体製造工程の単純化のために半導体基板上に同時に形成される。セルゲートパターン及び周辺ゲートパターンは半導体基板に位置する不純物拡散領域と重なるように形成される。そして、セルゲートパターン及び周辺ゲートパターンは半導体製造工程の単純化のために選択された絶縁膜で覆われる。これにより、選択された絶縁膜の使用は、セルゲートパターン及び周辺ゲートパターンに同一の熱処理負担を与えて半導体装置の電気的特性を容易にコントロールするための方策を提供する。
しかし、単純化のために選択された絶縁膜の使用は、デザインルールの縮小に従い半導体装置の電気的特性を容易にコントロールできなくなる。なぜなら、半導体装置は高集積化を実現するために半導体基板上にセル及び周辺ゲートパターンの大きさ、そして半導体基板においてそのパターンと重なる不純物拡散領域の大きさをデザインルールの縮小以前に比べて小さくしなければならないからである。この場合、選択された絶縁膜の使用は、セル及び／又は周辺ゲートパターン下で不純物拡散領域の大きさをデザインルールの縮小以前と比べて小さくできない。よって、選択された絶縁膜の使用は半導体装置の高集積化を実現するのに妨害となるという問題点がある。
上記選択的絶縁膜を有する半導体集積回路装置が特許文献１に開示されている。特許文献１によれば、ロジック部及びＤＲＡＭ部を有する半導体基板が用意される。半導体基板のロジック部及びＤＲＡＭ部にゲート電極及び半導体領域が形成される。半導体領域はロジック部及びＤＲＡＭ部でゲート電極と重なるように形成される。半導体領域は不純物拡散領域である。ゲート電極を覆うように半導体基板上に酸化シリコン膜が配置される。これにより、酸化シリコン膜はゲート電極及び半導体領域と共に半導体集積回路装置を構成する。
しかし、上記半導体集積回路装置は、酸化シリコン膜を形成する間、ロジック部及び／又はＤＲＡＭ部でゲート電極の下の半導体領域の大きさをデザインルールの縮小以前と比べて小さくすることができない。なぜなら、酸化シリコン膜はロジック部及びＤＲＡＭ部に同時に覆われて半導体領域に同じ熱処理負担を与えるからである。よって、半導体領域は、デザインルールの縮小以前と同じぐらいにゲートの下方に拡散される可能性がある。これにより、酸化シリコン膜の使用は、継続的に縮小されるデザインルールに対応することができず、半導体集積回路装置の高集積化を実現するのに妨害となっているという問題点がある。
特開平１１−０１７１２９号公報
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、セルアレイ領域及び周辺回路領域にそれぞれ配置された互いに異なる絶縁パターンを有する半導体装置を提供することにある。
本発明の他の目的は、セルアレイ領域及び周辺回路領域に互いに異なる絶縁パターンをそれぞれ形成してその領域に互いに異なる熱処理負担をそれぞれ与えることができるようにする半導体装置の形成方法を提供することにある。
本発明の技術的課題は、上記の技術的課題に制限されず、上記に記載されてない他の技術的課題は、以下の記載によって当業者なら明確に理解することができる。
上記技術的課題のうちの一つを実現するため、本発明はセルアレイ領域及び周辺回路領域にそれぞれ配置された互いに異なる絶縁パターンを有する半導体装置を提供する。
上記目的を達成するためになされた本発明の一態様による半導体装置は、セルアレイ領域及び周辺回路領域を有する半導体基板と、前記セルアレイ領域に配置され、前記セルアレイ領域の中心からその領域の外部に向かって順に配列される第１及び第２セルゲートパターンと、前記周辺回路領域に配置される周辺ゲートパターンと、前記セルアレイ領域と周辺回路領域との間に配置されて前記セルアレイ領域を囲む限定パターンと、前記第１セルゲートパターンの周辺、前記第１セルゲートパターンと前記第２セルゲートパターンドとの間、及び前記第２セルゲートパターンと前記限定パターンとの間に位置する埋め込み絶縁パターンと、前記限定パターンと前記周辺ゲートパターンとの間、及び前記周辺ゲートパターンの周辺に位置する平坦化絶縁パターンと、前記セルアレイ領域及び前記周辺回路領域に配置されて前記セルアレイ領域のセル活性領域及び前記周辺回路領域の周辺活性領域を画定する素子分離膜と、を備え、前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有し、前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ位置し、前記周辺ゲートパターンは前記周辺活性領域上に位置するように順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有し、前記第１及び第２セルゲートパターンの側壁にそれぞれ配置されるセルスペーサと、前記周辺ゲートパターンの側壁に配置される周辺スペーサパターンと、前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置して埋め込み絶縁パターン及び平坦化絶縁パターンと接触する他の周辺スペーサパターンを更に備え、前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間の前記素子分離膜上に位置するセルスペーサパターンであり、該セルスペーサパターンは前記他の周辺スペーサパターンの下に位置することを特徴とする。
上記技術的課題中の他の一つを実現するために、本発明はセルアレイ領域及び周辺回路領域に互いに異なる絶縁パターンをそれぞれ形成してその領域に互いに異なる熱処理負担をそれぞれ与えることができるようにする半導体装置の形成方法を提供する。
上記目的を達成するためになされた本発明の一態様による半導体装置の形成方法は、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、前記半導体基板上に第１及び第２セルゲートパターン、及び周辺予備ゲートパターンを形成し、前記第１及び第２セルゲートパターンは前記セルアレイ領域に形成され、前記周辺予備ゲートパターンは前記第２セルゲートパターンの隣に前記セルアレイ領域を囲むように前記周辺回路領域に形成される工程と、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、前記第１セルゲートパターンの周辺、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間に埋め込み絶縁パターンを形成する工程と、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、前記マスクパターンに整列するように前記セルアレイ領域と前記周辺回路領域との間に限定パターン、及び前記周辺回路領域に周辺ゲートパターンを形成し、前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置するように形成される工程と、前記周辺ゲートパターンを囲む平坦化絶縁パターンを形成する工程と、前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成され、前記マスクパターンを形成する工程は、前記第１及び第２セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パターン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に形成する工程と、前記上部マスク膜上にフォトレジストパターンを形成し、該フォトレジストパターン中の一つは前記セルアレイ領域を覆いながら前記第２セルゲートパターンと前記周辺予備ゲートパターンとの間に端が位置し、前記フォトレジストパターン中の他の一つは前記周辺回路領域に位置して前記周辺活性領域と重なるように形成する工程と、前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク膜を順にエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターンを、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と、前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜をエッチングして下部マスクパターンを形成する工程と、を含むことを特徴とする。
本発明の選択された実施形態によれば、前記限定パターン及び前記周辺ゲートパターンを形成する工程は、前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記セルアレイ領域で前記セルスペーサを部分的にエッチングし、前記限定パターンでセルスペーサパターンを形成する工程と、前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺回路領域で前記周辺キャッピング膜及び前記周辺上部導電膜をエッチングし、前記周辺キャッピングパターン及び前記周辺上部ゲートを前記セルスペーサパターンと共に同時に形成する工程と、を含む。
一方、前記上部及び中部マスクパターンは、前記周辺キャッピングパターン、前記周辺上部ゲート、及びセルスペーサパターンを形成する間に下部マスクパターンから除去される。そして、前記限定パターン及び周辺ゲートパターンを形成する工程は、前記下部マスクパターン及び前記セルスペーサパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチングし、前記周辺上部ゲートの下に前記周辺下部ゲートを形成する工程を更に含む。
本発明の選択された実施形態による半導体装置の形成方法は、前記セルアレイ領域の前記限定パターン上に位置するように選択された下部マスクパターン及び前記埋め込み絶縁パターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有する。前記平坦化絶縁パターンを形成する工程は、前記第２セルゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺スペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、前記第１及び第２セルゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶縁パターンを露出させるように前記平坦化絶縁膜、前記下部マスクパターン、及び前記周辺スペーサ上に平坦化工程を遂行する工程と、を含む。
上記目的を達成するためになされた本発明の他の態様による半導体装置の形成方法は、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、前記半導体基板上に第１及び第２セルゲートパターン、及び周辺予備ゲートパターンを形成し、前記第１及び第２セルゲートパターンは前記セルアレイ領域に形成され、前記周辺予備ゲートパターンは前記第２セルゲートパターンの隣に前記セルアレイ領域を囲むように前記周辺回路領域に形成される工程と、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、前記第１セルゲートパターンの周辺、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間に埋め込み絶縁パターンを形成する工程と、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、前記マスクパターンに整列するように前記セルアレイ領域と前記周辺回路領域との間に限定パターン、及び前記周辺回路領域に周辺ゲートパターンを形成し、前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置するように形成される工程と、前記周辺ゲートパターンを囲む平坦化絶縁パターンを形成する工程と、前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成され、前記マスクパターンを形成する工程は、前記第１及び第２セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パターン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に形成する工程と、前記上部マスク膜上にフォトレジストパターンを形成し、該フォトレジストパターンのうちの一つは前記セルアレイ領域から延長されて前記周辺予備ゲートパターンと部分的に重なり、前記フォトレジストパターンのうちの他の一つは前記周辺回路領域に位置して前記周辺活性領域と重なるように形成する工程と、前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク膜を順にエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターンを、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と、前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜をエッチングして下部マスクパターンを形成する工程と、を含むことを特徴とする。
本発明の更に他の実施形態によれば、前記限定パターン及び前記周辺ゲートパターンを形成する工程は、前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺キャッピング膜及び前記周辺上部導電膜をエッチングし、前記セルアレイ領域と周辺回路領域との間に順に積層されたダミー上部ゲート及びダミーキャッピングパターン、及び前記周辺回路領域に順に積層された前記周辺上部ゲート及び前記周辺キャッピングパターンを形成する工程を含む。
一方、前記上部及び中部マスクパターンは、前記ダミーキャッピングパターン、前記ダミー上部ゲート、前記周辺キャッピングパターン、及び前記周辺上部ゲートを形成する間に前記下部マスクパターンから除去される。そして、前記限定パターン及び周辺ゲートパターンを形成する工程は、前記下部マスクパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチングし、前記ダミー上部ゲートの下にダミー下部ゲート、及び前記周辺上部ゲートの下に前記周辺下部ゲートを形成する工程を更に含む。
本発明の更に他の実施形態による半導体装置の形成方法は、前記セルアレイ領域に位置するように選択された下部マスクパターン及び前記ダミーゲートパターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有する。前記平坦化絶縁パターンを形成する工程は、前記ダミーゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺スペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、前記第１及び第２セルゲートパターン、前記ダミーゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶縁パターンを露出させるように前記平坦化絶縁膜、前記下部マスクパターン、及び前記周辺スペーサ上に平坦化工程を遂行する工程と、を含む。
本発明の更に他の実施形態によれば、前記埋め込み絶縁パターンを形成する工程は、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間を埋め込んで前記セルスペーサを覆うように埋め込み絶縁膜を形成する工程と、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンを露出させるように前記埋め込み絶縁膜上に平坦化工程を遂行する工程と、を含む。
本発明の更に他の実施形態によれば、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンを形成する工程は、前記半導体基板上に下部導電膜、上部導電膜、及びキャッピング膜を順に形成する工程と、前記キャッピング膜上にフォトレジストパターンを形成する工程と、を含む。ここで、該フォトレジストパターン中の一部は前記セルアレイ領域に位置して前記第１及び第２セルゲートパターンとそれぞれ重なる。そして、前記フォトレジストパターン中の残りは前記周辺回路領域を覆って前記周辺予備ゲートパターンと重なるように形成される。
そして、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンを形成する工程は、前記フォトレジストパターンをエッチングマスクとして用いて前記キャッピング膜、前記上部導電膜、及び前記下部導電膜を順にエッチングする工程と、前記フォトレジストパターンを前記半導体基板から除去する工程と、を更に含む。
上記目的を達成するためになされた本発明の更に他の態様による半導体装置の形成方法は、セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、前記セルアレイ領域に第１セルゲートパターン、及び該第１セルゲートパターンに隣に前記セルアレイ領域を囲むように前記周辺回路領域に周辺予備ゲートパターンを形成する工程と、前記第１セルゲートパターン及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、前記第１セルゲートパターンと前記周辺予備ゲートパターンとの間、及び前記第１セルゲートパターンの周辺に埋め込み絶縁パターンを形成する工程と、前記第１セルゲートパターン及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、前記マスクパターンに整列するように、前記セルアレイ領域に第２セルゲートパターン、及び周辺回路領域に周辺ゲートパターンを形成する工程と、前記第２セルゲートパターンと前記周辺ゲートパターンとの間、及び前記周辺ゲートパターンの周辺に平坦化絶縁パターンを形成する工程と、前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１セルゲートパターンは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記第２セルゲートパターンは順に積層された他のセル下部ゲート、他のセル上部ゲート、及び他のセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成されることを特徴とする。
本発明の選択された実施形態によれば、前記マスクパターンを形成する工程は、前記第１セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パターン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に形成する工程と、前記上部マスク膜上にフォトレジストパターンを形成する工程と、を含む。ここで、該フォトレジストパターン中の一つは前記セルアレイ領域に位置して前記第１セルゲートパターンから延長されて前記周辺予備ゲートパターンを部分的に覆うように形成される。前記フォトレジストパターン中の他の一つは前記周辺回路領域に位置して前記周辺予備ゲートパターンを露出させるように形成される。
前記マスクパターンを形成する工程は、前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク膜をエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターンを、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と、前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜をエッチングして下部マスクパターンを形成する工程と、を更に含む。
本発明の選択された実施形態によれば、前記第２セルゲートパターン及び前記周辺ゲートパターンを形成する工程は、前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺キャッピング膜及び前記周辺上部導電膜をエッチングし、前記セルアレイ領域に順に積層された前記他のセル上部ゲート及び前記他のセルキャッピングパターン、及び前記周辺回路領域に順に積層された前記周辺上部ゲート及び前記周辺キャッピングパターンを形成する工程を含む。
一方、前記上部及び中部マスクパターンは、前記他のセル上部ゲート、前記他のセルキャッピングパターン、前記周辺上部ゲート、及び前記周辺キャッピングパターンを形成する間に前記下部マスクパターンから除去される。また、前記第２セルゲートパターン及び周辺ゲートパターンを形成する工程は、前記下部マスクパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチングし、前記他のセル下部ゲート及び前記周辺下部ゲートを形成する工程を更に含む。
本発明の更に他の実施形態による半導体装置の形成方法は、前記セルアレイ領域に位置するように選択された下部マスクパターン及び前記第２セルゲートパターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有する。
本発明の更に他の実施形態によれば、前記平坦化絶縁パターンを形成する工程は、前記第２セルゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺スペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、前記第１及び第２セルゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶縁パターンを露出させるように前記平坦化絶縁膜、前記下部マスクパターン、及び前記周辺スペーサ上に平坦化工程を遂行する工程と、を含む。
本発明の更に他の実施形態によれば、前記埋め込み絶縁パターンを形成する工程は、前記第１セルゲートパターンと前記周辺予備ゲートパターンとの間を埋め込んで前記第１セルゲートパターン、前記周辺予備ゲートパターン、及び前記セルスペーサを覆うように埋め込み絶縁膜を形成する工程と、前記第１セルゲートパターン及び前記周辺予備ゲートパターンを露出させるように前記埋め込み絶縁膜上に平坦化工程を遂行する工程と、を含む。
本発明の更に他の実施形態によれば、前記第１セルゲートパターン及び前記周辺予備ゲートパターンを形成する工程は、前記半導体基板上に下部導電膜、上部導電膜、及びキャッピング膜を順に形成する工程と、前記キャッピング膜上にフォトレジストパターンを形成する工程と、を含む。ここで、該フォトレジストパターン中の一つは前記セルアレイ領域に位置して前記第１セルゲートパターンと重なる。前記フォトレジストパターン中の残りは前記周辺回路領域を覆って前記周辺予備ゲートパターンと重なるように形成される。
そして、前記第１セルゲートパターン及び前記周辺予備ゲートパターンを形成する工程は、前記フォトレジストパターンをエッチングマスクとして用いて前記キャッピング膜、前記上部導電膜、及び前記下部導電膜を順にエッチングする工程と、前記フォトレジストパターンを前記半導体基板から除去する工程と、を更に含む。
その他の実施形態については詳細な説明及び図面に記載されている。
本発明によれば、セルアレイ領域及び周辺回路領域にそれぞれ配置された互いに異なる絶縁パターンを有する半導体装置を提供することができる。半導体装置はセルゲートパターン及び周辺ゲートパターンの周辺に埋め込み絶縁パターン及び平坦化絶縁パターンをそれぞれ配置することで、デザインルールの縮小に伴う半導体基板上の構成要素の配置許容限界を増加するための方策を提供することができる。
また、本発明よれば、セルアレイ領域及び周辺回路領域に互いに異なる絶縁パターンをそれぞれ形成してその領域に互いに異なる熱処理負担をそれぞれ与えることができるようにする半導体装置の形成方法を提供することができる。半導体装置の形成方法はセルアレイ領域に半導体熱処理工程を伴わない埋め込み絶縁パターン、及び周辺回路領域に半導体熱処理工程を伴わない平坦化絶縁パターンを配置することで、周辺ゲートパターン下での不純物拡散領域の拡散を抑制するための方策を提供することができる。
以下、本発明の半導体装置及びその形成方法を実施するための最良の形態の具体例を、図面を参照しながら詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示される発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。例えば、第１、第２、…などの用語が多くの構成要素を説明するために、ここで用いられるが、これらの構成要素はこのような用語に限定されるものではない。単に、これらの用語はある構成要素と他の構成要素とを区別するために用いられる。例えば、本発明の領域から脱せずに、第１構成要素は第２構成要素と称することができ、また第２構成要素は第１構成要素と称することができる。又、「及び／又は」の用語は一つ以上に関して列挙した項目に対して類推できるすべての組み合わせをも含む。「上部、下及び上に」などのように特別に相対的な用語は選択された構成要素、他の構成要素とある形象との相対的な関係、又は図面に示す形状を簡単に説明するため、また説明の簡素化のために用いられる。そして、ここで用いられた専門用語は、特別な様態を説明するためであって本発明を限定するものではない。
次に、本発明による半導体装置を、図面を参照しながらより詳細に説明する。
図１は、本発明の実施形態による半導体装置の一例を示す配置図であり、図２、図１４及び図１６は、それぞれ、図１の切断線Ｉ−Ｉ’による本発明のそれぞれ異なる実施形態による半導体装置を示す断面図である。そして、図２、図１４及び図１６の同じ参照番号は、同様の構成要素を示す。
図１、図２、図１４及び図１６を参照すると、本発明の実施形態による半導体装置１８３、１８６、１８９のそれぞれは図１のセルアレイ領域Ｃ及び周辺回路領域Ｐを有する半導体基板５を含む。半導体基板５は導電性を有する。セルアレイ領域Ｃは周辺回路領域Ｐで囲まれている。周辺回路領域Ｐはセルアレイ領域Ｃと異なる導電性を有することができる。周辺回路領域Ｐはセルアレイ領域Ｃと同一の導電性を有することもできる。半導体装置１８３、１８６、１８９は揮発性又は不揮発性メモリ素子とすることができる。セルアレイ領域Ｃは半導体基板５上に位置することのできる行（Ｒｏｗ）及び列（Ｃｏｌｕｍｎ）に従って同一形状のセルゲートパターンを有することができる。周辺回路領域Ｐは半導体回路設計に対応するように半導体基板５の一部分において規則的、又はその半導体基板５の全体にかけて不規則的に位置する周辺ゲートパターンを有することができる。
本発明を簡単に説明するために、セルアレイ領域Ｃに配置された第１及び第２セルゲートパターン７３、７４、そして周辺回路領域Ｐに配置された選択された一つの周辺ゲートパターン７６だけを図１のように示すものとする。本発明の実施形態によれば、第１及び第２セルゲートパターン７３、７４はセルアレイ領域Ｃの中心からその領域の外部に向かって順に配列することができる。第１及び第２セルゲートパターン７３、７４のそれぞれは順に積層されたセルゲート５３及びセルキャッピングパターン６３を図２、図１４及び図１６のように有することができる。ここで、セルゲート５３は順に積層されたセル下部ゲート３４及びセル上部ゲート４４を有することができる。周辺ゲートパターン７６は順に積層された周辺ゲート５６及び周辺キャッピングパターン６８を図２、図１４及び図１６のように有することができる。ここで、周辺ゲート５６は周辺下部ゲート３８及び周辺上部ゲート４８を有することができる。周辺キャッピングパターン６８はセルキャッピングパターン６３と同一絶縁物質とすることができる。周辺上部ゲート４８はセル上部ゲート４４と同一導電物質とすることができる。周辺下部ゲート３８はセル下部ゲート３４と同一導電物質とすることができる。
本発明の実施形態によって、セルアレイ領域Ｃと周辺回路領域Ｐとの間に限定パターン８９が図１のように配置される。限定パターン８９はセルアレイ領域Ｃを囲むように配置される。本発明の選択された実施形態によって、限定パターン８９は図２のようにセルスペーサパターン８８とすることができる。セルスペーサパターン８８はセルキャッピングパターン６３と同一物質とすることができる。セルスペーサパターン８８の上面は第１及び第２セルゲートパターン７３、７４、そして周辺ゲートパターン７６の上面よりも低いレベルに位置することができる。本発明の他の実施形態によって、限定パターン８９はセルアレイ領域Ｃ及び周辺回路領域Ｐ間に位置する図１４のダミーゲートパターン７９とすることができる。ダミーゲートパターン７９は順に積層されたダミー下部ゲート３９、ダミー上部ゲート４９及びダミーキャッピングパターン６９を図１２のように有することができる。ダミーゲートパターン７９の上面は第１及び第２セルゲートパターン７３、７４、そして周辺ゲートパターン７６の上面と実質的に同一レベルとすることができる。本発明の更に他の実施形態によって、限定パターン８９はセルアレイ領域Ｃ及び周辺回路領域Ｐ間に図１６のように配置されないこともある。
また図１、図２、図１４及び図１６を参照すると、本発明の実施形態によってセルアレイ領域Ｃに埋め込み絶縁パターン１０８が図２、図１４及び図１６のように配置される。埋め込み絶縁パターン１０８は半導体熱処理工程により形状が容易に変形し安定状態となるシリコンオキサイド膜とすることができる。埋め込み絶縁パターン１０８は半導体熱処理工程により形状が容易に変形し安定状態となれるようにシリコンオキサイドの格子内の金属及び／又は非金属原子を介在した絶縁膜とすることができる。本発明の選択された実施形態によって、埋め込み絶縁パターン１０８のうちの一部は第１セルゲートパターン７３の周辺、第１及び第２セルゲートパターン７３、７４間に図２のように配置される。埋め込み絶縁パターン１０８中の残りは第２セルゲートパターン７４及びセルスペーサパターン８８間に配置される。埋め込み絶縁パターン１０８中の残りはセルアレイ領域Ｃに向けるようにセルスペーサパターン８８に沿って配置される。埋め込み絶縁パターン１０８中の残りの上面はセルスペーサパターン８８の上面よりも高いレベルに配置される。なお、図２、図１４及び図１６で表示されていない部分の埋め込み絶縁パターン１０８については、後述する半導体装置の形成方法で説明する。
本発明の他の実施形態によって、埋め込み絶縁パターン１０８中の一部は第１セルゲートパターン７３の周辺、第１及び第２セルゲートパターン７３、７４間に図１４のように配置される。埋め込み絶縁パターン１０８中の残りは第２セルゲートパターン７４及びダミーゲートパターン７９間に配置される。埋め込み絶縁パターン１０８中の残りはセルアレイ領域Ｃに向けるようにダミーゲートパターン７９に沿って配置される。埋め込み絶縁パターン１０８中の残りの上面はダミーゲートパターン７９の上面と実質的に同一レベルに配置される。本発明の更に他の実施形態によって、埋め込み絶縁パターン１０８は第１セルゲートパターン７３の周辺、第１及び第２セルゲートパターン７３、７４間に図１６のように配置される。
本発明の実施形態によれば、周辺回路領域Ｐに平坦化絶縁パターン１６８が図２、図１４及び図１６のように配置される。平坦化絶縁パターン１６８はシリコンオキサイド膜や、シリコンオキサイドの格子内の金属及び／又は非金属原子を介在した絶縁膜とすることができる。本発明の選択された実施形態によって、平坦化絶縁パターン１６８は周辺ゲートパターン７６の周辺、周辺ゲートパターン７６及びセルスペーサパターン８８間に図２のように配置される。セルスペーサパターン８８及び周辺ゲートパターン７６間の平坦化絶縁パターン１６８は周辺回路領域Ｐに向けるようにセルスペーサパターン８８に沿って配置される。セルスペーサパターン８８及び周辺ゲートパターン７６間の平坦化絶縁パターン１６８の上面はセルスペーサパターン８８の上面よりも高いレベルに配置される。
本発明の他の実施形態によって、平坦化絶縁パターン１６８は周辺ゲートパターン７６の周辺、周辺ゲートパターン７６及びダミーゲートパターン７９間に図１４のように配置される。周辺ゲートパターン７６及びダミーゲートパターン７９間の平坦化絶縁パターン１６８は周辺回路領域Ｐに向けるようにダミーゲートパターン７９に沿って配置される。ダミーゲートパターン７９及び周辺ゲートパターン７６間の平坦化絶縁パターン１６８の上面はダミーゲートパターン７９の上面と実質的に同一レベルに配置することもできる。本発明の更に他の実施形態によって、平坦化絶縁パターン１６８は周辺ゲートパターン７６の周辺、周辺ゲートパターン７６及び第２セルゲートパターン７４間に図１６のように配置される。周辺ゲートパターン７６及び第２セルゲートパターン７４間の平坦化絶縁パターン１６８はセルアレイ領域Ｃを囲むように配置される。周辺ゲートパターン７６及び第２セルゲートパターン７４間の平坦化絶縁パターン１６８の上面は第１及び第２セルゲートパターン７３、７４、そして周辺ゲートパターン７６の上面と実質的に同一レベルに配置される。
本発明の実施形態によって、セルアレイ領域Ｃ及び周辺回路領域Ｐに素子分離膜１０が図２、図１４及び図１６のように配置される。素子分離膜１０は少なくとも一つの絶縁膜とすることができる。素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８を画定することができる。本発明の選択された実施形態によって、セル活性領域１４上に第１セルゲートパターン７３、素子分離膜１０上に第２セルゲート７４及びセルスペーサパターン８８、そして周辺活性領域１８上に周辺ゲートパターン７６が図２のように配置される。本発明の選択された実施形態の変形として、素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８、そしてセルアレイ領域Ｃ及び周辺回路領域Ｐ間にダミー活性領域１６を画定することもできる。ダミー活性領域１６はセルアレイ領域Ｃを画定するようにセルスペーサパターン８８下に図１のように配置される。
本発明の実施形態によって第１セルゲートパターン７３及びダミー活性領域１６間の距離は第１セルゲートパターン７３の長軸に沿って所定距離Ｌ１を図１のように有することができる。そして、第２セルゲートパターン７４及びダミー活性領域１６間の距離は第２セルゲートパターン７４の長軸に沿って第１セルゲートパターン７３と同様に所定距離Ｌ１（図示せず）を有することができる。第２セルゲートパターン７４及び限定パターン８９間、そして限定パターン８９及び周辺ゲートパターン７６間の距離は第２セルゲートパターン７４の短軸に沿って図１のように所定長さＬ２及びＬ３を有するようにそれぞれ形成する。第１セルゲートパターン７３及び限定パターン８９間の距離は第１セルゲートパターン７３の長軸に沿って所定距離Ｌ４を図１のように有することができる。そして、第２セルゲートパターン７４及び限定パターン８９間の距離は第２セルゲートパターン７４の長軸に沿って所定距離Ｌ４を図１のように有することができる。限定パターン８９は本発明の選択された実施形態によってセルスペーサパターン８８又は本発明の他の実施形態によってダミーゲートパターン７９とすることができる。
本発明の他の実施形態によって、セル活性領域１４上に第１セルゲートパターン７３、素子分離膜１０上に第２セルゲート７４及びダミーゲートパターン７９、そして周辺活性領域１８上に周辺ゲートパターン７６が図１４のように配置される。本発明の他の実施形態の変形として、素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８、そしてセルアレイ領域Ｃ及び周辺回路領域Ｐ間にダミー活性領域１６を画定することもできる。ダミー活性領域１６はセルアレイ領域Ｃを画定するようにダミーゲートパターン７９下に図１のように配置される。本発明の更に他の実施形態によって、セル活性領域１４上に第１セルゲートパターン７３、素子分離膜１０上に第２セルゲート７４、そして周辺活性領域１８上に周辺ゲートパターン７６が図１６のように配置される。本発明の更に他の実施形態の変形として、素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８、そしてセルアレイ領域Ｃ及び周辺回路領域Ｐ間にダミー活性領域１６を画定することもできる。ダミー活性領域１６はセルアレイ領域Ｃを画定するように図１のように配置される。
また図１、図２、図１４及び図１６を参照すると、本発明の実施形態によってセルアレイ領域Ｃ及び周辺回路領域Ｐにセルスペーサ８４及び周辺スペーサパターン１４８が配置される。周辺スペーサパターン１４８はセルスペーサ８４と同一物質とすることができる。本発明の選択された実施形態によって、セルスペーサ８４は第１及び第２セルゲートパターン７３、７４の側壁に図２のように配置される。周辺スペーサパターン１４８中の一つはセルアレイ領域Ｃで埋め込み絶縁パターン１０８及び平坦化絶縁パターン１６８間に位置するようにセルスペーサパターン８８上に配置される。周辺スペーサパターン１４８中の残りは周辺ゲートパターン７６の側壁に配置される。
本発明の他の実施形態によって、セルスペーサ８４は第１及び第２セルゲートパターン７３、７４の側壁、そしてダミーゲートパターン７９の一側壁に図１４のように配置される。周辺スペーサパターン１４８中の一つはダミーゲートパターン７９の他の側壁に配置される。周辺スペーサパターン１４８中の残りは周辺ゲートパターン７６の側壁に配置される。本発明の更に他の実施形態によって、セルスペーサ８４は第１セルゲートパターン７３の両側壁及び第２セルゲートパターン７４の一側壁に図１６のように配置される。そして、周辺スペーサパターン１４８中の一つは第２セルゲートパターン７４の他の側壁に配置される。周辺スペーサパターン１４８中の残りは周辺ゲートパターン７６の側壁に配置される。
本発明の実施形態によって、セルアレイ領域Ｃにセルエッチングバッファパターン９８及び周辺回路領域Ｐに周辺エッチングバッファパターン１５８が図２、図１４及び図１６のように配置される。セルエッチングバッファパターン９８及び周辺エッチングバッファパターン１５８はセルスペーサ８４と同一物質とすることができる。本発明の選択された実施形態によって、セルエッチングバッファパターン９８はセルスペーサ８４上に位置し、そして第２セルゲートパターン７４及びセルスペーサパターン８８間に位置するように図２のように配置される。第２セルゲートパターン７４及びセルスペーサパターン８８間のセルエッチングバッファパターン９８は埋め込み絶縁パターン１０８及び周辺スペーサパターン１４８下に配置される。周辺回路領域Ｐにおいて、周辺エッチングバッファパターン１５８は周辺ゲートパターン７６の一側壁及びセルスペーサパターン８８間、そして周辺ゲートパターン７６の他の側壁及び平坦化絶縁パターン１６８間に配置される。周辺ゲートパターン７６の一側壁及びセルスペーサパターン８８間の周辺エッチングバッファパターン１５８は埋め込み絶縁パターン１０８及び平坦化絶縁パターン１６８間の周辺スペーサパターン１４８と接触して平坦化絶縁パターン１６８下に位置するように配置される。
本発明の他の実施形態によって、セルエッチングバッファパターン９８はセルスペーサ８４上に位置し、そして第２セルゲートパターン７４及びダミーゲートパターン７９間に位置するように図１４のように配置される。第２セルゲートパターン７４及びダミーゲートパターン７９間のセルエッチングバッファパターン９８は埋め込み絶縁パターン１０８下に位置するように配置される。周辺回路領域Ｐにおいて、周辺エッチングバッファパターン１５８は周辺ゲートパターン７６の一側壁及びダミーゲートパターン７９間、そして周辺ゲートパターン７６の他の側壁及び平坦化絶縁パターン１６８間に配置される。周辺ゲートパターン７６の一側壁及びダミーゲートパターン７９間の周辺エッチングバッファパターン１５８は平坦化絶縁パターン１６８下に位置するように配置される。
本発明の更に他の実施形態によって、セルエッチングバッファパターン９８は第１セルゲートパターン７３のセルスペーサ８４及び第２セルゲートパターン７４の一側壁のセルスペーサ８４上に図１６のように配置される。周辺回路領域において、周辺エッチングバッファパターン１５８は第２セルゲートパターン７４の他の側壁及び周辺ゲートパターン７６の一側壁間、周辺ゲートパターン７６の他の側壁の周辺スペーサパターン１４８及び平坦化絶縁パターン１６８間に配置される。第２セルゲートパターン７４の他の側壁及び周辺ゲートパターン７６の一側壁間の周辺エッチングバッファパターン１５８は平坦化絶縁パターン１６８下に位置するように配置される。
更に、図１、図２、図１４及び図１６を参照すると、本発明の実施形態によってセルアレイ領域Ｃ及び周辺回路領域Ｐにゲート絶縁膜２５が図２、図１４及び図１６のように配置される。ゲート絶縁膜２５は第１及び第２セルゲートパターン７３、７４、そして周辺ゲートパターン７６下に位置するように配置される。周辺ゲートパターン７６と重なるように半導体基板５に不純物拡散領域１３９が配置される。不純物拡散領域１３９のそれぞれは低濃度不純物拡散領域１３３及び高濃度不純物拡散領域１３６を図２のように有することができる。不純物拡散領域１３９はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有することができる。不純物拡散領域１３９は半導体基板５と同一導電性を有するか、もしくは半導体基板５と異なる導電性を有することができる。
本発明の実施形態によって、第１及び第２セルゲートパターン７３、７４の周辺にセルゲート電気ノード１１８、そして周辺ゲートパターン７６の周辺に周辺ゲート電気ノード１７８が図２、図１４及び図１６のように配置される。セルゲート電気ノード１１８はセルアレイ領域Ｃにおいて埋め込み絶縁パターン１０８、セルエッチングバッファパターン９８及びゲート絶縁膜２５に配置される。周辺ゲート電気ノード１７８は周辺回路領域Ｐにおいて平坦化絶縁パターン１６８、周辺エッチングバッファパターン１５８及びゲート絶縁膜２５に配置される。セルゲート電気ノード１１８及び周辺ゲート電気ノード１７８は導電物質とすることができる。セルゲート電気ノード１１８はセル活性領域１４と接触するように配置される。周辺ゲート電気ノード１７８は周辺活性領域１８の不純物拡散領域１３９と接触するように配置される。
次に、本発明による半導体装置の形成方法を説明する。
図３乃至図６は、それぞれが図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置の形成方法を説明する断面図である。
図１、図３及び図４を参照すると、本発明の実施形態によって図１のセルアレイ領域Ｃ及び周辺回路領域Ｐを有する半導体基板５を図３のように準備する。半導体基板５は導電性を有する。半導体基板５に素子分離膜１０を図３のように形成する。素子分離膜１０はセルアレイ領域Ｃ及び周辺回路領域Ｐにかけて形成される。ここで、素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８を画定するように形成される。本発明の実施形態の変形として、素子分離膜１０はセルアレイ領域Ｃのセル活性領域１４、周辺回路領域Ｐの周辺活性領域１８及び図１のダミー活性領域１６を画定するように形成される。素子分離膜１０は少なくとも一つの絶縁膜を用いて形成される。
本発明の実施形態によって、セルアレイ領域Ｃ及び周辺回路領域Ｐにゲート絶縁膜２５を形成する。ゲート絶縁膜２５はシリコンオキサイドとすることができる。ゲート絶縁膜２５はシリコンオキサイドの格子内の金属及び／又は非金属原子を介在させた絶縁物質とすることができる。ここで、ゲート絶縁膜２５はセル活性領域１４及び周辺活性領域１８上に形成される。セルアレイ領域Ｃ及び周辺回路領域Ｐに下部導電膜３２、上部導電膜４２及びキャッピング膜６２を図４のように順に形成する。下部導電膜３２は素子分離膜１０、セル活性領域１４、周辺活性領域１８を覆うように形成される。下部導電膜３２はドーピングされたポリシリコン膜とすることができる。上部導電膜４２は金属シリサイド膜や少なくとも一つの金属膜とすることができる。キャッピング膜６２はシリコンオキサイド及び／又はナイトライドを有する絶縁膜とすることができる。
本発明の実施形態の変形として、ゲート絶縁膜２５はセル活性領域１４、ダミー活性領域１６及び周辺活性領域１８上に形成することもできる。そして、下部導電膜３２、上部導電膜４２及びキャッピング膜６２はセル活性領域１４、ダミー活性領域１６及び周辺活性領域１８上に順に形成することもできる。
図１及び図５を参照すると、本発明の実施形態によって図４のキャッピング膜６２上にフォトレジストパターンを形成する。フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成される。フォトレジストパターン中の一部はセルアレイ領域Ｃに位置してセル活性領域１４によって同一形状を有するように形成される。フォトレジストパターン中の残りは周辺回路領域Ｐに位置してセルアレイ領域Ｃを囲むように形成される。フォトレジストパターンをエッチングマスクとして用いてキャッピング膜６２、上部導電膜４２及び下部導電膜３２を順にエッチングしてセルアレイ領域Ｃに図１及び図５の第１及び第２セルゲートパターン７３、７４、そして周辺回路領域Ｐに図５の周辺予備ゲートパターン６７を形成する。
第１及び第２セルゲートパターン７３、７４のそれぞれは順に積層されたセルゲート５３及びセルキャッピングパターン６３を有するように図５のように形成される。セルゲート５３は順に積層されたセル下部ゲート３４及びセル上部ゲート４４を有するように形成される。第１セルゲートパターン７３はセル活性領域１４に位置するように形成される。第２セルゲートパターン７４は素子分離膜１０上に位置するように形成される。周辺予備ゲートパターン６７は順に積層された周辺下部導電膜３６、周辺上部導電膜４６及び周辺キャッピング膜６６を有するように図５のように形成される。周辺予備ゲートパターン６７は第２セルゲートパターン７４に隣り合うように周辺活性領域１８から延長されて素子分離膜１０上に形成される。
本発明の実施形態によって、第１及び第２セルゲートパターン７３、７４が形成された後に、半導体基板５からフォトレジストパターンを除去する。次いで、第１及び第２セルゲートパターン７３、７４、及び周辺予備ゲートパターン６７の側壁にセルスペーサ８４を図５のようにそれぞれ形成する。セルスペーサ８４は図４のキャッピング膜６２と同一物質を用いて形成される。第１及び第２セルゲートパターン７３、７４、及び周辺予備ゲートパターン６７をコンフォーマルに覆うように素子分離膜１０、ゲート絶縁膜２５及びセルスペーサ８４上にセルエッチングバッファ膜９４を図５のように形成する。セルエッチングバッファ膜９４はセルスペーサ８４と同一物質を用いて形成される。そして、第１及び第２セルゲートパターン７３、７４、及び周辺予備ゲートパターン６７間を埋め込んでセルスペーサ８４を覆うようにセルエッチングバッファ膜９４上に埋め込み絶縁膜１０４を図５のように形成する。埋め込み絶縁膜１０４は、半導体熱処理工程により形状が容易に変形し安定状態となるシリコンオキサイド膜とすることができる。埋め込み絶縁膜１０４は半導体熱処理工程で形状が容易に変形し安定状態になれるようにシリコンオキサイドの格子内の金属及び／又は非金属原子を介在させた絶縁膜とすることができる。
図１及び図６を参照すると、本発明の実施形態によって図５の埋め込み絶縁膜１０４上に平坦化工程を遂行する。平坦化工程は第１及び第２セルゲートパターン７３、７４、及び周辺予備ゲートパターン６７を露出させるまで遂行してセルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８を図６のように形成する。セルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８は、第１セルゲートパターン７３の周辺、第１及び第２セルゲートパターン７３、７４、及び周辺予備ゲートパターン６７間に形成される。平坦化工程は化学機械的研磨又はエッチングバック（Ｅｔｃｈｉｎｇ Ｂａｃｋ）の技術を用いて遂行することができる。次いで、第１及び第２セルゲートパターン７３、７４間にセル埋め込みホール１１４を図１及び図６のように形成する。セル埋め込みホール１１４は埋め込み絶縁パターン１０８、セルエッチングバッファパターン９８及びゲート絶縁膜２５に位置してセル活性領域１４を露出するように形成される。
本発明の実施形態によって、セル埋め込みホール１１４をそれぞれ埋め込むセルゲート電気ノード１１８を図６のように形成する。セルゲート電気ノード１１８は導電物質とすることができる。第１及び第２セルゲートパターン７３、７４、周辺予備ゲートパターン６７を覆うように、そして、セルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８、及びセルゲート電気ノード１１８上に、下部マスク膜１２４、中部マスク膜１３４及び上部マスク膜１４４を図６のように順に形成する。更に詳しく説明すると、下部マスク膜１２４はセルエッチングバッファパターン９８と異なるエッチング率を有する絶縁膜とすることができる。下部マスク膜１２４は埋め込み絶縁パターン１０８と同一エッチング率を有する絶縁膜とすることができる。中部マスク膜１３４は下部マスク膜１２４と異なるエッチング率を有する絶縁膜とすることができる。中部マスク膜１３４は炭素膜（Ｃａｒｂｏｎ Ｌａｙｅｒ）とすることができる。上部マスク膜１４４は中部マスク膜１３４と異なるエッチング率を有する絶縁膜とすることができる。上部マスク膜１４４はシリコンオキシナイトライド（ＳｉＯＮ）膜とすることができる。
図７、９、１１及び１３は、それぞれが図１の切断線Ｉ−Ｉ’による本発明の選択された実施形態による半導体装置の形成方法を説明する断面図である。図８、１０、１２及び１４は、それぞれが図１の切断線Ｉ−Ｉ’による本発明の他の実施形態による半導体装置の形成方法を説明する断面図である。そして、図７乃至図１４の同一部材には同一参照番号を用いる。
図１及び図７を参照すると、本発明の選択された実施形態によって図６の上部マスク膜１４４上にフォトレジストパターンを形成する。フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成される。フォトレジストパターン中の一つは、セルアレイ領域Ｃを覆いながら第２セルゲートパターン７４と周辺予備ゲートパターン６７との間に端が位置するように形成される。フォトレジストパターン中の他の一つは、周辺回路領域Ｐに位置して周辺活性領域１８と重なるように形成される。フォトレジストパターンをエッチングマスクとして用いて上部及び中部マスク膜１４４、１３４を順にエッチングして上部マスクパターン（図示せず）及び図７の中部マスクパターン１３８を形成する。フォトレジストパターンは中部マスクパターン１３８を形成する間に上部マスクパターンから除去される。そして、上部マスクパターン及び中部マスクパターン１３８をエッチングマスクとして用いて下部マスク膜１２４をエッチングして下部マスクパターン１２８を図７のように形成する。
上部マスクパターン、中部マスクパターン１３８及び下部マスクパターン１２８は、第２セルゲートパターン７４及び周辺予備ゲートパターン６７間の埋め込み絶縁パターン１０８、セルエッチングバッファパターン９８及びセルスペーサ８４を露出させ、そして周辺予備ゲートパターン６７を露出させるように形成する。下部マスク膜１２４が埋め込み絶縁パターン１０８と同一エッチング率を有する場合に、第２セルゲートパターン７４及び周辺予備ゲートパターン６７間の埋め込み絶縁パターン１０８は下部マスクパターン１２８が形成される間に、図７のように部分的に除去される。次いで、本発明の選択された実施形態によって、上部マスクパターン、中部マスクパターン１３８及び下部マスクパターン１２８をエッチングマスクとして用いて周辺キャッピング膜６６を図７のように部分的にエッチングする。この際に、周辺キャッピング膜６６がそのキャッピング膜６６の上面から所定深さＤ１ほど除去される間に、セルエッチングバッファパターン９８及びセルスペーサ８４は部分的に除去される。更に、上部マスク膜１４４は図６に示す所定厚さＴ１ほどエッチングされて半導体基板５から図７のように除去される。
図１及び図８を参照すると、本発明の他の実施形態によって図６の上部マスク膜１４４上にフォトレジストパターンを形成する。フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成される。フォトレジストパターン中の一つはセルアレイ領域Ｃから延長して周辺予備ゲートパターン６７と部分的に重なるように形成される。そして、フォトレジストパターン中の他の一つは周辺回路領域Ｐに位置して周辺活性領域１８と重なるように形成される。フォトレジストパターンをエッチングマスクとして用いて上部及び中部マスク膜１４４、１３４を順にエッチングして上部マスクパターン（図示せず）及び図８の中部マスクパターン１３８を形成する。フォトレジストパターンは中部マスクパターン１３８を形成する間に上部マスクパターンから除去される。そして、上部マスクパターン及び中部マスクパターン１３８をエッチングマスクとして用いて下部マスク膜１２４をエッチングして下部マスクパターン１２８を図８のように形成する。
上部マスクパターン、中部マスクパターン１３８及び下部マスクパターン１２８は周辺予備ゲートパターン６７を露出させるように形成する。次いで、本発明の他の実施形態によって、上部マスクパターン、中部マスクパターン１３８及び下部マスクパターン１２８をエッチングマスクとして用いて周辺キャッピング膜６６を図８のように部分的にエッチングする。この際に、周辺キャッピング膜６６がそのキャッピング膜６６の上面から所定深さＤ２ほど除去される間に、上部マスク膜１４４は図６に示す所定厚さＴ１ほどエッチングされて半導体基板５から図８のように除去される。
図１及び図９を参照すると、本発明の選択された実施形態によって図７の中部及び下部マスクパターン１３８、１２８をエッチングマスクとして用いて周辺キャッピング膜６６及び周辺上部導電膜４６を継続的にエッチングして周辺回路領域Ｐに周辺キャッピングパターン６８及び周辺上部ゲート４８を図９のように形成する。更に、セルアレイ領域Ｃ及び周辺回路領域Ｐ間で中部及び下部マスクパターン１３８、１２８をエッチングマスクとして用いてセルスペーサ８４、セルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８を部分的にエッチングして図１の限定パターン８９を形成する。この際に、セルスペーサ８４及びセルエッチングバッファパターン９８は周辺キャッピング膜６８及び周辺上部導電膜４６がエッチングされる間に図９のように部分的に除去される。埋め込み絶縁パターン１０８はセルエッチングバッファパターン９８、セルスペーサ８４、周辺キャッピング膜６６及び周辺上部導電膜４６が除去される間に図９のように部分的に除去される。そして、中部マスク膜１３８は、周辺上部導電膜４６、周辺キャッピング膜６６、セルスペーサ８４、セルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８がエッチングされる間に下部マスクパターン１２８から図９のように除去される。
一方、限定パターン８９はセルアレイ領域Ｃの中部及び下部マスクパターン１３８、１２８に自己整列して形成される。限定パターン８９は本発明の選択された実施形態を説明する間、セルスペーサパターン８８と称する。セルスペーサパターン８８は第２セルゲートパターン７４及び周辺ゲートパターン７６間の素子分離膜１０上に位置するように形成される。本発明の選択された実施形態の変形として、セルスペーサパターン８８は図１のダミー活性領域１６上に形成される。セルスペーサパターン８８はセルアレイ領域Ｃを囲むように形成される。そして、埋め込み絶縁パターン１０８はセルアレイ領域Ｃ内に位置して限定パターン８９及びセルエッチングバッファパターン９８を露出させるように形成される。
図１及び図１０を参照すると、本発明の他の実施形態によって図８の中部及び下部マスクパターン１３８、１２８をエッチングマスクとして用いて周辺キャッピング膜６６及び周辺上部導電膜４６を継続的にエッチングしてセルアレイ領域Ｃ及び周辺回路領域Ｐ間にダミーキャッピングパターン６９及びダミー上部ゲート４９、周辺回路領域Ｐに周辺キャッピングパターン６８及び周辺上部ゲート４８を図１０のように形成する。この際に、中部マスク膜１３８は周辺キャッピング膜６６及び周辺上部導電膜４６が順にエッチングされる間に下部マスクパターン１２８から図１０のように除去される。
図１及び図１１を参照すると、本発明の選択された実施形態によって図９の周辺上部ゲート４８、周辺キャッピングパターン６８、スペーサパターン８８、セルエッチングバッファパターン９８、埋め込み絶縁パターン１０８及び下部マスクパターン１２８をエッチングバッファ膜として用いて周辺下部導電膜３６をエッチングして周辺下部ゲート３８を図１１のように形成する。これにより、周辺下部ゲート３８、周辺上部ゲート４８及び周辺キャッピングパターン６８は周辺回路領域Ｐに形成される。周辺下部ゲート３８及び周辺上部ゲート４８は周辺ゲート５６を構成することができる。周辺ゲート５６及び周辺キャッピングパターン６８は周辺ゲートパターン７６を図１又は図１１のように構成することができる。周辺ゲートパターン７６は周辺回路領域Ｐの素子分離膜１０及びゲート絶縁膜２５を露出させるように形成する。
本発明の選択された実施形態によってセルアレイ領域Ｃのセルスペーサパターン８８、セルエッチングバッファパターン９８、埋め込み絶縁パターン１０８及び下部マスクパターン１２８、そして、周辺回路領域Ｐの素子分離膜１０、周辺ゲートパターン７６及び下部マスクパターン１２８をマスクとして用いて周辺活性領域１８に低濃度不純物拡散領域１３３を図１１のように形成する。低濃度不純物拡散領域１３３は周辺ゲートパターン７６と重なるように形成される。低濃度不純物拡散領域１３３は半導体基板５と同一導電性を有することができる。低濃度不純物拡散領域１３３は半導体基板５と異なる導電性を有することもできる。次いで、セルアレイ領域Ｃの下部マスクパターン１２８、埋め込み絶縁パターン１０８及びセルスペーサパターン８８の側壁、周辺回路領域Ｐの下部マスクパターン１２８及び周辺ゲートパターン７６の側壁に周辺スペーサ１４４ａを図１１のように形成する。周辺スペーサ１４４ａはセルスペーサパターン８８と同一物質を用いて形成される。セルアレイ領域Ｃの周辺スペーサ１４４ａはセルエッチングバッファパターン９８及びセルスペーサパターン８８上に位置するように形成される。
また、図１及び図１１を参照すると、本発明の選択された実施形態によってセルアレイ領域Ｃのセルスペーサパターン８８、下部マスクパターン１２８及び周辺スペーサ１４４ａ、そして周辺回路領域Ｐの素子分離膜１０、下部マスクパターン１２８及び周辺スペーサ１４４ａをマスクとして用いて周辺活性領域１８に高濃度不純物拡散領域１３６を図１１のように形成する。高濃度不純物拡散領域１３６は低濃度不純物拡散領域１３３とそれぞれ重なるように形成される。高濃度不純物拡散領域１３６は低濃度不純物拡散領域１３３と同一導電性を有するように形成される。高濃度不純物拡散領域１３６は低濃度不純物拡散領域１３３と共に、不純物拡散領域１３９を図１１のように構成することができる。不純物拡散領域１３９は周辺ゲートパターン７６下で有効チャンネル距離Ｌ５を形成する。セルアレイ領域Ｃの下部マスクパターン１２８、周辺スペーサ１４４ａ及びセルスペーサパターン８８、そして周辺回路領域Ｐの下部マスクパターン１２８及び周辺スペーサ１４４ａをコンフォーマルに覆うように素子分離膜１０及びゲート絶縁膜２５上に周辺エッチングバッファ膜１５４を図１１のように形成する。周辺エッチングバッファ膜１５４は周辺スペーサ１４４ａと同一物質を用いて形成される。
本発明の選択された実施形態によってセルアレイ領域Ｃの第２セルゲートパターン７４及び周辺回路領域Ｐの周辺ゲートパターン７６間を埋め込んで周辺エッチングバッファ膜１５４を覆う平坦化絶縁膜１６４を図１１のように形成する。平坦化絶縁膜１６４はシリコンオキサイド膜やシリコンオキサイド格子内の金属及び／又は非金属原子を介在した絶縁膜とすることができる。平坦化絶縁膜１６４は埋め込み絶縁パターン１０８と異なる物質とすることができる。また、平坦化絶縁膜１６４は埋め込み絶縁パターン１０８と同一物質とすることもできる。平坦化絶縁膜１６４は半導体基板５の上部に蒸着させた後に半導体基板５の上部を平坦化させるために半導体熱処理工程を適用していない。よって、平坦化絶縁膜１６４は周辺ゲートパターン７６下の不純物拡散領域１３９に熱処理負担を与えない。これによって、平坦化絶縁膜１６４は本発明の選択された実施形態によって不純物拡散領域１３９の有効チャンネル距離Ｌ５に影響を与えない。
図１及び図１２を参照すると、本発明の他の実施形態によって図１０の周辺上部ゲート４８、ダミー上部ゲート４９、周辺キャッピングパターン６８、ダミーキャッピングパターン６９及びマスクパターン１２８をエッチングバッファ膜として用いて周辺下部導電膜３６をエッチングしてダミー上部ゲート４９下にダミー下部ゲート３９及び周辺上部ゲート４８下に周辺下部ゲート３８を図１２のように形成する。これにより、ダミー下部ゲート３９、ダミー上部ゲート４９及びダミーキャッピングパターン６９はセルアレイ領域Ｃと周辺回路領域Ｐとの間に形成される。ダミー下部ゲート３９及びダミー上部ゲート４９はダミーゲート５９を構成することができる。ダミーゲート５９及びダミーキャッピングパターン６９はダミーゲートパターン７９を図１２のように構成することができる。ダミーゲートパターン７９は図１の限定パターン８９とすることができる。よって、ダミーゲートパターン７９は第２セルゲートパターン７４と周辺ゲートパターン７６との間の素子分離膜１０上に形成される。本発明の他の実施形態の変形として、ダミーゲートパターン７９は図１のダミー活性領域１６上に形成される。そして、周辺下部ゲート３８、周辺上部ゲート４８及び周辺キャッピングパターン６８は周辺回路領域Ｐで形成される。周辺下部ゲート３８及び周辺上部ゲート４８は周辺ゲート５６を構成することができる。周辺ゲート５６及び周辺キャッピングパターン６８は周辺ゲートパターン７６を図１又は図１２のように構成することができる。周辺ゲートパターン７６及びダミーゲートパターン７９は素子分離膜１０及びゲート絶縁膜２５を露出させるように形成される。
本発明の他の実施形態によってセルアレイ領域Ｃのダミーゲートパターン７９及び下部マスクパターン１２８、そして周辺回路領域Ｐの素子分離膜１０、周辺ゲートパターン７６及び下部マスクパターン１２８をマスクとして用いて周辺活性領域１８に低濃度不純物拡散領域１３３を図１２のように形成する。低濃度不純物拡散領域１３３は周辺ゲートパターン７６と重なるように形成される。次いで、周辺ゲートパターン７６、ダミーゲートパターン７９及び下部マスクパターン１２８の側壁に周辺スペーサ１４４ａを図１２のように形成する。
また、図１及び図１２を参照すると、本発明の他の実施形態によって周辺ゲートパターン７６、ダミーゲートパターン７９、下部マスクパターン１２８及び周辺スペーサ１４４ａをマスクとして用いて周辺活性領域１８に高濃度不純物拡散領域１３６を図１２のように形成する。高濃度不純物拡散領域１３６は低濃度不純物拡散領域１３３とそれぞれ重なるように形成される。高濃度不純物拡散領域１３６は低濃度不純物拡散領域１３３と共に、不純物拡散領域１３９を図１２のように構成することができる。不純物拡散領域１３９は周辺ゲートパターン７６下で有効チャンネル距離Ｌ６を形成する。下部マスクパターン１２８及び周辺スペーサ１４４ａをコンフォーマルに覆うように素子分離膜１０及びゲート絶縁膜２５上に周辺エッチングバッファ膜１５４を図１２のように形成する。
本発明の他の実施形態によって周辺ゲートパターン７６及びダミーゲートパターン７９間を埋め込んで周辺エッチングバッファ膜１５４を覆う平坦化絶縁膜１６４を図１２のように形成する。平坦化絶縁膜１６４は半導体基板５の上部に蒸着させた後、半導体基板５の上部を平坦化させるために半導体熱処理工程を適用していない。よって、平坦化絶縁膜１６４は周辺ゲートパターン７６下の不純物拡散領域１３９に熱処理負担を与えない。これにより、平坦化絶縁膜１６４は本発明の他の実施形態によって不純物拡散領域１３９の有効チャンネル距離Ｌ６に影響を与えない。
図１及び図１３を参照すると、本発明の選択された実施形態によって図１１の平坦化絶縁膜１６４、周辺エッチングバッファ膜１５４及び下部マスクパターン１２８上に平坦化工程を順に遂行して周辺スペーサパターン１４８、周辺エッチングバッファパターン１５８及び平坦化絶縁パターン１６８を図１３のように形成する。この際に、平坦化工程はセルアレイ領域Ｃの第１セルゲートパターン７３、第２セルゲートパターン７４、セルスペーサ８４、セルエッチングバッファパターン９８及びセルゲート電気ノード１１８を露出させるように形成する。そして、平坦化工程は周辺回路領域Ｐの周辺ゲートパターン７６を露出させるように遂行することができる。これにより、第２セルゲートパターン７４とセルスペーサパターン８８との間、そしてセルスペーサパターン８８と周辺ゲートパターン７６との間の距離は図１及び図１３のように所定長さＬ２及びＬ３を有するようにそれぞれ形成される。
一方、平坦化絶縁パターン１６８は周辺ゲートパターン７６の周辺を囲むように形成される。そして、セルアレイ領域Ｃの周辺スペーサパターン１４８はセルスペーサパターン８８上に位置して埋め込み絶縁パターン１０８と平坦化絶縁パターン１６８との間に形成される。周辺エッチングバッファパターン１５８はセルスペーサパターン８８及び周辺ゲートパターン７６間で平坦化絶縁パターン１６８下に位置し、そして周辺ゲートパターン７６と平坦化絶縁パターン１６８との間に位置するように形成される。周辺回路領域Ｐの周辺スペーサパターン１４８は周辺ゲートパターン７６の側壁に位置するように周辺ゲートパターン７６と周辺エッチングバッファパターン１５８との間に形成される。
次に、本発明の選択された実施形態によって周辺ゲートパターン７６の周辺に周辺埋め込みホール１７４を図１及び図１３のように形成する。周辺埋め込みホール１７４は平坦化絶縁パターン１６８、周辺エッチングバッファパターン１５８及びゲート絶縁膜２５を通って不純物拡散領域１３９をそれぞれ露出させるように形成される。周辺埋め込みホール１７４に周辺ゲート電気ノード１７８を図１３のようにそれぞれ形成する。周辺ゲート電気ノード１７８は導電物質とすることができる。周辺ゲート電気ノード１７８が形成される間に、不純物拡散領域１３９は周辺ゲートパターン７６下で有効チャンネル距離Ｌ７を有することができる。この際に、周辺ゲート電気ノード１７８と接触する不純物拡散領域１３９の有効チャンネル距離Ｌ７は図１１の不純物拡散領域１３９の有効チャンネル距離Ｌ５と実質的に同一とすることができる。これにより、周辺回路領域Ｐに周辺ゲート電気ノード１７８、不純物拡散領域１３９及び周辺ゲートパターン７６、セルアレイ領域Ｃと周辺回路領域Ｐとの間にセルスペーサパターン８８、そしてセルアレイ領域Ｃにセルゲート電気ノード１１８、第１及び第２セルゲートパターン７３、７４を含むように本発明の選択された実施形態による半導体装置１８３を形成する。
図１及び図１４を参照すると、本発明の他の実施形態によって図１２の平坦化絶縁膜１６４、周辺エッチングバッファ膜１５４及び下部マスクパターン１２８上に平坦化工程を順に遂行して周辺スペーサパターン１４８、周辺エッチングバッファパターン１５８及び平坦化絶縁パターン１６８を図１４のように形成する。この際に、平坦化工程はセルアレイ領域Ｃの第１セルゲートパターン７３、第２セルゲートパターン７４、セルスペーサ８４、セルエッチングバッファパターン９８及びセルゲート電気ノード１１８を露出させるように形成する。また、平坦化工程はセルアレイ領域Ｃと周辺回路領域Ｐとの間のダミーゲートパターン７９、そして周辺回路領域Ｐの周辺ゲートパターン７６を露出させるように遂行することができる。これにより、第２セルゲートパターン７４とダミーゲートパターン７９との間、そしてダミーゲートパターン７９と周辺ゲートパターン７６との間の距離は図１及び図１４のように所定長さＬ２及びＬ３を有するようにそれぞれ形成される。
一方、平坦化絶縁パターン１６８は周辺ゲートパターン７６の周辺を囲むように形成される。周辺スペーサパターン１４８はダミーゲートパターン７９の選択された側壁及び周辺ゲートパターン７６の両側壁に形成される。そして、周辺エッチングバッファパターン１５８は平坦化絶縁パターン１６８の下にそれぞれ位置するように平坦化絶縁パターン１６８と周辺スペーサパターン１４８との間に位置するように形成される。
次に、本発明の他の実施形態によって周辺ゲートパターン７６の周辺に周辺埋め込みホール１７４を図１及び図１４のように形成する。周辺埋め込みホール１７４は平坦化絶縁パターン１６８、周辺エッチングバッファパターン１５８及びゲート絶縁膜２５を通って不純物拡散領域１３９をそれぞれ露出させるように形成される。周辺埋め込みホール１７４に周辺ゲート電気ノード１７８を図１４のようにそれぞれ形成する。周辺ゲート電気ノード１７８が形成される間に、不純物拡散領域１３９は周辺ゲートパターン７６下で有効チャンネル距離Ｌ８を有することができる。この際に、周辺ゲート電気ノード１７８と接触する不純物拡散領域１３９の有効チャンネル距離Ｌ８は図１２の不純物拡散領域１３９の有効チャンネル距離Ｌ６と実質的に同一とすることができる。これにより、周辺回路領域Ｐに周辺ゲート電気ノード１７８、不純物拡散領域１３９及び周辺ゲートパターン７６、セルアレイ領域Ｃと周辺回路領域Ｐとの間にダミーゲートパターン７９、そしてセルアレイ領域Ｃにセルゲート電気ノード１１８、第１及び第２セルゲートパターン７３、７４を含むように本発明の他の実施形態による半導体装置１８６を形成する。
図１５及び図１６は、それぞれが図１の切断線Ｉ−Ｉ’による本発明の更に他の実施形態による半導体装置の形成方法を説明する断面図である。本発明の更に他の実施形態は図１乃至図４を有しており、これをもとに半導体装置の形成方法を説明する。そして、本発明の更に他の実施形態は、図５乃至図１４と同一部材に対して同一参照符号を用いる。
図１及び図１５を参照すると、本発明の更に他の実施形態によって図４のキャッピング膜６２上にフォトレジストパターンを形成する。フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成される。フォトレジストパターン中の一つはセルアレイ領域Ｃに位置してセル活性領域１４と重なるように形成される。フォトレジストパターン中の残りは周辺回路領域Ｐに位置してセルアレイ領域Ｃを囲むように形成される。フォトレジストパターンをエッチングマスクとして用いてキャッピング膜６２、上部導電膜４２及び下部導電膜３２を順にエッチングしてセルアレイ領域Ｃに第１セルゲートパターン７３、そしてセルアレイ領域Ｃから延長されて周辺回路領域Ｐを覆うように第１セルゲートパターン７３に隣り合う周辺予備ゲートパターン６８を図１５のように形成する。
一方、第１セルゲートパターン７３は順に積層されたセルゲート５３及びセルキャッピングパターン６３を図１５のように形成する。これにより、セルゲート５３は順に積層されたセル下部ゲート３４及びセル上部ゲート４４を有するように形成される。周辺予備ゲートパターン６７は順に積層された周辺下部導電膜３６、周辺上部導電膜４６及び周辺キャッピング膜６６を有するように図１５のように形成される。周辺予備ゲートパターン６８は第１セルゲートパターン７３に隣り合うように周辺活性領域１８から延長して素子分離膜１０上に形成される。
本発明の更に他の実施形態によって、第１セルゲートパターン７３が形成された後に、半導体基板５からフォトレジストパターンを除去する。次いで、第１セルゲートパターン７３、そして周辺予備ゲートパターン６７の側壁にセルスペーサ８４を図１５のようにそれぞれ形成する。第１セルゲートパターン７３及び周辺予備ゲートパターン６７をコンフォーマルに覆うように素子分離膜１０、ゲート絶縁膜２５、及びセルスペーサ８４上にセルエッチングバッファ膜９４を図１５のように形成する。そして、第１セルゲートパターン７３及び周辺予備ゲートパターン６７間を埋め込んでセルスペーサ８４を覆うように埋め込み絶縁膜１０４を図１５のように形成する。
図１乃至図１６を参照すると、本発明の更に他の実施形態によって図６のようにセルアレイ領域Ｃにセルエッチングバッファパターン９８及び埋め込み絶縁パターン１０８を形成した後に、下部、中部及び上部マスク膜１２４、１３４、１４４を順に形成する。そして、上部マスク膜１４４上にフォトレジストパターンを形成する。フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成される。フォトレジストパターン中の一つはセルアレイ領域Ｃに位置して第１セルゲートパターン７３から延長されて周辺予備ゲートパターン６８と部分的に重なるように形成される。そして、フォトレジストパターン中の他の一つは周辺回路領域Ｐに位置して周辺活性領域１８と重なるように形成される。
フォトレジストパターンをエッチングマスクとして用いて図８のように上部及び中部マスク膜１４４、１３４をエッチングして上部マスクパターン（図示せず）及び中部マスクパターン１３８を形成する。この際に、フォトレジストパターンは中部マスクパターン１３８が形成される間に上部マスクパターンから除去される。次いで、上部及び中部マスクパターン１４８、１３８をエッチングマスクとして用いて図１０のように下部マスク膜１２４をエッチングして下部マスクパターン１２８を形成する。そして、上部、中部及び下部マスクパターン１４８、１３８、１２８をエッチングマスクとして用いて周辺キャッピング膜６６、周辺上部導電膜４６及び周辺下部導電膜３６を順にエッチングしてセルアレイ領域Ｃに第２セルゲートパターン７４及び周辺回路領域Ｐに周辺ゲートパターン７６を形成する。
第２セルゲートパターン７４及び周辺ゲートパターン７６が形成される間に、中部マスクパターン１３８は下部マスクパターン１２８から図１０のように除去される。そして、第２セルゲートパターン７４及び周辺ゲートパターン７６は図１２の第２セルゲートパターン７４及び周辺ゲートパターン７６と同一構成要素を有することができる。セルアレイ領域Ｃの下部マスクパターン１２８及び第２セルゲートパターン７４の側壁、そして周辺回路領域Ｐの下部マスクパターン１２８及び周辺ゲートパターン７６の側壁に周辺スペーサ１４４ａを図１２のように形成する。この際に、周辺スペーサ１４４ａの形成の前／後に、周辺ゲートパターン７６と重なる不純物拡散領域１３９を半導体基板５に図１２のように形成することができる。
また、図１乃至図１６を参照すると、本発明の更に他の実施形態によって第２セルゲートパターン７４及び周辺ゲートパターン７６間を埋め込むように素子分離膜１０、ゲート絶縁膜２５、下部マスクパターン１２８及び周辺スペーサ１４４ａ上に周辺エッチングバッファ膜１５４及び平坦化絶縁膜１６４を図１２のように順に形成する。第１及び第２セルゲートパターン７３、７４、そして周辺ゲートパターン７６を露出させるように平坦化絶縁膜１６４、周辺エッチングバッファ膜１５４及び下部マスクパターン１２８上に平坦化工程を順に遂行して周辺スペーサパターン１４８、周辺エッチングバッファパターン１５８及び平坦化絶縁パターン１６８を図１６のように形成する。周辺エッチングパターン１５８及び平坦化絶縁パターン１６８は第２セルゲートパターン７４と周辺ゲートパターン７６との間、そして周辺ゲートパターン７６の周辺に形成される。周辺スペーサパターン１４８は第２セルゲートパターン７４の選択された側壁及び周辺ゲートパターン７６の両側壁に形成される。
本発明の更に他の実施形態によって周辺ゲートパターン７６の周辺に、周辺埋め込みホール１７４を図１及び図１６のように形成する。周辺埋め込みホール１７４は平坦化絶縁パターン１６８、周辺エッチングバッファパターン１５８及びゲート絶縁膜２５を通って不純物拡散領域１３９をそれぞれ露出させるように形成される。周辺埋め込みホール１７４に周辺ゲート電気ノード１７８をそれぞれ形成する。周辺ゲート電気ノード１７８が形成される間に、不純物拡散領域１３９は周辺ゲートパターン７６下で有効チャンネル距離Ｌ９を有することができる。この際に、周辺ゲート電気ノード１７８と接触する不純物拡散領域１３９の有効チャンネル距離Ｌ９は図１３又は図１４の不純物拡散領域１３９の有効チャンネル距離Ｌ７又はＬ８と実質的に同一とすることができる。これにより、周辺回路領域Ｐに周辺ゲート電気ノード１７８、不純物拡散領域１３９及び周辺ゲートパターン７６、そしてセルアレイ領域Ｃにセルゲート電気ノード１１８、第１及び第２セルゲートパターン７３、７４を含むように本発明の更に他の実施形態による半導体装置１８９を形成することができる。
本発明の半導体装置は、セルアレイ領域と周辺回路領域とを有するすべての半導体メモリ及び非メモリ素子に適用できる構造及び製造方法として、高集積回路半導体素子、プロセッサ、ＭＥＭ’ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などの微細電子素子であって、この半導体素子を使用するコンピュータ、モバイル電子製品又はその他の多様な産業分野で広く用いられる。特に、本発明で開示された半導体素子の形成方法は安定した特性が要求されるメモリ素子、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＣＰＵとＤＳＰの組み合わせ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ロジック素子及びその素子を用いる電子製品などに最も有用となる。但し、上記記載の素子などは例示的なものに過ぎない。
本発明の実施形態による半導体装置の一例を示す配置図である。 図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置を示す断面図である。 図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の選択された実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の他の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の選択された実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の他の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の選択された実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の他の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の選択された実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の他の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の更に他の実施形態による半導体装置の形成方法を説明する断面図である。 図１の切断線Ｉ−Ｉ’による本発明の更に他の実施形態による半導体装置の形成方法を説明する断面図である。
符号の説明
Ｃ セルアレイ領域
Ｐ 周辺回路領域
５ 半導体基板
１０ 素子分離膜
１４ セル活性領域
１６ ダミー活性領域
１８ 周辺活性領域
２５ ゲート絶縁膜
３２ 下部導電膜
３４ セル下部ゲート
３８ 周辺下部ゲート
３９ ダミー下部ゲート
４２ 上部導電膜
４４ セル上部ゲート
４６ 周辺上部導電膜
４８ 周辺上部ゲート
４９ ダミー上部ゲート
５３ セルゲート
５６ 周辺ゲート
５９ ダミーゲート
６２ キャッピング膜
６３ セルキャッピングパターン
６６ 周辺キャッピング膜
６７ 周辺予備ゲートパターン
６８ 周辺キャッピングパターン
６９ ダミーキャッピングパターン
７３ 第１セルゲートパターン
７４ 第２セルゲートパターン
７６ 周辺ゲートパターン
７９ ダミーゲートパターン
８４ セルスペーサ
８８ セルスペーサパターン
８９ 限定パターン
９４ セルエッチングバッファ膜
９８ セルエッチングバッファパターン
１０４ 埋め込み絶縁膜
１０８ 埋め込み絶縁パターン
１１４ セル埋め込みホール
１１８ セルゲート電気ノード
１２４ 下部マスク膜
１２８ 下部マスクパターン
１３３ 低濃度不純物拡散領域
１３４ 中部マスク膜
１３６ 高濃度不純物拡散領域
１３８ 中部マスクパターン
１３９ 不純物拡散領域
１４４ 上部マスク膜
１４４ａ 周辺スペーサ
１４８ 周辺スペーサパターン
１５４ 周辺エッチングバッファ膜
１５８ 周辺エッチングバッファパターン
１６４ 平坦化絶縁膜
１６８ 平坦化絶縁パターン
１７４ 周辺埋め込みホール
１７８ 周辺ゲート電気ノード
１８３、１８６、１８９ 半導体装置

Claims (18)

  1. セルアレイ領域及び周辺回路領域を有する半導体基板と、
    前記セルアレイ領域に配置され、前記セルアレイ領域の中心からその領域の外部に向かって順に配列される第１及び第２セルゲートパターンと、
    前記周辺回路領域に配置される周辺ゲートパターンと、
    前記セルアレイ領域と周辺回路領域との間に配置されて前記セルアレイ領域を囲む限定パターンと、
    前記第１セルゲートパターンの周辺、前記第１セルゲートパターンと前記第２セルゲートパターンとの間、及び前記第２セルゲートパターンと前記限定パターンとの間に位置する埋め込み絶縁パターンと、
    前記限定パターンと前記周辺ゲートパターンとの間、及び前記周辺ゲートパターンの周辺に位置する平坦化絶縁パターンと、
    前記セルアレイ領域及び前記周辺回路領域に配置されて前記セルアレイ領域のセル活性領域及び前記周辺回路領域の周辺活性領域を画定する素子分離膜と、を備え、
    前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有し、前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ位置し、前記周辺ゲートパターンは前記周辺活性領域上に位置するように順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有し、
    前記第１及び第２セルゲートパターンの側壁にそれぞれ配置されるセルスペーサと、
    前記周辺ゲートパターンの側壁に配置される周辺スペーサパターンと、
    前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置して埋め込み絶縁パターン及び平坦化絶縁パターンと接触する他の周辺スペーサパターンを更に備え、
    前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間の前記素子分離膜上に位置するセルスペーサパターンであり、該セルスペーサパターンは前記他の周辺スペーサパターンの下に位置することを特徴とする半導体装置。
  2. セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、
    前記半導体基板上に第１及び第２セルゲートパターン、及び周辺予備ゲートパターンを形成し、前記第１及び第２セルゲートパターンは前記セルアレイ領域に形成され、前記周辺予備ゲートパターンは前記第２セルゲートパターンの隣に前記セルアレイ領域を囲むように前記周辺回路領域に形成される工程と、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、
    前記第１セルゲートパターンの周辺、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間に埋め込み絶縁パターンを形成する工程と、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、
    前記マスクパターンに整列するように前記セルアレイ領域と前記周辺回路領域との間に限定パターン、及び前記周辺回路領域に周辺ゲートパターンを形成し、前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置するように形成される工程と、
    前記周辺ゲートパターンを囲む平坦化絶縁パターンを形成する工程と、
    前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、
    前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成され、
    前記マスクパターンを形成する工程は、
    前記第１及び第２セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パターン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に形成する工程と、
    前記上部マスク膜上にフォトレジストパターンを形成し、該フォトレジストパターン中の一つは前記セルアレイ領域を覆いながら前記第２セルゲートパターンと前記周辺予備ゲートパターンとの間に端が位置し、前記フォトレジストパターン中の他の一つは前記周辺回路領域に位置して前記周辺活性領域と重なるように形成する工程と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク膜を順にエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターンを、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と、
    前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜をエッチングして下部マスクパターンを形成する工程と、
    を含むことを特徴とする半導体装置の形成方法。
  3. 前記限定パターン及び前記周辺ゲートパターンを形成する工程は、
    前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記セルアレイ領域で前記セルスペーサを部分的にエッチングし、前記限定パターンでセルスペーサパターンを形成する工程と、
    前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺回路領域で前記周辺キャッピング膜及び前記周辺上部導電膜をエッチングし、前記周辺キャッピングパターン及び前記周辺上部ゲートを前記セルスペーサパターンと共に同時に形成し、前記上部及び中部マスクパターンを、前記周辺キャッピングパターン、前記周辺上部ゲート、及び前記セルスペーサパターンを形成する間に前記下部マスクパターンから除去する工程と、
    前記下部マスクパターン及び前記セルスペーサパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチングし、前記周辺上部ゲートの下に前記周辺下部ゲートを形成する工程と、
    を含むことを特徴とする請求項２に記載の半導体装置の形成方法。
  4. 前記セルアレイ領域の前記限定パターン上に位置するように選択された下部マスクパターン及び前記埋め込み絶縁パターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有することを特徴とする請求項３に記載の半導体装置の形成方法。
  5. 前記平坦化絶縁パターンを形成する工程は、
    前記第２セルゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺スペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、
    前記第１及び第２セルゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶縁パターンを露出させるように前記平坦化絶縁膜、前記下部マスクパターン、及び前記周辺スペーサ上に平坦化工程を遂行する工程と、
    を含むことを特徴とする請求項４に記載の半導体装置の形成方法。
  6. セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、
    前記半導体基板上に第１及び第２セルゲートパターン、及び周辺予備ゲートパターンを形成し、前記第１及び第２セルゲートパターンは前記セルアレイ領域に形成され、前記周辺予備ゲートパターンは前記第２セルゲートパターンの隣に前記セルアレイ領域を囲むように前記周辺回路領域に形成される工程と、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、
    前記第１セルゲートパターンの周辺、前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間に埋め込み絶縁パターンを形成する工程と、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、
    前記マスクパターンに整列するように前記セルアレイ領域と前記周辺回路領域との間に限定パターン、及び前記周辺回路領域に周辺ゲートパターンを形成し、前記限定パターンは前記第２セルゲートパターンと前記周辺ゲートパターンとの間に位置するように形成される工程と、
    前記周辺ゲートパターンを囲む平坦化絶縁パターンを形成する工程と、
    前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、
    前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１及び第２セルゲートパターンのそれぞれは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成され、
    前記マスクパターンを形成する工程は、
    前記第１及び第２セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パターン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に形成する工程と、
    前記上部マスク膜上にフォトレジストパターンを形成し、該フォトレジストパターン中の一つは前記セルアレイ領域から延長されて前記周辺予備ゲートパターンと部分的に重なり、前記フォトレジストパターン中の他の一つは前記周辺回路領域に位置して前記周辺活性領域と重なるように形成する工程と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク膜を順にエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターンを、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と、
    前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜をエッチングして下部マスクパターンを形成する工程と、
    を含むことを特徴とする半導体装置の形成方法。
  7. 前記限定パターン及び前記周辺ゲートパターンを形成する工程は、
    前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺キャッピング膜及び前記周辺上部導電膜をエッチングし、前記セルアレイ領域と前記周辺回路領域との間に順に積層されたダミー上部ゲート及びダミーキャッピングパターン、及び前記周辺回路領域に順に積層された前記周辺上部ゲート及び前記周辺キャッピングパターンを形成し、前記上部及び中部マスクパターンを、前記ダミーキャッピングパターン、前記ダミー上部ゲート、前記周辺キャッピングパターン、及び前記周辺上部ゲートを形成する間に前記下部マスクパターンから除去する工程と、
    前記下部マスクパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチングし、前記ダミー上部ゲートの下にダミー下部ゲート、及び前記周辺上部ゲートの下に前記周辺下部ゲートを形成する工程と、
    を含むことを特徴とする請求項６に記載の半導体装置の形成方法。
  8. 前記セルアレイ領域に位置するように選択された下部マスクパターン及び前記ダミーゲートパターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有することを特徴とする請求項７に記載の半導体装置の形成方法。
  9. 前記平坦化絶縁パターンを形成する工程は、
    前記ダミーゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺スペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、
    前記第１及び第２セルゲートパターン、前記ダミーゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶縁パターンを露出させるように前記平坦化絶縁膜、前記下部マスクパターン、及び前記周辺スペーサ上に平坦化工程を遂行する工程と、
    を含むことを特徴とする請求項８に記載の半導体装置の形成方法。
  10. 前記埋め込み絶縁パターンを形成する工程は、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターン間を埋め込んで前記セルスペーサを覆うように埋め込み絶縁膜を形成する工程と、
    前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンを露出させるように前記埋め込み絶縁膜上に平坦化工程を遂行する工程と、
    を含むことを特徴とする請求項２または６に記載の半導体装置の形成方法。
  11. 前記第１及び第２セルゲートパターン、及び前記周辺予備ゲートパターンを形成する工程は、
    前記半導体基板上に下部導電膜、上部導電膜、及びキャッピング膜を順に形成する工程と、
    前記キャッピング膜上にフォトレジストパターンを形成し、該フォトレジストパターン中の一部は前記セルアレイ領域に位置して前記第１及び第２セルゲートパターンとそれぞれ重なり、前記フォトレジストパターン中の残りは前記周辺回路領域を覆って前記周辺予備ゲートパターンと重なるように形成する工程と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記キャッピング膜、前記上部導電膜、及び前記下部導電膜を順にエッチングする工程と、
    前記フォトレジストパターンを前記半導体基板から除去する工程と、
    を含むことを特徴とする請求項１０に記載の半導体装置の形成方法。
  12. セルアレイ領域及び周辺回路領域を有する半導体基板を準備する工程と、
    前記セルアレイ領域に第１セルゲートパターン、及び該第１セルゲートパターンの隣に前記セルアレイ領域を囲むように前記周辺回路領域に周辺予備ゲートパターンを形成する工程と、
    前記第１セルゲートパターン及び前記周辺予備ゲートパターンの側壁にセルスペーサをそれぞれ形成する工程と、
    前記第１セルゲートパターンと前記周辺予備ゲートパターンとの間、及び前記第１セルゲートパターンの周辺に埋め込み絶縁パターンを形成する工程と、
    前記第１セルゲートパターン及び前記周辺予備ゲートパターン上にマスクパターンを形成する工程と、
    前記マスクパターンに整列するように、前記セルアレイ領域に第２セルゲートパターン、及び前記周辺回路領域に周辺ゲートパターンを形成する工程と、
    前記第２セルゲートパターンと前記周辺ゲートパターンとの間、及び前記周辺ゲートパターンの周辺に平坦化絶縁パターンを形成する工程と、
    前記セルアレイ領域のセル活性領域、及び前記周辺回路領域の周辺活性領域を画定する素子分離膜を形成する工程と、を有し、
    前記第１及び第２セルゲートパターンは前記セル活性領域及び前記素子分離膜上にそれぞれ形成され、前記第１セルゲートパターンは順に積層されたセル下部ゲート、セル上部ゲート、及びセルキャッピングパターンを有するように形成され、前記第２セルゲートパターンは順に積層された他のセル下部ゲート、他のセル上部ゲート、及び他のセルキャッピングパターンを有するように形成され、前記周辺ゲートパターンは前記周辺活性領域上に位置して順に積層された周辺下部ゲート、周辺上部ゲート、及び周辺キャッピングパターンを有するように形成され、前記周辺予備ゲートパターンは前記素子分離膜及び前記周辺活性領域上に位置して順に積層された周辺下部導電膜、周辺上部導電膜、及び周辺キャッピング膜を有するように形成されることを特徴とする半導体装置の形成方法。
  13. 前記マスクパターンを形成する工程は、
    前記第１セルゲートパターン、前記周辺予備ゲートパターン、前記埋め込み絶縁パター
    ン、及び前記セルスペーサを覆う下部マスク膜、中部マスク膜、及び上部マスク膜を順に
    形成する工程と、
    前記上部マスク膜上にフォトレジストパターンを形成し、該フォトレジストパターン中
    の一つは前記セルアレイ領域に位置して前記第１セルゲートパターンから延長されて前記
    周辺予備ゲートパターンと部分的に重なり、前記フォトレジストパターン中の他の一つは
    前記周辺回路領域に位置して前記周辺活性領域と重なるように形成する工程と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記上部及び中部マスク
    膜をエッチングして上部及び中部マスクパターンを形成し、前記フォトレジストパターン
    を、前記中部マスクパターンを形成する間に前記上部マスクパターンから除去する工程と
    、
    前記上部及び中部マスクパターンをエッチングマスクとして用いて前記下部マスク膜を
    エッチングして下部マスクパターンを形成する工程と、
    を含むことを特徴とする請求項１２に記載の半導体装置の形成方法。
  14. 前記第２セルゲートパターン及び前記周辺ゲートパターンを形成する工程は、
    前記上部、中部及び下部マスクパターンをエッチングマスクとして用いて前記周辺キャ
    ッピング膜及び前記周辺上部導電膜をエッチングし、前記セルアレイ領域に順に積層され
    た前記他のセル上部ゲート及び前記他のセルキャッピングパターン、及び前記周辺回路領
    域に順に積層された前記周辺上部ゲート及び前記周辺キャッピングパターンを形成し、前
    記上部及び中部マスクパターンを、前記他のセル上部ゲート、前記他のセルキャッピング
    パターン、前記周辺上部ゲート、及び前記周辺キャッピングパターンを形成する間に前記
    下部マスクパターンから除去する工程と、
    前記下部マスクパターンをエッチングマスクとして用いて前記周辺下部導電膜をエッチ
    ングし、前記他のセル下部ゲート及び前記周辺下部ゲートを形成する工程と、
    を含むことを特徴とする請求項１３に記載の半導体装置の形成方法。
  15. 前記セルアレイ領域に位置するように選択された下部マスクパターン及び前記第２セル
    ゲートパターンの側壁、及び前記周辺回路領域に位置するように他の下部マスクパターン
    及び前記周辺ゲートパターンの側壁に周辺スペーサを形成する工程を更に有することを特
    徴とする請求項１４に記載の半導体装置の形成方法。
  16. 前記平坦化絶縁パターンを形成する工程は、
    前記第２セルゲートパターンと前記周辺ゲートパターンとの間を埋め込んで前記周辺ス
    ペーサ及び前記下部マスク膜を覆う平坦化絶縁膜を形成する工程と、
    前記第１及び第２セルゲートパターン、前記周辺ゲートパターン、及び前記埋め込み絶
    縁パターンを露出させるように前記平坦化絶縁膜、前記周辺スペーサ、及び前記下部マス
    クパターン上に平坦化工程を遂行する工程と、
    を含むことを特徴とする請求項１５に記載の半導体装置の形成方法。
  17. 前記埋め込み絶縁パターンを形成する工程は、
    前記第１セルゲートパターンと前記周辺予備ゲートパターンとの間を埋め込んで前記第
    １セルゲートパターン、前記周辺予備ゲートパターン、及び前記セルスペーサを覆うよう
    に埋め込み絶縁膜を形成する工程と、
    前記第１セルゲートパターン及び前記周辺予備ゲートパターンを露出させるように前記
    埋め込み絶縁膜上に平坦化工程を遂行する工程と、
    を含むことを特徴とする請求項１６に記載の半導体装置の形成方法。
  18. 前記第１セルゲートパターン及び前記周辺予備ゲートパターンを形成する工程は、
    前記半導体基板上に下部導電膜、上部導電膜、及びキャッピング膜を順に形成する工程
    と、
    前記キャッピング膜上にフォトレジストパターンを形成し、該フォトレジストパターン
    中の一つは前記セルアレイ領域に位置して前記第１セルゲートパターンと重なり、前記フ
    ォトレジストパターン中の残りは前記周辺回路領域を覆って前記周辺予備ゲートパターン
    と重なるように形成する工程と、
    前記フォトレジストパターンをエッチングマスクとして用いて前記キャッピング膜、前
    記上部導電膜、及び前記下部導電膜を順にエッチングする工程と、
    前記フォトレジストパターンを前記半導体基板から除去する工程と、
    を含むことを特徴とする請求項１７に記載の半導体装置の形成方法。
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