KR100295039B1 - 반도체장치의제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 메모리소자를 적어도 일부분에 포함하는 반도체장치에 있어서, 메모리셀 형성을 위한 공정 중 일부 공정을 주변회로를 구성하는 트랜지스터 형성 공정 보다 먼저 진행하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 따라서, 주변회로의 신뢰도 및 집적도 향상, 및 고속화를 달성할 수 있다.

Description

반도체장치의 제조방법

제1도 내지 제4도는 종래 방법에 의한 4Mb 이상의 SRAM 장치 제조공정을 설명하기 위해 도시한 단면도들.

제5도 내지 제10도는 본 발명에 의한 4Mb 이상의 SRAM 제조공정을 설명하기 위해 도시된 단면도들.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 메모리소자 또는 메모리소자를 포함하여 응용되는 로직(LOGIC)제품에 있어서 셀 영역과 주변회로 영역을 분리 제조함으로써 반도체 장치의 신뢰성을 향상시킨 반도체 메모리장치의 제조방법에 관한 것이다.

반도체소자의 고집적화, 고속화 추세에 따라서 RAM(Random Access Memory) 또는 ROM(Read Only Memory)의 메모리 제품의 셀 영역의 제조는 셀 크기의 축소와 더불어 더욱 우수한 셀 특성을 확보하고자 제시되는 신개념의 셀 레이아웃이나 공정기술에 의하여 더욱 복잡하고 미세하게 되고있다.

이런 셀 제조기술은 종래의 기술에 비해 층간절연층의 증가, 층간평탄화층의 증가등으로 전체 열다발(thermal burget)이 종래 기술에 비해 증가하게 되어, 셀 영역과 동시에 형성되는 주변회로를 열화시킴으로써 주변회로의 집적도나 고속화의 큰 제약이 되고 있다. 특히, 주변회로를 구성하는 소자로 보론(boron)불순물과 같이 열확산계수가 큰 불순물을 사용하여 그 PMOS 트랜지스터를 형성한 CMOS 트랜지스터가 사용될 경우, 보론 불순물의 열적확산이나 전도성 물질의 열적응집등에 의한 주변회로의 특성저하는 심각하다.

이러한 주변회로의 특성저하는 메모리장치 중에서도 SRAM 장치 제조 시 그 문제가 더욱 심각한데, 이는 4Mb 이상의 SRAM 장치에서는 TFT(Thin Film Transister)를 셀 내의 부하(Load)소자로 형성시켜 셀 안정도를 개선하는 공정을 채택하고 있기 때문이다. TFT를 부하소자로 사용하는 4Mb 이상의 SRAM장치는, 고저항의 다결정실리콘을 부하소자로 사용하던 1Mb SRAM장치보다 층간절연층 형성 공정, TFT 형성을 위한 다결정실리콘 증착 공정 및 콘택홀 형성 공정 등의 훨씬 더 많은 공정을 추가해야 하기때문에 증가된 공정 수 만큼 주변회로의 특성저하는 더욱 가속화된다.

제1도 내지 제4도는 종래 방법에 의한 4Mb 이상의 SRAM 장치 제조공정을 설명하기 위해 도시한 단면도로서, 셀 영역의 주요부와 주변회로 영역의 주요부를 동시에 도시하고 있다.

제1도는 셀 영역에는 NMOS 벌크 트랜지스터 및 Vss 선을 형성하고, 주변회로 영역에는 CMOS 및 금속층을 형성하는 공정을 도시한 것으로서, 반도체기판(10)을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막(12)을 셀 영역 및 주변회로 영역에 형성하는 제1공정, 게이트산화막을 형성한 후 제1의 다결정실리콘을 증착/패터닝하여 셀 영역에는 NMOS 벌크 트랜지스터의 게이트(14)들을 주변회로 영역에는 CMOS 트랜지스터의 게이트(15)를 형성하는 제2공정, 인(P) 또는 아세닉(As) 이온등과 같은 5가이온을 주입하여 셀 영역에는 NMOS 벌크 트랜지스터의 소오스영역 및 드레인영역(16)을 주변회로 영역에는 CMOS를 구성하는 트랜지스터 중 NMOS 트랜지스터의 소오스영역 및 드레인영역을 형성한 후, 보론등과 같은 3가이온을 주입하여 COMS를 구성하는 트랜지스터 중 PMOS 트랜지스터의 소오스영역 및 드레인영역(17)을 형성하는 제3공정과, 결과물 전면에 그 표면이 평탄화된 제1의 층간절연층(18)을 형성하는 제4공정, 회로 구성 상 필요한 부분에 콘택홀을 형성하는 제5공정, 제2의 다결정실리콘을 증착/패터닝하여 셀 영역에는 Vss 선(20)을 주변회로 영역에는 금속층(21)을 형성하는 제6공정으로 진행된다.

제2도는 셀 영역에는 제2의 층간절연층(22)을 주변회로 영역에는 보호층(23)을 형성하는 공정을 도시한 것으로서, Vss선(20) 및 금속층(21)이 형성되어 있는 결과물 전면에 평탄화물질(그 표면을 평탄화 시킬 수 있는 물질), 예컨대 BPSG(BoroPhosphorus Silicate Glass)와 같은 절연물질을 도포/에치백하는 제1공정, 및 평탄화 물질 상에 순수 절연물질(불순물이 도우프되어 있지 않은 절연물질), 예컨대 고온산화막을 도포하는 제2공정에 의해 셀 영역에는 제2의 층간절연층(22)이 주변회로 영역에는 보호층(23)이 동시에 형성된다.

제3도는 셀 영역에 부하소자로 사용되는 PMOS TFT의 소오스 드레인영역(24), 채널영역(26) 및 게이트산화막(28)을 형성하는 공정을 도시한 것으로서, 제2의 층간절연층 및 보호층이 형성되어 있는 결과물 전면에 제3의 다경정실리콘을 증착/패터닝하여 PMOS TFT의 소오스 및 드레인영역(24)을 형성하는 제1공정, 제1공정에 의해 형성된 결과물 상에 제4의 다결정실리콘을 증착/패터닝하여 PMOS TFT의 채널영역(26)을 형성하는 제2공정, 및 채널영역이 형성되어 있는 결과물 전면에, 예컨대 고온산화막과 같은 순수절연물질을 도포하여 PMOS TFT의 게이트산화막(28)을 형성하는 제3공정으로 진행된다.

통상, 다결정실리콘과 같은 도전물질은 약 600℃∼800℃ 정도의 온도에서 증착되어 고온 열처리공정(어닐링 공정)을 거친 후 패터닝 공정등의 후속 공정을 진행하는데, 이와 같은 증착 및 어닐링 공정에 사용되는 열 에너지는, 주변회로 영역에 형성되어 있는 CMOS 트랜지스터 중 PMOS 트랜지스터의 소오스영역 및 드레인영역을 확장시키게 된다(도면부호 17a 참조). 이는, 통상 PMOS 트랜지스터의 소오스영역 및 드레인영역을 형성하고 있는 불순물이온, 예컨대 보론 이온이, NMOS 트랜지스터의 소오스영역 및 드레인영역을 형성하는 불순물이온 보다 그 열확산계수가 크기 때문에, PMOS TFT의 소오스 드레인영역, 채널영역 및 게이트산화막 형성하기 위해 공급되는 열에너지에 의해 PMOS 트랜지스터의 소오스영역 및 드레인영역을 형성하고 있는 불순물이 반도체기판으로 확산되기 때문이다.

이는, 단위 소자가 차지하는 면적을 축소하여 메모리장치의 고집적화를 달성하는데 커다란 장애 요인으로 작용한다. 왜냐하면, PMOS 트랜지스터의 소오스영역 및 드레인영역의 확장에 의한 메모리장치의 신뢰성 저하를 방지하기 위해서는 CMOS 트랜지스터를 구성하고 있는 트랜지스터 중 PMOS 트랜지스터가 차지하는 영역을 NMOS 트랜지스터가 차지하는 영역보다 크게해야 하기 때문이다.

또한, 메모리셀을 형성하기 위해 공급되는 열에너지는 주변회로를 구성하기 위해 사용되는 금속물질 중 열에 취약한 물질, 예컨대 티타늄실리콘(TiSi₂)과 같은 우수한 전도성의 물질 사용을 불가능하게 하여 소자의 고속화를 저해한다.

제4도는 셀 영역에 PMOS TFT의 게이트 및 연결선(30), 제3의 층간절연층(32) 및 비트라인(34)을 형성하는 공정을 도시한 것으로서, PMOS TFT의 게이트산화막이 형성되어 있는 결과물에 회로 구성 상 필요한 부분에 콘택홀을 형성하는 제1공정, 결과물 전면에 제5의 다결정실리콘을 증착/패터닝하여 PMOS TFT의 게이트 및 회로 구성 상 필요한 연결선(30)을 형성하는 제2공정, 예컨대, 고온산화막과 같은 순수 절연물질을 도포한 후 BPSG와 같은 평탄화 물질을 도포하여 제3의 층간절연층(32)을 형성하는 제3공정, 및 제3의 층간절연층 상에 제6의 다결정실리콘을 증착/패터닝하여 비트라인(34)을 형성하는 제4공정으로 진행된다.

이때, 주변회로 영역에 형성되어 있고 제3도에서 진행된 공정에 의해 그 영역이 확장되어 있는 PMOS 트랜지스터의 소오스영역 및 드레인영역(17a)이 더욱 확장되는 것을 알 수 있다(도면부호 17b 참조). 이는 제5의 다결정실리콘을 증착/열처리하는 공정, 제3의 층간절연층 형성 공정 및 제6의 다결정실리콘을 증착/열처리하는 공정 시 공급되는 열에너지에 의해 PMOS 트랜지스터의 소오스영역 및 드레인영역을 형성하고 있는 불순물이 반도체기판으로 확산되기 때문이다.

표 1은 종래 방법에 의한 SRAM 장치 제조공정 중 셀 영역에서 진행되는 공정과 주변회로 영역에서 진행되는 공정을 알기쉽게 구분하기 위해 작성되었다.

[표 1]

메모리소자 또는 메모리소자를 포함하여 응용되는 논리제품에 있어서, 셀 영역을 구성하는 메모리소자 형성 공정과 주변회로 영역을 구성하는 소자 형성 공정을 동시에 진행하는 종래 방법의 반도체장치 제조방법에 의하면, 셀 영역을 구성하는 메모리소자 형성 공정 시 공급되는 열에너지에 의해 주변회로 영역을 구성하는 소자가 열화되는 현상이 발생하고, 주변회로를 구성하기 위해 사용되는 도전물질 중 열에 취약한 물질, 예컨대 티타늄실리콘과 같은 우수한 전도성 물질 사용을 불가능하게 하여, 주변회로의 집적도 향상 및 고속화의 큰 제약이 되고 있다. 이는 제1도 내지 제4도에서도 설명해듯이, 셀 영역 형성을 위한 공정은 주변회로 영역 형성을 위한 공정이 끝난 후에도 많은 단계의 열처리 공정이 필요하기 때문이다.

본 발명의 목적은 메모리소자 및 메모리소자를 포함하여 응용되는 논리 제품에 있어서, 주변회로를 구성하는 소자의 신뢰도 및 집적도 향상, 및 고속화를 위한 반도체장치의 제조방법에 관한 것이다.

본 발명의 다른 목적은 메모리소자 및 메모리소자를 포함하여 응용되는 논리 제품에 있어서, 주변회로를 구성하는 트랜지스터의 열화를 방지하기 위한 반도체장치의 제조방법에 관한 것이다.

본 발명의 상기 목적들은, 메모리소자를 적어도 일부분에 포함하는 반도체장치에 있어서, 메모리셀 형성을 위한 공정중 일부 공정을 주변회로 영역을 구성하는 트랜지스터 형성 공정보다 먼저 진행하는 것을 특징으로 하는 반도체장치의 제조방법에 의해 달성된다.

본 발명의 상기 목적들을 달성하기 위한 일 실시예는, SRAM 셀을 적어도 일부분에 포함하는 반도체 메모리장치에 있어서, 반도체기판에 필드산화막을 형성하는 공정, 주변회로 영역을 보호하기 위한 제1의 보호층을 주변회로가 형성될 영역 상에만 형성하는 공정, 셀 영역에 SRAM을 구성하는 NMOS 벌크 트랜지스터, Vss선, PMOS TFT를 형성하는 공정, 셀 영역을 보호하기 위한 제2의 보호층을 셀 영역 상에만 형성하는 공정, 상기 제1의 보호층을 제거하는 공정, 주변회로 영역에 주변회로를 형성하기 위한 CMOS 트랜지스터들을 형성하는 공정, 상기 제2의 보호층을 제거하는 공정, 결과물 전면에 층간절연층을 형성하는 공정, 및 셀 영역에는 비트라인을, 주변회로 영역에는 금속층을 동시에 형성하는 공정으로 진행된다.

주변회로를 구성하는 소자 형성을 위한 일부 공정들을 셀 영역을 구성하는 메모리셀 형성을 위한 공정보다 먼저 진행함으로써, 메모리셀 형성을 위해 공급되는 열에너지에 의해 주변회로를 구성하는 소자들이 열화되는 현상을 방지 할 수 있을 뿐만아니라, 이에 의해 주변회로의 집적도 향상을 도모할 수도 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 제1도 내지 제4도에서 참조한 도면부호와 동일한 부호는 동일 부분을 의미한다.

제5도 내지 제10도는 본 발명에 의한 4Mb 이상의 SRAM 제조공정을 설명하기 위해 도시된 단면도들로서, 셀 영역의 주요부와 주변회로 영역의 주요부를 동시에 도시하고 있다.

먼저, 제5도는 반도체기판(10) 중 어느 일부분에 필드산화막(12)을 형성한 후 주변회로 영역 상에 제1의 보호층(11)을 형성하는 공정을 도시한 것으로서, 소자가 형성될 영역(활성영역) 상에만 적층된 패드산화막(7) 및 질화막(9)을 형성하는 제1공정, 비활성영역에 필드산화막(12)을 형성하는 제2공정, 이온주입이나 식각공정으로 부터 주변회로 영역을 보호하기 위해, 예컨대 이산화실리콘(SiO₂) 또는 다결정실리콘 등과 같은 같은 물질을 필드산화막이 형성되어 있는 결과물 전면에 도포한 후, 주변회로 영역 상에만 상기 물질들을 남겨 제1의 보호층(11)을 형성하는 제3공정, 및 셀 영역의 활성영역 상에 남아있는 패드산화막 및 질화막을 제거하는 제4공정으로 진행된다.

제6도는 셀 여역에 NMOS 벌크 트랜지스터를 형성하는 공정을 도시한 것으로서, 제1의 보호층이 형성되어 있는 결과물 전면에 게이트산화막을 형성한 후, 제1의 다결정실리콘을 증착/패터닝하여 NMOS 벌크 트랜지스터의 게이트(14)를 형성하는 제1공정, 및 인 또는 아세닉과 같은 5가 이온을 주입하여 NMOS 벌크 트랜지스터의 소오스영역 및 드레인영역(16)을 형성하는 제2공정으로 진행된다.

제7도는 셀 영역에 Vss선(도시되지 않음) 및 PMOS TFT를 형성한 후, 제2보호층(40)을 형성하는 공정을 도시한 것으로서, 제1도 내지 제4도에서 설명한 방법과 동일한 방법으로 상기 Vss선 및 PMOS TFT를 형성한 제1공정, 및 PMOS TFT 까지 형성되어 있는 셀 영역 상에, 이온주입공정 이나 식각공정으로 부터 셀 영역을 보호할 수 있는 물질, 예컨대 이산화실리콘 또는 다결정실리콘과 같은 물질을 도포하여 제2의 보호층(40)을 형성하는 제2공정으로 진행된다.

이때, 주변회로 영역에는 아무런 소자가 형성되어 있지 않은 상태이기 때문에, 메모리셀 형성을 위한 상기 공정 중 공급되는 열에너지에 의해 주변회로를 구성하는 소자들이 열화되는 현상이 없어짐을 알 수 있다.

제8도는 주변회로 영역 상에 형성되어 있던 제1의 보호층을 제거한 후의 반도체장치를 도시한 것이다.

제9도는 주변회로 영역에 CMOS 트랜지스터를 형성하는 공정을 도시한 것으로서, 제2의 보호층(40)이 형성되어 있는 결과물 전면에 게이트산화막을 형성한 후 다결정실리콘을 증착/패터닝하여 CMOS 트랜지스터의 게이트(15)를 형성하는 제1공정, 및 NMOS 트랜지스터가 형성될 영역에는 5가 이온을, PMOS 트랜지스터가 형성될 영역에는 보론과 같은 3가 이온을 주입하여 NMOS 및 PMOS 트랜지스터의 소오스영역 및 드레인영역(17)을 형성하는 제2공정으로 진행된다.

제10도는 셀 영역에는 비트라인(38)을, 주변회로 영역에는 금속층(39)을 형성한 후 제3의 보호층(42)을 형성하는 공정을 도시한 것으로서, 제2의 보호층을 제거하는 제1공정, 제2의 보호층을 제거된 결과물 전면에, 예컨대 고온산화막과 같은 순수절연물질을 도포한 후 BPSG와 같은 그 표면을 평탄화 시킬 수 있는 평탄화 물질을 도포하여 층간연층(36)을 형성하는 제1공정, 층간절연층 상에 다결정실리콘을 증착/패터닝하여 셀 영역에는 비트라인(38)을, 주변회로 영역에는 금속층(39)을 동시에 형성하는 제2공정, 및 결과물 전면에 절연물질을 도포하여 제3의 보호층(42)을 형성하는 제3공정으로 진행된다.

표 2는 본 발명의 방법에 의한 SRAM 장치 제조공정 중 셀 영역에서 진행되는 공정과 주변회로 영역에서 진행되는 공정을 알기쉽게 분하기 위해 작성되었다.

[표 2]

따라서, 본 발명에 의한 반도체 장치의 제조방법에 의하면, 셀 영역과 주변회로 영역 중 비교적 공정이 복잡하고 많은 열처리 공정이 요구되는 셀 영역을 먼저 형성한 후, 주변회로 영역을 구성하는 소자들을 형성함으로써, 셀 영역과 주변회로 영역을 동시에 형성할 때 발생하던 주변회로 영역을 구성하는 소자들의 열화 현상을 방지할 수 있을 뿐만아니라, 주변회로를 구성하는 도전물질로 실리사이드와 같은 열에 취약하면서도 고전도성을 지닌 도전물을 사용할 수 있으므로, 주변회로의 신뢰도 및 집적도 향상, 및 고속화를 달성할 수 있다.

본 발명의 상세한 설명에서는 SRAM 장치만을 예를들어 설명하였지만, 본 발명의 기본 개념이 상기 SRAM 장치에만 한정되지 않으며, 메모리소자를 그 일부분에 포함하는 모든 반도체장치에 적용될 수 있음은 물론이다.

본 발명이 상기 실시예에만 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (5)

1. 메모리 셀과 주변회로를 포함하는 반도체 장치에 있어서, 메모리 셀 형성을 위한 공정 중 일부 공정을 주변회로를 구성하는 트랜지스터 형성 공정 보다 먼저 진행하며, 상기 주변회로를 구성하는 트랜지스터의 게이트를 실리사이드와 같은 고전도 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 상기 메모리 셀은 SRAM인 것을 특징으로 하는 반도체 장치의 제조방법.
3. SRAM 셀을 적어도 일부분에 포함하는 반도체 메모리 장치에 있어서, 반도체 기판에 필드 산화막을 형성하는 공정, 주변회로 영역을 보호하기 위한 제1의 보호층을 주변회로가 형성될 영역 상에만 형성하는 공정, 셀 영역에 SRAM을 구성하는 NMOS 벌크 트랜지스터, Vss선, PMOS TFT를 형성하는 공정, 셀 영역을 보호하기 위한 제2의 보호층을 셀 영역 상에만 형성하는 공정, 상기 제1의 보호층을 제거하는 공정, 실리사이드와 같은 고전도 물질을 사용하여 주변회로를 구성하는 CMOS 트랜지스터들의 게이트를 형성하고, 소오스 및 드레인을 형성하는 공정, 상기 제2의 보호층을 제거하는 공정, 결과물 전면에 층간 절연층을 형성하는 공정, 및 셀 영역에는 비트 라인을, 주변회로 영역에는 금속층을 동시에 형성하는 공정으로 진행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제3항에 있어서, 제1의 보호층 및 제2의 보호층을 구성하는 물질로 이산화실리콘 또는 다결정실리콘을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제3항에 있어서, 메모리 셀을 구성하는 NMOS 벌크 트랜지스터의 게이트 물질의 전도도 보다 주변회로를 구성하는 트랜지스터의 게이트 물질의 전도도가 더 높은 것을 특징으로 하는 반도체 장치의 제조방법.