TW201308418A - 半導體裝置及其製造方法 - Google Patents

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Su-Young Kim
Jong-Sik Bang
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Abstract

一種半導體裝置，其可防止未被曝露的基板及在用於形成具有高深寬比的開口區的製程期間產生弓形輪廓，及一種製造該半導體裝置之方法。半導體裝置包含：第一材料層，係形成在基板上方；開口區，係形成在第一材料層中而曝露第一材料層；第二材料層，係形成在開口區的側壁上，其中第二材料層係包含第一材料層的元素的化合物材料；及導電層，係形成在開口區內部。

Description

半導體裝置及其製造方法
本案主張在2011年8月10日申請之韓國專利申請案第10-2011-0079565號的優先權，以引用的方式將其全文併入本文。
本發明的數個示範性實施例係關於一種製造半導體裝置之方法，尤其是，關於一種包含具有高深寬比的開口區的半導體裝置，及其製造方法。
隨著半導體裝置成為高度整合，用於形成如儲存節點孔或金屬接觸插塞(例如MIC)之具有高深寬比的開口區的製程可能是困難的。
第1A至1C圖係顯示用於形成半導體裝置的開口區的示範性習知方法的剖面圖。第2A及2B圖係顯示習知技術的特徵的剖面圖。
參照第1A圖，將模層(mold layer)12及硬遮罩圖案13接連地形成在已形成有結構的基板11上方。
參照第1B圖，藉由使用硬遮罩圖案13作為蝕刻阻障而將模層12蝕刻到曝露基板11為止來形成儲存節點接觸孔15。當執行用於形成儲存節點接觸孔15的蝕刻製程時，一執行蝕刻製程就會將聚合物層14沉積在各儲存節點接觸孔15的側壁上而形成垂直側壁輪廓。
參照第1C圖，執行清洗製程(cleaning process)以移除在形成儲存節點接觸孔15時所產生的聚合物層14。
在具有高深寬比的開口區中形成垂直側壁輪廓，如第1C圖所示之儲存節點接觸孔15，在習知的技術中可能造成問題。為了在具有高深寬比的各開口區中形成垂直側壁輪廓，而執行用於形成儲存節點接觸孔15的蝕刻製程以便一執行蝕刻製程就會將聚合物層14沉積在各儲存節點接觸孔15的側壁上。
然而，因為將儲存節點接觸孔15形成得較深入模層12，因此將聚合物層14沉積在各開口區的較深部分的側壁上會因蝕刻負載現象(etch loading phenomenon)而變得較困難。因此，在各儲存節點接觸孔15的下部產生弓形輪廓(bowing profile)(參照第2A圖的元件符號「A」)。為了防止蝕刻負載現象，蝕刻製程可增加聚合物層的沉積厚度。然而，若將蝕刻製程執行成增加聚合物層14的沉積厚度如儲存節點接觸孔15，則可能減少蝕刻速率或儲存節點接觸孔15可能不會曝露基板11(參照第2B圖之元件符號「B」)。隨著增加儲存節點接觸孔15的深度及/或減少線寬，上述問題會更明顯。
本發明之一實施例係針對一種半導體裝置，其可防止未打開的問題(not-open problem)及在用於形成具有高深寬比的開口區的製程期間產生弓形輪廓，及製造該半導體裝置之方法。
根據本發明之一實施例，一種半導體裝置，其包含第一材料層，係形成在基板上方；開口區，係形成在第一材料層中而曝露第一材料層；第二材料層，係形成在開口區的側壁上，其中第二材料層係包含第一材料層的元素的化合物材料；及導電層，係形成在開口區內部。
根據本發明之另一實施例，一種製造半導體裝置之方法，其包含：在基板上方形成第一材料層；在第一材料層上方形成硬遮罩圖案；藉由使用硬遮罩圖案作為蝕刻阻障來形成第一圖案，及蝕刻第一材料層的一部分；透過表面處理在第一圖案的表面上形成第二材料層；藉由使用硬遮罩圖案作為蝕刻阻障來形成第二圖案，及將在第一圖案下方的第一材料層蝕刻到曝露基板為止；及在由第一圖案及第二圖案所形成的開口區內部形成導電層。
根據本發明之另一實施例，一種製造半導體裝置之方法，其包含：在基板上方形成第一材料層；在第一材料層上方形成硬遮罩圖案；藉由使用硬遮罩圖案作為蝕刻阻障來形成第一圖案，及蝕刻第一材料層的一部分，及同時在第一圖案的側壁上形成第一聚合物層；移除第一聚合物層；透過表面處理在第一圖案的表面上形成第二材料層；藉由使用硬遮罩圖案作為蝕刻阻障來形成第二圖案，及將在第一圖案下方的第一材料層蝕刻到曝露基板為止，及在第一圖案和第二圖案的側壁上同時形成第二聚合物層；及在由第一圖案及第二圖案所形成的開口區內部形成導電層。
以下將參照隨附圖式更詳細地說明本發明的示範性實施例。然而，本發明可以不同的形式實施且不應被解釋為受本文所述的實施例限制。相反的，提供這些實施例是為了完整且完全地揭露本發明，並將本發明的範圍充分傳達給本發明所屬技術領域中具有通常知識者。整篇說明書，類似的元件符號代表所有不同圖式及本發明實施例中類似的元件。
圖式不必然是依比例繪製且在一些情況下為了清楚顯示實施例的特徵而予以放大。當指第一層為在第二層「上」或基板「上」時，並非僅指將第一層直接形成在第二層或基板上的情形，而是亦指在第一層與第二層或基板之間有第三層存在的情形。
本發明之實施例提供一種半導體裝置，其可防止未被曝露的基板及在用於形成具有高深寬比的開口區(如儲存節點孔及金屬接觸插塞)的製程(例如，MIC)期間的弓形輪廓，及一種製造該半導體裝置之方法。本發明之下述實施例描述一種形成儲存節點孔之方法以闡述本發明之實施例。
第3A至3F圖係顯示形成根據本發明之一實施例的半導體裝置的開口區之方法的剖面圖。
參照第3A圖，將第一材料層22形成在基板21上方。在基板21中已形成如電晶體、字元線、位元線等之既存結構。第一材料層22可為模層。第一材料層22可由可透過後續的表面處理而轉變成第二材料的材料形成。第一材料層22亦可具有相對於第二材料層的蝕刻選擇性，該第二材料層係透過後續的表面處理產生。更具體而言，第一材料層22可為半導體層。例如，第一材料層22可由矽(Si)形成，而用於第一材料層22的矽可為多晶矽或非晶矽。
當第一材料層22當作模層且被形成為絕緣層時，要形成厚到足以滿足半導體裝置所需特徵的單一第一材料層22可能是困難的。因此，可使用堆疊複數個絕緣層的方法。雖然可藉由複數個堆疊相同基材(base material)的絕緣層來形成第一材料層22，但是形成開口區的蝕刻製程可能會變得複雜。尤其是，側壁輪廓可能不受控制且可能無法被正確地形成。然而，當第一材料層22係由半導體層(例如，矽層)形成時，如本發明之第一實施例所述，第一材料層22可為滿足第一材料層所需厚度的單一矽層。因為第一材料層22可以單一層形成，因此可在沒有上述問題下執行蝕刻製程及形成側壁輪廓。此外，因為可快速且在低溫下沉積半導體層，因此在沉積第一材料層22前形成在基板21中的既存結構可確保熱穩定性，且半導體裝置可更有生產性。
接下來，將硬遮罩圖案23形成在第一材料層22上方。硬遮罩圖案23可由選自由氧化物層、氮化物層、氮氧化物層、及含碳層、或其堆疊層所組成的群的材料形成。
參照第3B圖，執行第一蝕刻製程，其藉由使用硬遮罩圖案23作為蝕刻阻障來蝕刻第一材料層22的一部分。蝕刻製程產生第一圖案25作為用於形成開口區的部分製程。將第一圖案25形成為具有未蝕刻至基板21表面的深度、及蝕刻負載現象不會發生的深度。當將第一材料層22蝕刻至接近基板21表面的深度時，蝕刻負載現象可能會發生。
可透過乾式蝕刻製程來執行第一蝕刻製程。第一蝕刻製程同時地沉積第一聚合物層24在第一圖案25的側壁上及蝕刻第一材料層22。形成在第一圖案25的側壁上之第一聚合物層24形成垂直側壁輪廓。第一聚合物層24在用於形成第一圖案25的蝕刻製程期間保護第一圖案25的側壁。為了形成第一圖案25，可使用氣體混合物來執行蝕刻製程，該氣體混合物包含一蝕刻第一材料層22就會產生聚合物之氣體、及控制被沉積在第一圖案25側壁上之第一聚合物層24厚度之氣體。更具體而言，當第一材料層22為矽層時，可使用溴化氫(HBr)氣體、三氟化氮(NF3)氣體、及氧(O2)氣體的混合氣體(HBr/NF3/O2)來執行形成第一圖案25的蝕刻製程。使用溴化氫(HBr)氣體以便一蝕刻第一材料層22就會產生第一聚合物層24，並使用三氟化氮(NF3)氣體及氧(O2)氣體蝕刻第一聚合物層24而藉以控制在第一圖案25側壁上的第一聚合物層24的厚度。又，氧(O2)氣體改善硬遮罩圖案23與第一材料層22之間的蝕刻選擇性。
參照第3C圖，在用於形成第一圖案25的蝕刻製程結束後，執行清洗製程以移除第一聚合物層24。可透過乾式清洗製程或濕式清洗製程移除第一聚合物層24。可使用三氟化氮(NF3)氣體及氧(O2)氣體的氣體混合物執行乾式清洗製程。可使用氫氧化銨(NH4OH)、過氧化氫(H2O2)、及去離子水(H2O；DI(deionized water))的混合溶液(NH4OH/H2O2/H2O)或硫酸(H2SO4)、過氧化氫(H2O2)、及去離子水(H2O；DI)的混合溶液(H2SO4/H2O2/H2O)執行濕式清洗製程。
為了防止第一圖案25的內部線寬減少及在後續的進一步蝕刻第一材料層22的製程期間發生蝕刻負載現象，而利用清洗製程將殘留在第一圖案25側壁上的第一聚合物層24移除。換言之，執行清洗製程以防止因蝕刻負載現象所造成之在各開口區的下部形成弓形輪廓，該蝕刻負載現象係隨著開口區的深度增加或隨著開口區的深寬比增加而發生。
參照第3D圖，執行表面處理以在第一圖案25的表面上形成第二材料層22A。當透過表面處理而轉變第一材料層22的表面時可形成第二材料層22A。第二材料層22A係具有相對於第一材料層22的蝕刻選擇性的材料。執行表面處理以防止第一圖案25的內部線寬因第二材料層22A的形成而減少。
表面處理可為氧化、氮化、或氧氮碳化(oxynitrocarburising)的表面處理。可透過熱處理、電漿處理、自由基處理、或其組合來執行氧化、氮化、或氧氮碳化。例如，可單獨藉由熱處理、電漿處理、自由基處理來執行表面處理，或可藉由同時執行例如熱處理及電漿處理來執行表面處理。
當第一材料層22為矽層時，形成在第一圖案25表面上的第二材料層22A可為選自由氧化矽層、氮化矽層、及氮氧化矽層所組成的群之一者。沿著第一圖案25的表面將形成在第一圖案25表面上的第二材料層22A形成為均勻的厚度。因為是以氣體狀態、離子狀態、或自由基狀態的形式將表面處理用的反應物均勻地提供至形成有第一圖案25的基板結構的表面，因此第二材料層22A具有均勻的厚度。
參照第3E圖，執行第二蝕刻製程以進一步使用硬遮罩圖案23作為蝕刻阻障來蝕刻第一材料層22。在第二蝕刻製程期間蝕刻在第一圖案25下方的第一材料層。在第二蝕刻製程期間，因為屬於非等向性蝕刻製程的第二蝕刻製程的方向性，因此形成在第一圖案25底部表面的第二材料層22A也被蝕刻。然而，第二蝕刻製程不會影響圖案輪廓。此後，透過第二蝕刻製程形成在第一圖案25下方的圖案被稱為第二圖案26。
可透過乾式蝕刻製程執行第二蝕刻製程。第二蝕刻製程沉積第二聚合物層27在第一圖案25及第二圖案26的側壁上以同時形成垂直側壁輪廓及蝕刻第一材料層22。為了形成第二圖案26，蝕刻製程可使用一蝕刻第一材料層22就會產生聚合物的氣體混合物來執行。蝕刻製程亦可使用控制第二聚合物層27的厚度的氣體混合物，第二聚合物層27係沉積在第一圖案25及第二圖案26的側壁上。更具體而言，當第一材料層22為矽層時，可使用溴化氫(HBr)氣體、三氟化氮(NF3)氣體、及氧(O2)氣體的混合氣體(HBr/NF3/O2)來執行形成第二圖案26的蝕刻製程。使用溴化氫(HBr)氣體來一蝕刻第一材料層22就會產生第二聚合物層27，並使用三氟化氮(NF3)氣體及氧(O2)氣體蝕刻第二聚合物層27而藉以控制在第二圖案26側壁上的第二聚合物層27的厚度。又，氧(O2)氣體改善硬遮罩圖案23與第一材料層22之間的蝕刻選擇性。
第二材料層22A防止第一圖案25的內部線寬減少同時保護第一圖案25的側壁。因此，第二聚合物層27在形成第二圖案26的蝕刻製程的期間形成在第二圖案26的側壁上。同樣地，第二聚合物層27防止基板未被曝露在開口區101中。
透過上述製程，可形成由第一圖案25及第二圖案26所形成的開口區101。當用於形成第二圖案26的蝕刻製程結束時，第二材料層22A殘留在第一圖案25的側壁上。雖然本發明的實施例描述藉由執行第一蝕刻製程、表面處理、及第二蝕刻製程來形成開口區101，但是可以第一蝕刻製程、表面處理、及第二蝕刻製程為一循環，藉由根據開口區101的深寬比而重複地執行該循環直到曝露基板11為止來形成開口區101。
參照第3F圖，在形成第二圖案26的蝕刻製程結束後，執行清洗製程以移除在第二圖案26側壁上的第二聚合物層27。可透過乾式清洗製程或濕式清洗製程移除第二聚合物層27。可使用三氟化氮(NF3)氣體及氧(O2)氣體的氣體混合物執行乾式清洗製程。可使用氫氧化銨(NH4OH)、過氧化氫(H2O2)、及去離子水(H2O；DI)的混合溶液(NH4OH/H2O2/H2O)或硫酸(H2SO4)、過氧化氫(H2O2)、及去離子水(H2O；DI)的混合溶液(H2SO4/H2O2/H2O)執行濕式清洗製程。
接下來，雖然未顯示在圖式中，在形成開口區101後，移除硬遮罩圖案23，且將導電層形成在開口區101的內部。例如，導電層可形成儲存節點。可將儲存節點形成為圓柱狀、凹狀、或柱狀。
或者是，可形成開口區101作為金屬接觸插塞用的接觸孔，例如，MIC。可透過將絕緣間隔物形成在開口區101的側壁上及接著以導電材料間隙填入(gap-fill)開口區101的內部之一系列製程，形成具有高深寬比的金屬接觸插塞。根據本發明之另一實施例，可在沒有形成絕緣間隔物下藉由以導電材料間隙填入開口區101的內部來形成具有高深寬比的插塞，以便形成具有高深寬比的插塞。此實施例亦包含以下的製程：移除第一材料層22及第二材料層22A、及形成在基板11上方覆蓋插塞的絕緣層、及執行平坦化製程直到插塞的上表面被曝露。
根據本發明之實施例所製造的半導體裝置可包括形成在基板11上方的第一材料層22、透過第一材料層22曝露基板11的開口區101、藉由對第一材料層22執行表面處理而形成在開口區101側壁上的第二材料層22A、及形成在開口區101內部之屬於儲存節點或插塞的導電層。因為可藉由透過蝕刻製程及表面處理(透過數個步驟對第一材料層22執行)而形成第二材料層22A，來形成具有高深寬比的開口區101，因此可改善半導體裝置的可靠性。同樣地，開口區沒有弓形輪廓或未被曝露的基板。
雖然已就特定實施例說明了本發明，但是對本發明所屬技術領域中具有通常知識者而言，可在不背離如下面申請專利範圍所定義之發明的精神及範圍下作出各種變更及修飾。
A．．．弓形輪廓
B．．．未被曝露的基板
11．．．基板
12．．．模層
13．．．硬遮罩圖案
14．．．聚合物層
15．．．儲存節點接觸孔
21．．．基板
22．．．第一材料層
22A．．．第二材料層
23．．．硬遮罩圖案
24．．．第一聚合物層
25．．．第一圖案
26．．．第二圖案
27．．．第二聚合物層
101．．．開口區
第1A至1C圖係顯示形成半導體裝置的開口區之習知方法的剖面圖。
第2A及2B圖係顯示來自習知技術的製程之示範性結果的剖面圖。
第3A至3F圖係顯示形成根據本發明之一實施例的半導體裝置的開口區之方法的剖面圖。
21．．．基板
22．．．第一材料層
22A．．．第二材料層
23．．．硬遮罩圖案
25．．．第一圖案
26．．．第二圖案
27．．．第二聚合物層
101．．．開口區

Claims (25)

  1. 一種半導體裝置，其包含第一材料層，係形成在基板上方；開口區，係形成在該第一材料層中而曝露該第一材料層；第二材料層，係對該第一材料層執行表面處理而形成在該開口區的數個側壁上；及導電層，係形成在該開口區內部。
  2. 如申請專利範圍第1項之半導體裝置，其中該第二材料層係藉由對該第一材料層執行表面處理來形成。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二材料層係藉由透過該表面處理轉換該第一材料層來形成，該第一材料層具有相對於該第二材料層的蝕刻選擇性。
  4. 如申請專利範圍第3項之半導體裝置，其中該第一材料層包含矽層，且該第二材料層包含矽絕緣層。
  5. 如申請專利範圍第1項之半導體裝置，其中該導電層包含數個儲存節點或數個插塞。
  6. 一種製造半導體裝置之方法，其包含：在基板上方形成第一材料層；在該第一材料層上方形成硬遮罩圖案；藉由使用該硬遮罩圖案作為蝕刻阻障來形成第一圖案，及蝕刻該第一材料層的一部分；透過表面處理在該第一圖案的表面上形成第二材料層；藉由使用該硬遮罩圖案作為蝕刻阻障來形成第二圖案，及將在該第一圖案下方的該第一材料層蝕刻到曝露該基板為止；及在由該第一圖案及該第二圖案所形成的開口區內部形成導電層。
  7. 如申請專利範圍第6項之方法，其中該第二材料層具有相對於該第一材料層的蝕刻選擇性，且該第二材料層係藉由透過該表面處理轉換該第一材料層來形成。
  8. 如申請專利範圍第7項之方法，其中該第一材料層包含矽層，且該第二材料層包含矽絕緣層。
  9. 如申請專利範圍第6項之方法，其中該表面處理係透過選自由氧化、氮化、及氧氮碳化(oxynitrocarburising)所組成的群之一方法來執行。
  10. 如申請專利範圍第9項之方法，其中該表面處理係透過選自由熱處理、電漿處理、自由基處理(radical treatment)、及其組合所組成的群之一方法來執行。
  11. 如申請專利範圍第6項之方法，其中該導電層包含數個儲存節點。
  12. 如申請專利範圍第6項之方法，其中該導電層包含數個插塞，且進一步包含：在形成該插塞前將數個絕緣間隔物形成在該開口區的數個側壁上。
  13. 如申請專利範圍第6項之方法，其中該導電層包含數個插塞，且進一步包含：在形成該導電層後移除該第一材料層及該第二材料層；及形成絕緣層，該絕緣層係用於間隙填入(gap-filling)移除該第一材料層及該第二材料層的空間。
  14. 一種製造半導體裝置之方法，其包含：在基板上方形成第一材料層；在該第一材料層上方形成硬遮罩圖案；藉由使用該硬遮罩圖案作為蝕刻阻障及蝕刻該第一材料層的一部分來形成第一圖案，並同時在該第一圖案的數個側壁上形成第一聚合物層；移除該第一聚合物層；透過表面處理在該第一圖案的表面上形成第二材料層；藉由使用該硬遮罩圖案作為蝕刻阻障及將在該第一圖案下方的該第一材料層蝕刻到曝露該基板為止來形成第二圖案，並同時在該第一圖案和該第二圖案的數個側壁上形成第二聚合物層；及在由該第一圖案及該第二圖案所形成的開口區內部形成導電層。
  15. 如申請專利範圍第14項之方法，其中該第二材料層具有相對於該第一材料層的蝕刻選擇性，且該第二材料層係藉由透過該表面處理轉換該第一材料層來形成。
  16. 如申請專利範圍第15項之方法，其中該第一材料層包含矽層，且該第二材料層包含矽絕緣層。
  17. 如申請專利範圍第14項之方法，其中該第一圖案及該第一聚合物層之形成、及該第二圖案及該第二聚合物層之形成係使用氣體混合物來執行，該氣體混合物包含：一蝕刻該第一材料層就會產生聚合物之氣體、及蝕刻所產生的該聚合物之氣體。
  18. 如申請專利範圍第17項之方法，其中在蝕刻該第一材料層的過程中產生該聚合物的該氣體包含溴化氫(HBr)氣體。
  19. 如申請專利範圍第17項之方法，其中蝕刻所產生的該聚合物的該氣體包含三氟化氮(NF3)氣體及氧(O2)氣體的混合氣體。
  20. 如申請專利範圍第14項之方法，其中該表面處理係透過選自由氧化、氮化、及氧氮碳化所組成的群之一方法來執行。
  21. 如申請專利範圍第20項之方法，其中該表面處理係透過選自由熱處理、電漿處理、自由基處理、及其組合所組成的群之一方法來執行。
  22. 如申請專利範圍第14項之方法，其中該導電層包含數個儲存節點，且進一步包含：在形成該導電層後移除該第一材料層及該第二材料層。
  23. 如申請專利範圍第14項之方法，其中該導電層包含數個插塞，且進一步包含：在形成該插塞前將數個絕緣間隔物形成在該開口區的數個側壁上。
  24. 如申請專利範圍第14項之方法，其中該導電層包含數個插塞，且進一步包含：在形成該導電層後移除該第一材料層及該第二材料層；及形成絕緣層，該絕緣層係用於間隙填入移除該第一材料層及該第二材料層的空間。
  25. 如申請專利範圍第14項之方法，其中該第一材料層係形成為單一層。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
US9761539B2 (en) * 2015-06-29 2017-09-12 Globalfoundries Inc. Wafer rigidity with reinforcement structure
CN108206131B (zh) * 2016-12-20 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体结构以及半导体结构的形成方法
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
CN1206709C (zh) * 2001-04-02 2005-06-15 华邦电子股份有限公司 高高宽比开口的蚀刻方法
KR100919674B1 (ko) * 2002-12-27 2009-10-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100571658B1 (ko) * 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US7253094B1 (en) * 2003-12-22 2007-08-07 Cypress Semiconductor Corp. Methods for cleaning contact openings to reduce contact resistance
US7265056B2 (en) * 2004-01-09 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming novel BARC open for precision critical dimension control
US7416676B2 (en) * 2005-02-16 2008-08-26 Tokyo Electron Limited Plasma etching method and apparatus, control program for performing the etching method, and storage medium storing the control program
US20070243714A1 (en) * 2006-04-18 2007-10-18 Applied Materials, Inc. Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step
KR100875660B1 (ko) * 2006-05-02 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
KR20090037261A (ko) * 2007-10-11 2009-04-15 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US8124537B2 (en) * 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
KR101022670B1 (ko) * 2008-07-18 2011-03-22 주식회사 하이닉스반도체 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법
JP5317664B2 (ja) * 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101009338B1 (ko) * 2009-05-22 2011-01-19 주식회사 하이닉스반도체 반도체 장치 제조방법

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