CN102931194A - 半导体器件及其制造方法 - Google Patents
半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN102931194A CN102931194A CN2012101157716A CN201210115771A CN102931194A CN 102931194 A CN102931194 A CN 102931194A CN 2012101157716 A CN2012101157716 A CN 2012101157716A CN 201210115771 A CN201210115771 A CN 201210115771A CN 102931194 A CN102931194 A CN 102931194A
- Authority
- CN
- China
- Prior art keywords
- material layer
- layer
- pattern
- etching
- open area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供一种半导体器件及其制造方法,所述半导体器件可以在用于形成具有大的高宽比的开放区域的工艺期间防止衬底不暴露以及弓形轮廓的产生。所述半导体器件包括:第一材料层,所述第一材料层形成在衬底之上;开放区域,所述开放区域形成在所述第一材料层中,暴露出所述第一材料层;第二材料层,所述第二材料层是通过对所述第一材料层执行表面处理而在所述开放区域的侧壁上形成的;以及导电层,所述导电层形成在所述开放区域的内部。
Description
相关申请的交叉引用
本申请要求2011年8月10日提交的韩国专利申请No.10-2011-0079565的优先权,其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件制造方法,具体而言,涉及一种包括具有大的高宽比的开放区域的半导体器件及其制造方法。
背景技术
随着半导体器件变得高度集成,用于形成具有大的高宽比的开放区域的工艺,诸如用于形成储存节点孔或金属接触插塞例如MIC的工艺,可能是困难的。
图1A至1C是说明用于形成半导体器件的开放区域的示例性现有方法的剖面图。图2A和2B是说明现有技术的特征的剖面图。
参照图1A,在已形成有结构的衬底11之上顺序地形成模层(mold layer)12和硬掩模图案13。
参照图1B,通过利用硬掩模图案13作为刻蚀阻挡层将模层12刻蚀到暴露出衬底11为止来形成储存节点接触孔15。当执行用于形成储存节点接触孔15的刻蚀工艺时,一执行刻蚀工艺就将聚合物层14沉积在每个储存节点接触孔15的侧壁上以形成垂直侧壁轮廓。
参照图1C,执行清洁工艺以去除在形成储存节点接触孔15时产生的聚合物层14。
在具有大的高宽比的开放区域中形成垂直侧壁轮廓,诸如在图1C所示的储存节点接触孔15中形成垂直侧壁轮廓时,在现有技术中可能会产生问题。为了在每个具有大的高宽比的开放区域中形成垂直侧壁轮廓,执行用于形成储存节点接触孔15的刻蚀工艺,使得一执行刻蚀工艺就将聚合物层14沉积在每个储存节点接触孔15的侧壁上。
然而,因为储存节点接触孔15形成得较为深入模层12,因此将聚合物层14沉积在每个开放区域的较深部分的侧壁上会因刻蚀负载现象(etch loading phenomenon)变得困难。因此,在每个储存节点接触孔15的下部产生弓形轮廓(bowing profile)(参照图2A的附图标记“A”)。为了防止刻蚀负载现象,刻蚀工艺可以增加聚合物层的沉积厚度。然而,若将刻蚀工艺执行成随着储存节点接触孔15增加聚合物层14的沉积厚度,则可能降低刻蚀速率或储存节点接触孔15可能无法暴露出衬底11(参照图2B的附图标记“B”)。随着储存节点接触孔15的深度增加和/或线宽减小,上述问题更加明显。
发明内容
本发明的实施例涉及一种半导体器件及其制造方法,所述半导体器件可以在用于形成具有大的高宽比的开放区域的工艺期间防止未开放问题以及弓形轮廓的产生。
根据本发明的一个实施例,一种半导体器件包括:第一材料层,所述第一材料层形成在衬底之上;开放区域,所述开放区域形成在所述第一材料层中,暴露出所述第一材料层;第二材料层,所述第二材料层是通过对所述第一材料层执行表面处理而在所述开放区域的侧壁上形成的;以及导电层,所述导电层形成在所述开放区域内部。
根据本发明的另一个实施例,一种制造半导体器件的方法,包括以下步骤:在衬底之上形成第一材料层;在所述第一材料层之上形成硬掩模图案;利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案;通过表面处理在所述第一图案的表面上形成第二材料层;利用所述硬掩模图案作为刻蚀阻挡层并将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案;以及在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。
根据本发明的另一个实施例,一种制造半导体器件的方法,包括以下步骤:在衬底之上形成第一材料层;在所述第一材料层之上形成硬掩模图案;利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案,并同时在所述第一图案的侧壁上形成第一聚合物层;去除所述第一聚合物层;通过表面处理在所述第一图案的表面上形成第二材料层;利用所述硬掩模图案作为刻蚀阻挡层并将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案,并同时在所述第一图案和所述第二图案的侧壁上形成第二聚合物层;以及在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。
附图说明
图1A至1C是说明用于形成半导体器件的开放区域的现有方法的剖面图。
图2A和2B是说明现有技术的工艺的示例性结果的剖面图。
图3A至3F是说明根据本发明一个实施例的用于形成半导体器件的开放区域的方法的剖面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是,本发明可以用不同的方式实施,并不应当解释为限定为本文所提供的实施例。另外,提供这些实施例是为了使本说明书充分和完整,并向本领域技术人员充分传达本发明的范围。在本说明书中,相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制,并且在某些情况下为了清楚地示出实施例的特征,可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时,其不仅表示第一层直接形成在第二层或衬底上的情况,还表示在第一层与第二层或衬底之间存在第三层的情况。
本发明的一个实施例提供一种半导体器件及其制造方法,所述半导体器件可以在用于形成具有大的高宽比的开放区域——诸如储存节点孔和金属接触插塞例如MIC——的工艺期间防止衬底不暴露以及弓形轮廓。为了说明本发明的一个实施例,本发明的以下实施例描述一种用于形成储存节点孔的方法。
图3A至3F是说明根据本发明的一个实施例的用于形成半导体器件的开放区域的方法的剖面图。
参照图3A,在衬底21之上形成第一材料层22。在衬底21中可以已经形成诸如晶体管、字线、位线等的既存结构。第一材料层22可以是模层(mold layer)。第一材料层22可以由可通过后续的表面处理而转变成第二材料的材料形成。第一材料层22也可以相对于后续表面处理所产生的第二材料层具有刻蚀选择性。更具体而言,第一材料层22可以是半导体层。例如,第一材料层22可以由硅(Si)形成,用于第一材料层22的硅可以是多晶硅或非晶硅。
当第一材料层22用作模层且被形成为绝缘层时,可能难以形成对于半导体器件所期望的特征而言足够厚的单个的第一材料层22。因此,可以使用层叠多个绝缘层的方法。虽然可以通过具有相同基材的多个层叠绝缘层来形成第一材料层22,但是形成开放区域的刻蚀工艺可能会变得复杂。具体而言,可能不能控制侧壁轮廓且可能不能正确地形成侧壁轮廓。然而,当第一材料层22是由半导体层(例如,硅层)形成时,如本发明的第一实施例所述,第一材料层22可以是实现第一材料层所期望的厚度的单个硅层。因为第一材料层22可以由单层形成,因此可以在没有前述问题的情况下执行刻蚀工艺和形成侧壁轮廓。此外,因为可以快速且在低温下沉积半导体层,因此在沉积第一材料层22前形成在衬底21中的既存结构可以保证热稳定性,且半导体器件可以更加具有生产性。
接下来,在第一材料层22之上形成硬掩模图案23。硬掩模图案23可以由选自氧化物层、氮化物层、氧氮化物层和含碳层的材料或它们的叠层来形成。
参照图3B,利用硬掩模图案23作为刻蚀阻挡层,执行对第一材料层22的一部分进行刻蚀的第一刻蚀工艺。刻蚀工艺产生第一图案25作为用以形成开放区域的工艺的一部分。将第一图案25形成为具有未刻蚀到衬底21的表面的深度并且不会出现刻蚀负载现象的深度。在第一材料层22被刻蚀到接近衬底21的表面的深度时可能会出现刻蚀负载现象。
可以通过干法刻蚀工艺来执行第一刻蚀工艺。第一刻蚀工艺在刻蚀第一材料层22的同时在第一图案25的侧壁上沉积第一聚合物层24。形成在第一图案25的侧壁上的第一聚合物层24形成垂直侧壁轮廓。第一聚合物层24在用于形成第一图案25的刻蚀工艺期间保护第一图案25的侧壁。为了形成第一图案25,可以使用气体混合物来执行刻蚀工艺,气体混合物包括一刻蚀第一材料层22就产生聚合物的气体、以及对沉积在第一图案25的侧壁上的第一聚合物层24的厚度进行控制的气体。更具体而言,当第一材料层22为硅层时,可以利用溴化氢(HBr)气体、三氟化氮(NF3)气体和氧气(O2)气体的混合气体(HBr/NF3/O2)来执行形成第一图案25的刻蚀工艺。溴化氢(HBr)气体用于一刻蚀第一材料层22就产生第一聚合物层24,三氟化氮(NF3)气体和氧气(O2)气体用于刻蚀第一聚合物层24并由此对第一图案25的侧壁上的第一聚合物层24的厚度进行控制。此外,氧气(O2)气体改善硬掩模图案23与第一材料层22之间的刻蚀选择性。
参照图3C,在用于形成第一图案25的刻蚀工艺结束后,执行清洁工艺以去除第一聚合物层24。可以通过干法清洁工艺或湿法清洁工艺去除第一聚合物层24。可以利用三氟化氮(NF3)气体和氧气(O2)气体的气体混合物执行干法清洁工艺。可以利用氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O;DI)的混合溶液(NH4OH/H2O2/H2O)或硫酸(H2SO4)、过氧化氢(H2O2)和去离子水(H2O;DI)的混合溶液(H2SO4/H2O2/H2O)执行湿法清洁工艺。
为了防止第一图案25的内部线宽减少和防止在进一步刻蚀第一材料层22的后续工艺期间发生刻蚀负载现象,利用清洁工艺将存留在第一图案25的侧壁上的第一聚合物层24去除。换言之,执行清洁工艺是为了防止因刻蚀负载现象而在每个开放区域的下部形成弓形轮廓,所述刻蚀负载现象是随着开放区域的深度增加或随着开放区域的高宽比增大而发生的。
参照图3D,执行表面处理以在第一图案25的表面上形成第二材料层22A。当通过表面处理使第一材料层22的表面发生转变时可以形成第二材料层22A。第二材料层22A是相对于第一材料层22具有刻蚀选择性的材料。执行表面处理是为了防止第一图案25的内部线宽因第二材料层22A的形成而减小。
表面处理可以是氧化、硝化(nitration)或氧氮碳共渗(oxynitrocarburising)表面处理。可以通过热处理、等离子体处理、自由基处理或其组合来执行氧化、硝化或氧氮碳共渗。例如,可以单独通过热处理、等离子体处理、自由基处理来执行表面处理,或可以通过同时执行例如热处理和等离子体处理来执行表面处理。
当第一材料层22为硅层时,形成在第一图案25的表面上的第二材料层22A可以是选自氧化硅层、氮化硅层和氧氮化硅(silicon oxynitride)层中的一种。沿着第一图案25的表面将形成在第一图案25的表面上的第二材料层22A形成为均匀的厚度。因为是以气体状态、离子状态、或自由基状态的形式将用于表面处理的反应物均匀地提供至形成有第一图案25的衬底结构的表面,因此第二材料层22A具有均匀的厚度。
参照图3E,执行第二刻蚀工艺以利用硬掩模图案23作为刻蚀阻挡来进一步刻蚀第一材料层22。在第二刻蚀工艺期间,第一材料层被刻蚀到第一图案25之下。在第二刻蚀工艺期间,因为作为各向异性刻蚀工艺的第二刻蚀工艺的方向性,因此形成在第一图案25的底部表面的第二材料层22A也被刻蚀。然而,第二刻蚀工艺不会影响图案轮廓。此后,将通过第二刻蚀工艺而形成在第一图案25之下的图案称为第二图案26。
可以通过干法刻蚀工艺执行第二刻蚀工艺。第二刻蚀工艺在第一图案25和第二图案26的侧壁上沉积第二聚合物层27以在刻蚀第一材料层22的同时形成垂直侧壁轮廓。为了形成第二图案26,可以利用用于一刻蚀第一材料层22就产生聚合物的气体混合物来执行刻蚀工艺。刻蚀工艺还可以使用对沉积在第一图案25和第二图案26的侧壁上的第二聚合物层27的厚度进行控制的气体混合物。更具体而言,当第一材料层22为硅层时,可以利用溴化氢(HBr)气体、三氟化氮(NF3)气体和氧气(O2)气体的混合气体(HBr/NF3/O2)来执行形成第二图案26的刻蚀工艺。使用溴化氢(HBr)气体以一刻蚀第一材料层22就产生第二聚合物层27,而使用三氟化氮(NF3)气体和氧气(O2)气体来刻蚀第二聚合物层27,并由此对在第二图案26的侧壁上的第二聚合物层27的厚度进行控制。此外,氧气(O2)气体改善硬掩模图案23与第一材料层22之间的刻蚀选择性。
第二材料层22A防止第一图案25的内部线宽减小同时保护第一图案25的侧壁。因此,在形成第二图案26的刻蚀工艺的期间第二聚合物层27形成在第二图案26的侧壁上。另外,第二聚合物层27防止衬底未被暴露在开放区域101中。
通过上述工艺,可以形成由第一图案25和第二图案26所形成的开放区域101。当用于形成第二图案26的刻蚀工艺结束时,第二材料层22A保留在第一图案25的侧壁上。虽然本发明的实施例描述的是通过执行第一刻蚀工艺、表面处理和第二刻蚀工艺来形成开放区域101,但是可以根据开放区域101的高宽比而以循环的方式重复地执行第一刻蚀工艺、表面处理和第二刻蚀工艺并且直到暴露出衬底11为止来形成开放区域101。
参照图3F,在形成第二图案26的刻蚀工艺结束之后,执行清洁工艺以去除在第二图案26的侧壁上的第二聚合物层27。可以通过干法刻蚀工艺或湿法刻蚀工艺去除第二聚合物层27。可以利用三氟化氮(NF3)气体和氧气(O2)气体的气体混合物来执行干法清洁工艺。可以利用氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水(H2O;DI)的混合溶液(NH4OH/H2O2/H2O)或硫酸(H2SO4)、过氧化氢(H2O2)和去离子水(H2O;DI)的混合溶液(H2SO4/H2O2/H2O)来执行湿法清洁工艺。
接下来,虽然未在附图中示出,但在形成开放区域101之后,去除硬掩模图案23,且在开放区域101的内部形成导电层。例如,导电层可以形成储存节点。可以将储存节点形成为圆柱状、凹状或柱状。
替代地,开放区域101可以形成为用于金属接触插塞例如MIC的接触孔。可以通过将绝缘间隔件形成在开放区域101的侧壁上并接着以导电材料间隙填充开放区域101的内部的一系列工艺而形成具有大的高宽比的金属接触插塞。根据本发明的另一个实施例,可以通过在不形成绝缘间隔件的情况下用导电材料间隙填充开放区域101的内部来形成具有大的高宽比的插塞,从而形成具有大的高宽比的插塞。此实施例还包括以下的工艺:去除第一材料层22和第二材料层22A、形成覆盖衬底11之上的插塞的绝缘层、以及执行平坦化工艺直到暴露插塞的上表面。
根据本发明的一个实施例所制造的半导体器件可以包括形成在衬底11之上的第一材料层22、经由第一材料层22暴露出衬底11的开放区域101、通过对第一材料层22执行表面处理而形成在开放区域101的侧壁上的第二材料层22A、以及形成在开放区域101内部的作为储存节点或插塞的导电层。因为可以通过刻蚀工艺以及经数个步骤对第一材料层22执行的表面处理而形成第二材料层22A来形成具有大的高宽比的开放区域101,因此可以改善半导体器件的可靠性。此外,开放区域没有弓形轮廓或不会不暴露出衬底。
虽然已结合具体的实施例描述了本发明,但是对于本领域技术人员而言明显的是,在不脱离所附权利要求所限定的本发明的主旨和范围的情况下,可以进行各种变化和修改。
Claims (25)
1.一种半导体器件,包括
第一材料层,所述第一材料层形成在衬底之上;
开放区域,所述开放区域形成在所述第一材料层中,暴露出所述第一材料层;
第二材料层,所述第二材料层是通过对所述第一材料层执行表面处理而在所述开放区域的侧壁上形成的;以及
导电层,所述导电层形成在所述开放区域的内部。
2.如权利要求1所述的半导体器件,其中,所述第二材料层是包含所述第一材料层的元素的化合物材料。
3.如权利要求1所述的半导体器件,其中,所述第二材料层是通过经表面处理使所述第一材料层发生转变而形成的,其中所述第一材料层相对于所述第二材料层具有刻蚀选择性。
4.如权利要求3所述的半导体器件,其中,所述第一材料层包括硅层,所述第二材料层包括硅绝缘层。
5.如权利要求1所述的半导体器件,其中,所述导电层包括储存节点或插塞。
6.一种制造半导体器件的方法,包括以下步骤:
在衬底之上形成第一材料层;
在所述第一材料层之上形成硬掩模图案;
利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案;
通过表面处理而在所述第一图案的表面上形成第二材料层;
利用所述硬掩模图案作为刻蚀阻挡层并将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案;以及
在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。
7.如权利要求6所述的方法,其中,所述第二材料层相对于所述第一材料层具有刻蚀选择性,且所述第二材料层是通过经所述表面处理使所述第一材料层发生转变而形成的。
8.如权利要求7所述的方法,其中,所述第一材料层包括硅层,所述第二材料层包括硅绝缘层。
9.如权利要求6所述的方法,其中,所述表面处理是通过选自氧化、硝化和氧氮碳共渗中的一种方法来执行的。
10.如权利要求9所述的方法,其中,所述表面处理是通过选自热处理、等离子体处理、自由基处理和它们的组合中的一种方法来执行的。
11.如权利要求6所述的方法,其中,所述导电层包括储存节点。
12.如权利要求6所述的方法,其中,所述导电层包括插塞,且还包括以下步骤:
在形成所述插塞之前,在所述开放区域的侧壁上形成绝缘间隔件。
13.如权利要求6所述的方法,其中,所述导电层包括插塞,且还包括以下步骤:
在形成所述导电层之后去除所述第一材料层和所述第二材料层;以及
形成将去除了所述第一材料层和所述第二材料层的空间间隙填充的绝缘层。
14.一种制造半导体器件的方法,包括:
在衬底之上形成第一材料层;
在所述第一材料层之上形成硬掩模图案;
利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案,并同时在所述第一图案的侧壁上形成第一聚合物层;
去除所述第一聚合物层;
通过表面处理而在所述第一图案的表面上形成第二材料层;
利用所述硬掩模图案作为刻蚀阻挡层将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案,并同时在所述第一图案和所述第二图案的侧壁上形成第二聚合物层;以及
在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。
15.如权利要求14所述的方法,其中,所述第二材料层相对于所述第一材料层具有刻蚀选择性,所述第二材料层是通过经所述表面处理使所述第一材料层发生转变来形成的。
16.如权利要求15所述的方法,其中,所述第一材料层包括硅层,所述第二材料层包括硅绝缘层。
17.如权利要求14所述的方法,其中,形成所述第一图案和所述第一聚合物层的步骤以及形成所述第二图案和所述第二聚合物层的步骤是利用气体混合物来执行的,所述气体混合物包括一刻蚀所述第一材料层就产生聚合物的气体和刻蚀所产生的聚合物的气体。
18.如权利要求17所述的方法,其中,在刻蚀所述第一材料层中产生所述聚合物的气体包括溴化氢气体。
19.如权利要求17所述的方法,其中,刻蚀所产生的聚合物的气体包括三氟化氮气体和氧气气体的混合气体。
20.如权利要求14所述的方法,其中,所述表面处理是通过选自氧化、硝化和氧氮碳共渗中的一种方法来执行的。
21.如权利要求20所述的方法,其中,所述表面处理是通过选自热处理、等离子体处理、自由基处理和它们的组合中的一种方法来执行的。
22.如权利要求14所述的方法,其中,所述导电层包括储存节点,且还包括以下步骤:
在形成所述导电层之后去除所述第一材料层和所述第二材料层。
23.如权利要求14所述的方法,其中,所述导电层包括插塞,且还包括以下步骤:
在形成所述插塞之前,在所述开放区域的侧壁上形成绝缘间隔件。
24.如权利要求14所述的方法,其中,所述导电层包括插塞,且还包括以下步骤:
在形成所述导电层之后去除所述第一材料层和所述第二材料层;以及
形成将去除了所述第一材料层和所述第二材料层的空间间隙填充的绝缘层。
25.如权利要求14所述的方法,其中,所述第一材料层被形成为单层。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2011-0079565 | 2011-08-10 | ||
KR1020110079565A KR101342038B1 (ko) | 2011-08-10 | 2011-08-10 | 반도체 장치 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN102931194A true CN102931194A (zh) | 2013-02-13 |
Family
ID=47645961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012101157716A Pending CN102931194A (zh) | 2011-08-10 | 2012-04-19 | 半导体器件及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US20130037961A1 (zh) |
KR (1) | KR101342038B1 (zh) |
CN (1) | CN102931194A (zh) |
TW (1) | TW201308418A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108206131A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构以及半导体结构的形成方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9543511B2 (en) * | 2015-03-12 | 2017-01-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | RRAM device |
US9761539B2 (en) * | 2015-06-29 | 2017-09-12 | Globalfoundries Inc. | Wafer rigidity with reinforcement structure |
US10903109B2 (en) * | 2017-12-29 | 2021-01-26 | Micron Technology, Inc. | Methods of forming high aspect ratio openings and methods of forming high aspect ratio features |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1378247A (zh) * | 2001-04-02 | 2002-11-06 | 华邦电子股份有限公司 | 高高宽比开口的蚀刻方法 |
US20030162395A1 (en) * | 2000-08-31 | 2003-08-28 | Micron Technology, Inc. | Method to eliminate striations and surface roughness caused by dry etch |
KR20040058765A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US20060180571A1 (en) * | 2005-02-16 | 2006-08-17 | Tokyo Electron Limited | Plasma etching method and apparatus, control program for performing the etching method, and storage medium storing the control program |
US20070243714A1 (en) * | 2006-04-18 | 2007-10-18 | Applied Materials, Inc. | Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step |
CN101067999A (zh) * | 2006-05-02 | 2007-11-07 | 海力士半导体有限公司 | 在半导体器件中制造精细图案的方法 |
KR20090037261A (ko) * | 2007-10-11 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
CN101501824A (zh) * | 2006-08-31 | 2009-08-05 | 美光科技公司 | 用于形成高纵横比特征和相关联结构的选择性蚀刻化学 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100571658B1 (ko) * | 2003-11-21 | 2006-04-17 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
US7253094B1 (en) * | 2003-12-22 | 2007-08-07 | Cypress Semiconductor Corp. | Methods for cleaning contact openings to reduce contact resistance |
US7265056B2 (en) * | 2004-01-09 | 2007-09-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming novel BARC open for precision critical dimension control |
US8124537B2 (en) * | 2008-02-12 | 2012-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for etching integrated circuit structure |
KR101022670B1 (ko) * | 2008-07-18 | 2011-03-22 | 주식회사 하이닉스반도체 | 다층의 필라형 전하저장전극을 구비한 반도체장치 및 그제조 방법 |
JP5317664B2 (ja) * | 2008-12-17 | 2013-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
KR101009338B1 (ko) * | 2009-05-22 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
-
2011
- 2011-08-10 KR KR1020110079565A patent/KR101342038B1/ko not_active IP Right Cessation
- 2011-12-21 US US13/334,031 patent/US20130037961A1/en not_active Abandoned
-
2012
- 2012-01-03 TW TW101100155A patent/TW201308418A/zh unknown
- 2012-04-19 CN CN2012101157716A patent/CN102931194A/zh active Pending
-
2014
- 2014-02-14 US US14/181,192 patent/US20140162453A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030162395A1 (en) * | 2000-08-31 | 2003-08-28 | Micron Technology, Inc. | Method to eliminate striations and surface roughness caused by dry etch |
CN1378247A (zh) * | 2001-04-02 | 2002-11-06 | 华邦电子股份有限公司 | 高高宽比开口的蚀刻方法 |
KR20040058765A (ko) * | 2002-12-27 | 2004-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US20060180571A1 (en) * | 2005-02-16 | 2006-08-17 | Tokyo Electron Limited | Plasma etching method and apparatus, control program for performing the etching method, and storage medium storing the control program |
US20070243714A1 (en) * | 2006-04-18 | 2007-10-18 | Applied Materials, Inc. | Method of controlling silicon-containing polymer build up during etching by using a periodic cleaning step |
CN101067999A (zh) * | 2006-05-02 | 2007-11-07 | 海力士半导体有限公司 | 在半导体器件中制造精细图案的方法 |
CN101501824A (zh) * | 2006-08-31 | 2009-08-05 | 美光科技公司 | 用于形成高纵横比特征和相关联结构的选择性蚀刻化学 |
KR20090037261A (ko) * | 2007-10-11 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108206131A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构以及半导体结构的形成方法 |
CN108206131B (zh) * | 2016-12-20 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构以及半导体结构的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20130017249A (ko) | 2013-02-20 |
TW201308418A (zh) | 2013-02-16 |
US20130037961A1 (en) | 2013-02-14 |
KR101342038B1 (ko) | 2013-12-16 |
US20140162453A1 (en) | 2014-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101716608B1 (ko) | 집적된 구조물을 제조하는 방법 및 수직으로 스택된 메모리 셀을 형성하는 방법 | |
US9117759B2 (en) | Methods of forming bulb-shaped trenches in silicon | |
US8283258B2 (en) | Selective wet etching of hafnium aluminum oxide films | |
US8846540B2 (en) | Semiconductor device with silicon-containing hard mask and method for fabricating the same | |
KR20070089058A (ko) | 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법 | |
US7807574B2 (en) | Etching method using hard mask in semiconductor device | |
CN102148191B (zh) | 接触孔形成方法 | |
US20090068842A1 (en) | Method for forming micropatterns in semiconductor device | |
US7585727B2 (en) | Method for fabricating semiconductor device having bulb-shaped recess gate | |
TWI647822B (zh) | 三維非揮發性記憶體及其製造方法 | |
KR100600044B1 (ko) | 리세스게이트를 구비한 반도체소자의 제조 방법 | |
CN102931194A (zh) | 半导体器件及其制造方法 | |
KR100492898B1 (ko) | 반도체 소자 제조 방법 | |
US20080003792A1 (en) | Method for forming a gate of a semiconductor device | |
KR100745398B1 (ko) | 텅스텐 패턴 형성 방법 및 이를 이용한 반도체 소자의제조방법. | |
CN110349908B (zh) | 自对准接触结构及其形成方法 | |
US20090011584A1 (en) | Method for forming transistor of semiconductor device | |
US7498221B2 (en) | Method of forming gate of semiconductor device | |
US20070004105A1 (en) | Method for fabricating semiconductor device | |
KR100582370B1 (ko) | 다마신공정을 이용한 게이트전극의 제조 방법 | |
KR100838392B1 (ko) | 반도체소자의 자기정렬콘택 식각 방법 | |
KR20130037519A (ko) | 캐패시터 및 그 제조 방법 | |
US20220328495A1 (en) | Method for manufacturing memory and memory | |
CN105990128B (zh) | 绝缘层的形成方法、eeprom及其形成方法 | |
KR20090078165A (ko) | 플래시 메모리 소자의 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130213 |