KR20150019922A - 홀 패턴 제조 방법, 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들이 해결하려는 과제는, 홀 패턴 자체의 불균일함은 개선하면서, 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있는 홀 패턴 제조 방법 및 반도체 장치 제조 방법을 제공하기 위한 것으로, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 홀 패턴 제조 방법은, 피식각층 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각배리어로 상기 피식각층을 식각하는 단계를 포함하는 홀 패턴 제조 방법을 포함하고, 상술한 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 광학처리 및 가교결합막을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성하는 효과, 또는 선택적 마스크 공정을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성하는 효과, 홀 패턴 자체의 불균일도는 개선하면서, 종횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴 형성을 가능케하여 반도체 소자의 수율을 향상시키는 효과가 있다.

Description

홀 패턴 제조 방법, 전자 장치 및 그 제조 방법{METHOD FOR MANUFACTURING HOLE PATTERN, AND ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 홀 패턴 자체의 불균일함은 개선하면서, 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 홀 패턴 제조 방법은 피식각층 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각배리어로 상기 피식각층을 식각하는 단계를 포함할 수 있다.
특히, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계; 상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및 상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 복수의 개구부는 종방향 간격 및 횡방향 간격이 균일한 간격을 가질 수 있다.
또한, 상기 갭필막을 형성하는 단계는, 상기 감광막패턴 상에 상기 개구부를 매립하는 반응막을 형성하는 단계; 상기 비광학처리된 제2영역의 감광막패턴과 상기 반응막을 결합시켜 가교결합막을 형성하는 단계; 및 결합되지 않은 상기 반응막을 제거하는 단계를 포함할 수 있고, 상기 반응막은 RELACS(resist enhancement lithography assisted by chemical shrink)막을 포함할 수 있다.
또한, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계; 상기 필라패턴 사이를 매립하는 갭필막을 형성하는 단계; 상기 갭필막 및 필라패턴 상에 상기 필라패턴을 일정간격으로 노출시키는 라인마스크를 형성하는 단계; 상기 라인마스크에 의해 노출된 상기 필라패턴을 제거하는 단계; 및 상기 필라패턴 및 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 라인타입의 중성물질패턴을 형성하는 단계; 상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계; 상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계; 상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및 상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치 제조 방법은 기판에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴을 식각배리어로 상기 제1층간절연막을 식각하여 상기 기판을 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀에 도전물질을 매립하여 제1콘택플러그를 형성하는 단계; 상기 제1콘택플러그에 연결되는 가변저항소자를 형성하는 단계; 상기 제1층간절연막 및 가변저항소자 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 상기 제2콘택플러그에 연결되는 도전라인을 형성하는 단계를 포함할 수 있다.
특히, 상기 제1마스크 패턴을 형성하는 단계는, 희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계; 상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및 상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 제1마스크 패턴을 형성하는 단계는, 희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계; 상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계; 상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계; 상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계; 상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 라인타입의 중성물질패턴을 형성하는 단계; 상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계; 상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계; 상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및 상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 제2콘택플러그를 형성하는 단계는, 상기 제2층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제2마스크 패턴을 형성하는 단계; 상기 제2마스크 패턴을 식각배리어로 상기 제2층간절연막을 식각하여 상기 가변저항소자의 상부면을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀에 도전물질을 매립하여 제2콘택플러그를 형성하는 단계를 포함할 수 있다.
또한, 상기 제2마스크 패턴을 형성하는 단계는, 희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계; 상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및 상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 제2마스크 패턴을 형성하는 단계는, 희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계; 상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계; 상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계; 상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계; 상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 라인타입의 중성물질패턴을 형성하는 단계; 상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계; 상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계; 상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및 상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 도전라인을 형성하는 단계 전에, 상기 가변저항소자 사이의 제2층간절연막 및 제1층간절연막을 식각하여 상기 기판을 노출시키는 제3콘택홀을 형성하는 단계; 상기 제3콘택홀에 도전물질을 매립하여 제3콘택플러그를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제3콘택홀을 형성하는 단계는, 상기 제2층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제3마스크 패턴을 형성하는 단계; 및 상기 제3마스크 패턴을 식각배리어로 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 기판을 노출시키는 제3콘택홀을 형성하는 단계를 포함할 수 있다.
또한, 상기 제3마스크 패턴을 형성하는 단계는, 희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계; 상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및 상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 제3마스크 패턴을 형성하는 단계는, 희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계; 상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계; 상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계; 상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계; 상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 마스크 패턴을 형성하는 단계는, 희생막 상에 라인타입의 중성물질패턴을 형성하는 단계; 상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계; 상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계; 상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계; 상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및 상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성된 제1층간절연막; 상기 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그; 상기 제1콘택플러그에 연결된 가변저항소자; 상기 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막; 상기 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그; 이웃하는 상기 가변저항소자 사이의 상기 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그; 및 상기 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 상기 제2콘택플러그 및/또는 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 가질 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 광학처리 및 가교결합막을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴 형성이 가능하다.
또한, 선택적 마스크 공정을 이용하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴 형성이 가능하다.
따라서, 홀 패턴 자체의 불균일도는 개선하면서, 종횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴 형성을 가능케하여 반도체 소자의 수율을 향상시키는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 단면도의 일 예이다.
도 2a 내지 도 2h는 도 1a 내지 도 1h를 A-A'방향에서 바라본 공정 단면도의 일 예이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 사시도의 일 예이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 사시도의 일 예이다.
도 5a 내지 도 5i는 도 4a 내지 도 4i를 A-A'방향에서 바라본 공정 단면도의 일 예이다.
도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 평면도의 일 예이다.
도 7a 내지 도 7l는 도 6a 내지 도 6l을 A-A'방향에서 바라본 공정 단면도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 평면도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도의 일 예이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 단면도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술할 본 발명의 실시예는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 정의하는 마스크 패턴 제조 방법 및 이를 이용한 반도체 장치 제조 방법을 제공한다. 일반적으로, 포토리소그래피 공정은 특정한 화학물질(Photoresist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트에 주사하여 마스크의 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반 사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정 및 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
현재 사용화되고 있는 단파장 광원의 경우 작은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하는 것이 어렵다. 특히, 홀 패턴 간의 간격이 종횡으로 비대칭 배열을 갖고자 할 경우 종횡으로 들어가는 광의 효과가 서로 달라 홀 패턴의 모양이 불균일하게 형성되며, 홀 패턴 모양의 불균일함은 반도체 소자의 수율을 감소시키는 문제점이 발생하는 바, 본 발명의 실시예는 홀 패턴이 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖도록 하면서, 홀 패턴 자체의 불균일한 모양을 개선할 수 있는 마스크 제조 방법 및 이를 이용한 반도체 장치 제조 방법을 제공한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 단면도의 일 예이다. 도 2a 내지 도 2h는 도 1a 내지 도 1h를 A-A'방향에서 바라본 공정 단면도의 일 예이다. 도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 사시도의 일 예이다. 각 도면에서 동일한 도면부호는 동일 영역을 가리키며, 이해를 돕기 위해 동일한 단계의 도면을 함께 설명하기로 한다.
도 1a, 2a 및 3a에 도시된 바와 같이, 희생막(101) 상에 제1 및 제2하드마스크막(102, 103)을 적층한다. 희생막(101)은 홀 패턴이 형성되는 영역으로, 기판, 도전막 및 절연막으로 이루어진 그룹 중에서 선택된 어느 하나 일 수 있다. 희생막(101)은 후속 공정에서 비대칭 배열의 홀 패턴을 형성하기 위한 식각배리어 역할을 할 수 있다.
제1하드마스크막(102)은 희생막(101)을 식각하기 위한 것으로, 희생막(101)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1하드마스크막(102)은 절연막을 포함할 수 있고, 카본막을 포함할 수 있다. 카본막은 예컨대 비정질카본막(Amorphous Carbon Layer)을 포함할 수 있다. 제1하드마스크막(102)은 희생막(101)의 식각배리어로 사용가능한 두께로 형성할 수 있다.
제2하드마스크막(103)은 적어도 제1하드마스크막(102)을 식각하기 위한 것으로, 제1하드마스크막(102)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2하드마스크막(103)은 예컨대, 폴리실리콘막 또는 실리콘산화질화막(SiON)의 단층구조를 포함할 수 있다. 또는, PETEOS(Plasma Enhanced Tetraethylorthosilicate)막 및 실리콘산화질화막의 적층구조를 포함할 수 있다. 제2하드마스크막(103)은 제1하드마스크막(102)의 식각배리어로 사용가능한 두께로 형성할 수 있다.
이어서, 제2하드마스크막(103) 상에 반사방지막(104, ARC;Anti Reflective Coating)을 형성한다. 반사방지막(104)은 감광막패턴(105)을 형성하기 위한 노광공정 및 후속 광학처리에서의 반사방지를 위한 것이다.
예컨대, 제1하드마스크막(102)을 1000Å∼1500Å의 두께로 형성할 수 있고, 제2하드마스크막(103)을 200Å∼500Å의 두께로 형성할 수 있으며, 반사방지막(104)을 200Å∼300Å의 두께로 형성할 수 있다. 이는 일 실시예에 해당하며, 각 하드마스크막 및 반사방지막의 두께는 희생막의 두께 및 공정 조건에 따라 변경될 수 있다.
이어서, 반사방지막(104) 상에 복수의 개구부(106)가 패터닝된 감광막패턴(105)을 형성한다. 감광막패턴(105)은 반사방지막(104) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)을 통해 종방향 간격과 횡방향 간격이 균일한 개구부가 정의되도록 패터닝할 수 있다. 예컨대, 최종적으로 구현할 홀 패턴의 횡방향 간격이 180nm이고, 종방향 간격이 90nm일 경우, 감광막패턴(105)을 통해 구현되는 홀 패턴(개구부(106)) 간의 간격은 횡방향 간격이 90nm이고, 종방향 간격이 90nm가 되도록 패터닝할 수 있다. 즉, 감광막패턴(105)을 통해 구현되는 홀 패턴(개구부(106)) 간의 간격은 종방향 간격과 횡방향 간격 모두 S1으로 동일하게 패터닝될 수 있다.
위와 같이 종방향 간격 및 횡방향 간격이 균일한 홀 패턴을 형성하는 경우, 종방향(세로방향) 및 횡방향(가로방향)으로 들어가는 광의 효과가 동일하기 때문에 홀 패턴모양의 불균일성 또한 개선할 수 있다.
도 1b, 2b 및 3b에 도시된 바와 같이, 감광막패턴(105)에 선택적으로 광학처리를 진행한다. 광학처리는 감광막패턴(105)에 레티클(107, Reticle)을 사용하여 선택적 영역에만 빔(Beam)을 조사하는 방법으로 진행할 수 있으며, 다른 실시예로 후속 반응막과 감광막패턴(105)의 결합이 가능한 연결고리 즉, 화학 구조식 상의 말단기가 깨지거나 변형되도록 하는 빛 또는 물질을 사용하여 진행할 수 있다.
레티클(107)은 유리판의 표면에 빛을 투과하지 않는 물질막을 형성한 후, 선택적으로 빛이 투과되도록 물질막을 패터닝하여 형성할 수 있다. 레티클(107)은 후속 반응막과 감광막패턴(105)의 결합이 필요한 영역 즉, 홀 패턴이 형성되지 않는 지역은 빔이 조사되지 않고, 홀 패턴을 형성할 영역의 감광막패턴(105)에만 선택적으로 빔이 조사될 수 있도록 패턴을 형성할 수 있다. 일 예로 종방향 간격과 횡방향 간격이 서로 비대칭 배열을 갖는 홀 패턴을 형성하는 경우, 레티클(107)은 종방향 또는 횡방향으로 연장된 라인타입의 물질막을 포함할 수 있다.
위와 같이 레티클(107)에 의해 선택적으로 광학처리가 진행된 감광막패턴(105)은 광학처리된 제1영역(105A) 및 비광학처리된 제2영역(105B)으로 나누어진다. 광학처리된 제1영역(105A)은 후속 반응막과의 연결고리가 끊어져 결합이 이루어지지 않는 영역이고, 비광학처리된 제2영역(105B)은 화학구조식의 변화가 없으므로, 감광막패턴과 후속 반응막이 결합되는 영역일 수 있다.
종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖는 홀 패턴을 형성하는 경우 광학처리된 제1영역(105A)과 비광학처리된 제2영역(105B)은 번갈아 형성될 수 있다. 제1영역(105A) 및 제2영역(105B)은 레티클(107)의 모양이 전사되어 라인타입으로 형성될 수 있다. 본 실시예에서는 홀 패턴의 횡방향 간격이 홀 패턴의 종방향 간격보다 넓은 비대칭 배열의 홀 패턴을 도시하여 설명하기로 한다.
따라서, 횡방향 즉, A-A' 방향에서 바라본 도 2b에서 레티클(107)은 유리판에 물질막이 일정간격 이격되도록 패터닝됨에 따라 감광막패턴(105, 도 2a 참조)이 제1영역(105A)과 제2영역(105B)으로 번갈아 형성될 수 있다. 즉, 이웃하는 개구부(106)를 정의하는 측벽이 각각 제1영역(105A)과 제2영역(105B)이 번갈아 나타나도록 광학처리를 진행할 수 있다.
도 1c, 2c 및 3c에 도시된 바와 같이, 개구부(106)를 매립하는 반응막(108)을 형성한다. 반응막(108)은 감광막패턴(105)과의 결합반응을 통해 특정 개구부 즉, 비광학처리된 제2영역(105B)의 개구부를 매립하기 위한 것이다.
반응막(108)은 감광막패턴(105)과 결합이 가능한 물질을 포함할 수 있다. 반응막(108)은 예컨대, 가교결합 물질막을 포함할 수 있다. 반응막(108)은 예컨대, RELACS(resist enhancement lithography assisted by chemical shrink)막을 포함할 수 있다. 반응막(108)은 스핀온(Spin On) 방식을 이용하여 형성할 수 있다.
반응막(108)은 개구부(106)가 충분히 매립되도록 적어도 감광막패턴(105)의 높이보다 두껍게 형성할 수 있다.
도 1d, 2d 및 3d에 도시된 바와 같이, 감광막패턴의 비광학처리된 제2영역(105B)과 반응막(108)을 결합시켜 가교결합막(108A)을 형성한다. 가교결합막(108A)을 형성하기 위해 열처리를 진행할 수 있다. 열처리는 비광학처리된 제2영역(105B)과 반응막(108) 간의 반응을 원활히 하기 위한 조건으로 진행할 수 있다.
특히, 열처리는 감광막패턴의 비광학처리된 제2영역(105B)과 반응막(108)이 모두 결합되어 개구부(106) 내에 매립된 반응막(108)이 모두 가교결합막(108A)으로 변경되는 조건으로 진행할 수 있다.
위와 같이, 열처리를 통해 감광막패턴의 비광학처리된 제2영역(105B)이 반응막(108)과 결합하여 가교결합막(108A)이 형성되고, 광학처리된 제1영역(105A)은 반응막(108)과 결합하지 않기 때문에, 광학처리된 제1영역(105A)의 개구부를 매립하는 반응막(108)은 물질의 변화없이 그대로 잔류한다. 물질의 변화없이 잔류하는 반응막(108)을 이하, '잔류반응막(108B)'이라고 한다.
따라서, 횡방향 즉, A-A' 방향에서 바라본 도 2d는 개구부 내에 잔류반응막(108B)과 가교결합막(108A)이 번갈아 형성될 수 있다.
도 1e, 2e 및 3e에 도시된 바와 같이, 결합되지 않은 잔류반응막(108B)을 제거한다. 가교 결합되지 않은 잔류반응막(108B)은 3차 증류수(초순수, DI(DeIonize) water)를 이용하여 현상할 수 있다.
따라서, 광학처리된 제1영역(105A)의 개구부(106)는 감광막패턴(105, 도 1a 참조)의 원래 홀 패턴이 그대로 노출되고, 비광학처리된 제2영역(105B)은 가교결합막(108A)에 의해 개구부(106)가 모두 매립될 수 있다. 이하, 개구부(106)에 매립된 가교결합막(108A)을 '갭필막(108A)'이라고 한다.
도 1f, 2f 및 3f에 도시된 바와 같이, 감광막패턴의 광학처리된 제1영역(105A)과 갭필막(108A)을 식각배리어로 반사방지막(104)을 식각하고, 이어서 제2하드마스크막(103)을 식각한다. 식각된 반사방지막(104)은 반사방지패턴(104A)이 되고, 식각된 제2하드마스크막(103)은 제2하드마스크패턴(103A)이 된다.
비광학처리된 제2영역(105B)의경우 갭필막(108A)에 의해 개구부(106)가 모두 매립되어, 광학처리된 제1영역(105A)에 의한 개구부(106)만 하부층 즉, 제2하드마스크패턴(103A)에 전사된다. 결국, 제2하드마스크패턴(103A)에 의해 정의된 개구부(106)의 간격은 도 1a의 그것보다 넓게 형성될 수 있다.
도 1g, 2g 및 3g에 도시된 바와 같이, 감광막패턴(105A, 105B) 및 갭필막(108A)을 제거한다. 감광막패턴(105A, 105B) 제거시 반사방지패턴(104A)도 함께 제거될 수 있다.
이어서, 제2하드마스크패턴(103A)을 식각배리어로 제1하드마스크막(102)을 식각하여 제1하드마스크패턴(102A)을 형성한다. 제1하드마스크패턴(102A) 역시 제2하드마스크패턴(103A)의 식각 형태가 전사된다.
결국, 제1 및 제2하드마스크패턴(102A, 103A)에 의해 정의되는 개구부(106)는 종방향 간격 S1보다 횡방향 간격 S2가 더 큰 비대칭 배열을 갖는다.
도 1h, 2h 및 3h에 도시된 바와 같이, 제1하드마스크패턴(102A)을 식각배리어로 희생막(101)을 식각하여 횡방향 간격과 종방향 간격이 서로 다른 비대칭 배열의 홀 패턴(109)이 정의된 희생패턴(101A)을 형성한다.
제2하드마스크패턴(103A)은 홀 패턴(109)이 형성되는 시점에서 제거되거나, 홀 패턴(109)을 형성하기 전에 제거공정을 통해 제거할 수 있다.
따라서, 종방향 간격과 횡방향 간격이 각각 S1과 S2로 서로 다른 비대칭 배열의 홀 패턴(109)이 정의된 희생패턴(101A)이 형성된다.
위와 같이, 본 실시예는 종방향 간격 및 횡방향 간격이 균일한 개구부를 갖는 감광막패턴을 형성하고, 선택적 광학처리에 의한 감광막패턴의 물질변화를 이용하여 반응막과 감광막패턴 간의 결합 반응을 방지함으로써 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있다. 특히, 본 실시예는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다.
본 실시예에서는 홀 패턴의 횡방향 간격이 종방향 간격보다 넓은 비대칭 배열을 도시하고 있으나, 이에 한정되지 않으며 동일한 원리로 반대방향 혹은 선택적 비대칭 배열 역시 응용가능하다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 사시도의 일 예이다. 도 5a 내지 도 5i는 도 4a 내지 도 4i를 A-A'방향에서 바라본 공정 단면도의 일 예이다. 각 도면에서 동일한 도면부호는 동일 영역을 가리키며, 이해를 돕기 위해 동일한 단계의 도면을 함께 설명하기로 한다.
도 4a 및 도 5a에 도시된 바와 같이, 희생막(201) 상에 제1, 제2 및 제3하드마스크막(202, 203, 204)을 적층한다. 희생막(201)은 홀 패턴이 형성되는 영역으로, 기판, 도전막 및 절연막으로 이루어진 그룹 중에서 선택된 어느 하나 일 수 있다. 희생막(201) 후속 공정에서 비대칭 배열의 홀 패턴을 형성하기 위한 식각배리어 역할을 할 수 있다.
제1하드마스크막(202)은 희생막(201)을 식각하기 위한 것으로, 희생막(201)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1하드마스크막(202)은 예컨대, 폴리실리콘막(Poly Silicon)을 포함할 수 있다. 제1하드마스크막(202)은 희생막(201)의 식각배리어로 사용가능한 두께로 형성할 수 있다.
제2하드마스크막(203)은 적어도 제1하드마스크막(202)을 식각하기 위한 것으로, 제1하드마스크막(202)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2하드마스크막(203)은 절연막을 포함할 수 있다. 제2하드마스크막(203)은 예컨대, 질화막(Nitride)을 포함할 수 있다. 제2하드마스크막(203)은 제1하드마스크막(202)의 식각배리어로 사용가능한 두께로 형성할 수 있다.
제3하드마스크막(204)은 제2하드마스크막(203)을 식각하기 위한 것으로, 제2하드마스크막(203)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제3하드마스크막(204)은 예컨대, 카본막을 포함할 수 있다. 카본막은 예컨대 비정질카본막(Amorphours carbon)을 포함할 수 있다.
이어서, 제3하드마스크막(204) 상에 제4하드마스크막(205)을 형성한다. 제4하드마스크막(205)은 제3하드마스크막(204)의 식각배리어 역할과 함께 후속 공정에서 감광막패턴 형성시 반사방지 역할을 할 수 있으며, 감광막패턴과 제3하드마스크막(204) 간의 풋팅(footing) 방지 역할도 할 수 있다. 제4하드마스크막(205)은 무기절연막을 포함할 수 있다. 제4하드마스크막(205)은 예컨대 실리콘산화질화막(SiON)을 포함할 수 있다.
예컨대, 희생막(201)을 1000Å∼4000Å으로 형성하는 경우, 제1하드마스크막(202)을 900Å∼2000Å의 두께로 형성할 수 있고, 제2하드마스크막(203)을 200Å∼900Å의 두께로 형성할 수 있으며, 제3하드마스크막(204)을 2000Å∼4000Å의 두께로 형성할 수 있고, 제4하드마스크막(205)을 200Å∼500Å의 두께로 형성할 수 있다. 이는 일 실시예에 해당하며, 각 하드마스크막의 두께는 희생막의 두께 및 공정 조건에 따라 변경될 수 있다.
이어서, 제4하드마스크막(205) 상에 제1감광막패턴(206)을 형성한다. 제1감광막패턴(206)을 형성하기 전에 제4하드마스크막(205) 상에 반사방지막을 추가로 형성할 수 있다.
제1감광막패턴(206)은 반사방지막 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development) 공정을 통해 종방향과 횡방향 간격이 균일한 필라 패턴이 형성되도록 패터닝할 수 있다. 예컨대, 최종적으로 구현할 홀 패턴의 횡방향 간격이 180nm이고, 종방향 간격이 90nm일 경우, 필라형의 감광막패턴(206)은 횡방향 간격이 90nm이고, 종방향 간격이 90nm가 되도록 패터닝할 수 있다. 즉, 필라형의 제1감광막패턴(206)은 종방향 간격과 횡방향 간격 모두 동일하게 패터닝될 수 있다.
도 4b 및 도 5b에 도시된 바와 같이, 제1감광막패턴(206, 도 4a 참조)을 식각배리어로 제4하드마스크막(205, 도 4a 참조) 및 제3하드마스크막(204, 도 4a 참조)을 식각한다.
이어서, 식각된 제3 및 제4하드마스크막(204, 205)을 식각배리어로 제2하드마스크막(203)을 식각하여 필라형의 제2하드마스크패턴(203A)을 형성한다.
이어서, 제3 및 제4하드마스크막(204, 205)을 제거한다. 이때, 제1감광막패턴(206)도 함께 제거될 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 제2하드마스크패턴(203A) 사이를 매립하는 갭필막(207)을 형성한다. 갭필막(207)은 후속 공정에서 홀 패턴을 형성하기 위한 식각배리어 역할을 할 수 있다. 갭필막(207)은 제1하드마스크막(202)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 갭필막(207)은 제2하드마스크패턴(203A)를 충분히 매립하도록 적어도 제2하드마스크패턴(203A)의 두께보다 두껍게 형성할 수 있다. 갭필막(207)은 유동성이 좋은 절연막을 포함할 수 있고, 예컨대 갭필막(207)은 폴리머막(Polymer)을 포함할 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 제2하드마스크패턴(203A)의 표면이 노출되는 타겟으로 갭필막(207, 도 5c 참조)을 식각한다. 따라서, 단면적으로는 제2하드마스크패턴(203A)과 갭필막패턴(207A)이 번갈아 반복되는 구조가 되고, 평면적으로는 필라형의 제2하드마스크패턴(203A) 사이를 갭필막패턴(207A)이 모두 매립하는 구조가 된다.
갭필막패턴(207A)을 형성하기 위한 식각공정은 전면식각(예컨대, 에치백) 또는 연마공정으로 진행할 수 있다. 연마공정은 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 공정을 포함할 수 있다.
도 4e 및 도 5e에 도시된 바와 같이, 제2하드마스크패턴(203A) 및 갭필막패턴(207A) 상에 제5하드마스크막(208)을 형성한다. 제5하드마스크막(208)은 예정된 홀 패턴만을 선택적으로 노출시키기 위한 것으로, 제2하드마스크패턴(203A) 및 갭필막패턴(207A)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제5하드마스크막(208)은 예컨대, 폴리실리콘막을 포함할 수 있다.
이어서, 제5하드마스크막(208) 상에 제2감광막패턴(209)을 형성한다. 제2감광막패턴(209)을 형성하기 전에 제5하드마스크막(208) 상에 반사방지막을 추가로 형성할 수 있다. 제2감광막패턴(209)은 반사방지막 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development) 공정을 통해 라인/스페이서가 번갈아 반복되는 라인타입으로 패터닝할 수 있다.
제2감광막패턴(209)의 라인/스페이서는 제2하드마스크패턴(203A)이 제2감광막패턴(209)에 의해 라인타입으로 노출되는 영역과 비노출되는 영역이 번갈아 반복되도록 패터닝할 수 있다.
도 4f 및 도 5f에 도시된 바와 같이, 제2감광막패턴(209)을 식각배리어로 제5하드마스크막(208, 도 4e 참조)을 식각한다. 식각된 제5하드마스크막(208)은 제5하드마스크패턴(208A)이 된다.
제5하드마스크패턴(208A) 역시 라인타입으로 패터닝되며, 제2하드마스크패턴(203A)이 번갈아 노출되도록 패터닝된다.
이어서, 제2감광막패턴(209)을 제거한다. 제2감광막패턴(209)은 건식식각으로 제거할 수 있다. 예컨대, 건식식각은 산소 스트립 공정을 포함할 수 있다.
도 4g 및 도 5g에 도시된 바와 같이, 제5하드마스크패턴(208A, 도 4f 참조)에 의해 노출된 제2하드마스크패턴(203A)을 제거하여 홀 패턴(210)을 형성한다.
이어서, 제5하드마스크패턴(208A)을 제거한다.
따라서, 필라형의 제2하드마스크패턴(203A)과 홀 패턴(210)이 번갈아 반복되는 구조가 형성된다. 홀 패턴(210)에 의해 하부층 즉, 제1하드마스크막(202)이 노출될 수 있다. 홀 패턴(210)은 종방향으로 동일한 간격을 갖고 배열되며, 횡방향으로는 제2하드마스크패턴(203A)과 번갈아 배치되므로 종방향의 간격보다 더 큰 간격을 갖을 수 있다.
도 4h 및 도 5h에 도시된 바와 같이, 제2하드마스크패턴(203A, 도 4g 참조) 및 갭필막패턴(207A, 도 4g 참조)을 식각배리어로 제1하드마스크막(202, 도 4g 참조)을 식각하여 홀 패턴(210)을 형성한다. 식각된 제1하드마스크막(202)은 '제1하드마스크패턴(202A)'으로 도시된다. 홀 패턴(210)은 도 4g의 홀 패턴(210)이 그대로 전사되어 동일한 영역을 나타내므로 동일한 도면부호를 사용하기로 한다.
결국, 홀 패턴(210)은 종방향 간격보다 횡방향 간격이 더 큰 비대칭 배열을 갖는다.
도 4i 및 도 5i에 도시된 바와 같이, 제1하드마스크패턴(202A)을 식각배리어로 희생막(201, 도 4h 참조)을 식각하여 횡방향 간격과 종방향 간격이 서로 다른 비대칭 배열의 홀 패턴(210)이 정의된 희생패턴(201A)을 형성한다. 홀 패턴(210)은 도 4h의 홀 패턴(210)이 그대로 전사되어 동일한 영역을 나타내므로 동일한 도면부호를 사용하기로 한다.
제1하드마스크패턴(202A)은 홀 패턴(210)이 형성되는 시점에서 제거되거나, 홀 패턴(210)을 형성하기 전에 제거공정을 통해 제거할 수 있다.
따라서, 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴(210)이 정의된 희생패턴(201A)이 형성된다.
위와 같이, 본 실시예는 종방향 간격 및 횡방향 간격이 균일한 필라형의 하드마스크패턴을 형성한 후, 갭필막으로 매립하고, 상부에 라인타입의 마스크를 적용하여 선택적으로 하드마스크패턴을 제거함으로써 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있다.
특히, 본 실시예는 콘택홀이 아닌 필라구조를 형성 한 후, 갭필막을 매립하고 선택적으로 필라구조를 제거하는 공정을 통해 콘택홀 식각시 오픈불량이나 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으므로 보다 안정적인 공정 진행이 가능하다.
본 실시예에서는 홀 패턴의 횡방향 간격이 종방향 간격보다 넓은 비대칭 배열을 도시하고 있으나, 이에 한정되지 않으며 동일한 원리로 반대방향 혹은 선택적 비대칭 배열 역시 응용가능하다.
도 6a 내지 도 6l은 본 발명의 일 실시예에 따른 마스크 패턴 제조 방법의 평면도의 일 예이다. 도 7a 내지 도 7l는 도 6a 내지 도 6l을 A-A'방향에서 바라본 공정 단면도의 일 예이다. 각 도면에서 동일한 도면부호는 동일 영역을 가리키며, 이해를 돕기 위해 동일한 단계의 도면을 함께 설명하기로 한다.
도 6a 및 도 7a에 도시된 바와 같이, 희생막(301) 상에 제1 및 제2하드마스크막(302, 303)을 적층한다. 희생막(301)은 홀 패턴이 형성되는 영역으로, 기판, 도전막 및 절연막으로 이루어진 그룹 중에서 선택된 어느 하나 일 수 있다. 희생막(301)은 후속 공정에서 비대칭 배열의 홀 패턴을 형성하기 위한 식각배리어 역하릉ㄹ 할 수 있다.
제1하드마스크막(302)은 희생막(301)을 식각하기 위한 것으로, 희생막(301)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1하드마스크막(302)은 예컨대 카본막을 포함할 수 있다. 예컨대, 카본막은 비정질카본막을 포함할 수 있다. 제1하드마스크막(302)은 희생막(301)의 식각배리어로 사용가능한 두께로 형성할 수 있다.
제2하드마스크막(303)은 적어도 제1하드마스크막(302)을 식각하기 위한 것으로, 제1하드마스크막(302)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2하드마스크막(303)은 예컨대, 폴리실리콘막 또는 실리콘산화질화막을 포함할 수 있다. 또는, 제2하드마스크막(303)은 예컨대, 실리콘산화질화막과 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막의 적층구조를 포함할 수 있다.
이어서, 제2하드마스크막(303) 상에 중성물질막(Neutral Material, 304)을 형성한다. 중성물질막(304)은 후속 공중합체의 자기배열시 친수성영역과 소수성영역을 나누기 위해 형성할 수 있다.
이어서, 중성물질막(304) 상에 제1감광막패턴(305)을 형성한다. 제1감광막패턴(305)은 중성물질막(304)을 패터닝하기 위한 것으로, 비대칭 콘택홀 예정지역을 따라 연장된 라인타입으로 형성할 수 있다.
도 6b 및 도 7b에 도시된 바와 같이, 제1감광막패턴(305)을 식각배리어로 중성물질막(304, 도 6a 참조)을 식각한다. 제1감광막패턴(305)과 같이 라인타입으로 패터닝된 중성물질막을 이하, 중성물질패턴(304A)이라고 한다.
도 6c 및 도 7c에 도시된 바와 같이, 제1감광막패턴(305, 도 6b 참조)을 제거한다. 제1감광막패턴(305)은 건식식각으로 제거할 수 있다. 건식식각은 예컨대, 산소 스트립 공정으로 진행할 수 있다.
도 6d 및 도 7d에 도시된 바와 같이, 중성물질패턴(304A) 및 제2하드마스크막(303) 상에 제2감광막(306)을 코팅(Coating)한다.
도 6e 및 도 7e에 도시된 바와 같이, 제2감광막(306, 도 6d 참조)을 노광(Exposure) 및 현상(Development) 공정을 통해 패터닝하여 종방향과 횡방향 간격이 균일한 홀 패턴을 정의하는 제2감광막패턴(306A)을 형성한다. 에컨대, 최종적으로 구현할 홀 패턴 간의 횡방향 간격이 180nm이고, 종방향 간격이 90nm일 경우, 제2감광막패턴(306A)은 횡방향과 종방향 간격이 모두 90nm 인 홀 패턴이 정의되도록 패터닝할 수 있다. 또한, 본 실시예에서는 후속 블록 공중합체의 측벽스페이서 형성으로 인해 홀 패턴의 크기가 작아짐을 감안하여 예상 콘택홀의 크기보다 크게 패터닝할 수 있다.
제2감광막패턴(306A)에 의해 정의된 홀 패턴은 중성물질패턴(304A)이 노출되는 영역과 제2하드마스크막(303)이 노출되는 영역이 번갈아 나타날 수 있다.
도 6f 및 도 7f에 도시된 바와 같이, 제2감광막패턴(306A)에 의해 정의된 홀 패턴 사이를 매립하는 충분한 두께로 블록 공중합체(307, Block copolymer)를 형성한다. 블록 공중합체(307)는 친수성기를 갖는 폴리머와 소수성기를 갖는 폴리머로 구성된 블록 공중합체를 포함할 수 있으며, 열에 의해 자기배열되는 특성을 가질 수 있다.
도 6g 및 도 7g에 도시된 바와 같이, 블록 공중합체(307, 도 6f 참조)를 자기배열 시킨다. 자기배열은 베이크 공정으로 진행할 수 있다. 블록 공중합체(307)의 자기배열은 베이크 공정 외에 자기배열을 가능케하는 어떠한 공정도 수행이 가능하다. 블록 공중합체의 자기배열에 따라 중성물질패턴(304A)이 형성된 상부 즉, 홀 패턴의 중심부에는 소수성폴리머(307B)가 배열되고, 중성물질패턴(304A)이 형성되지 않은 제2감광막패턴(306A)의 측벽 및 제2하드마스크막(303)이 노출된 홀 패턴 부분은 친수성폴리머(307A)가 배열된다.
도 6h 및 도 7h에 도시된 바와 같이, 소수성폴리머(307B, 도 6g 참조)를 선택적으로 제거한다. 소수성폴리머가 선택적으로 제거되도록 친수성폴리머(307A)에 대해 식각선택비를 갖는 물질을 사용하여 제거공정을 진행할 수 있다.
이에 따라, 중성물질패턴(304A)이 노출된 부분은 제2감광막패턴(306A)의 측벽에만 스페이서 형태로 친수성폴리머(307A)가 잔류하고, 중성물질패턴(304A)이 없는 부분은 제2감광막패턴(306A)에 의해 정의된 홀 패턴이 모두 친수성폴리머(307A)에 의해 매립된 형태를 가질 수 있다.
도 6i 및 도 7i에 도시된 바와 같이, 친수성폴리머(307A) 및 제2감광막패턴(306A)을 식각배리어로 중성물질패턴(304A, 도 6h 참조)을 식각한다. 식각된 중성물질패턴은 도면부호 304B로 도시하기로 한다.
중성물질패턴(304B)이 식각됨에 따라 하부의 제2하드마스크막(303)이 노출될 수 있다.
도 6j 및 도 7j에 도시된 바와 같이, 친수성폴리머(307A) 및 제2감광막패턴(306A)을 식각배리어로 제2하드마스크막(303, 도 6i 참조)을 식각한다. 식각된 제2하드마스크막을 이하, 제2하드마스크패턴(303A)이라고 한다.
도 6k 및 도 7k에 도시된 바와 같이, 친수성폴리머(307A), 제2감광막패턴(306A) 및 중성물질패턴(304B)을 제거한다.
제2하드마스크패턴(303A)은 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의되도록 패터닝된다. 이는, 도 6g에서 중성물질패턴이 없는 부분의 제2감광막패턴 사이를 친수성폴리머가 모두 매립하여, 하부의 제2하드마스크막을 노출시키지 않음으로써, 도 6i 및 도 6j의 식각공정이 진행되지 않도록 했기 때문이다.
결과적으로, 제2하드마스크패턴(303A)은 종방향으로 동일한 간격을 갖고 횡방향으로는 종방향의 간격보다 더 큰 간격을 갖는 비대칭 배열의 홀 패턴을 정의할 수 있다.
이어서, 제2하드마스크패턴(303A)을 식각배리어로 제1하드마스크막(302)을 식각한다. 식각된 제1하드마스크막은 도면부호 302A로 도시하기로 한다.
도 6l 및 도 7l에 도시된 바와 같이, 제2 및 제1하드마스크패턴(303A, 302A, 도 6k 참조)을 식각배리어로 희생막(301, 도 6k 참조)을 식각하여 횡방향 간격과 종방향 간격이 서로 다른 비대칭 배열의 홀 패턴(308)이 정의된 희생패턴(301A)을 형성한다.
제2 및 제1하드마스크패턴(303A, 302A)은 홀 패턴(308)이 형성되는 시점에서 제거되거나, 홀 패턴(308)을 형성한 후 제거공정을 통해 제거할 수 있다.
따라서, 종방향 간격과 횡방향 가격이 서로 다른 비대칭 배열의 홀 패턴(308)이 정의된 희생패턴(301A)이 형성된다.
위와 같이, 본 실시예는 국부적으로 중성물질패턴을 형성하고, 소수성폴리머와 친수성폴리머를 포함하는 블록 공중합체를 형성한 후, 베이킹 공정을 통해 자기배열하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴을 형성할 수 있다.
본 실시예에서는 홀 패턴의 횡방향 간격이 종방향 간격보다 넓은 비대칭 배열을 도시하고 있으나, 이에 한정되지 않으며 동일한 원리로 반대방향 혹은 선택적 비대칭 배열 역시 응용가능하다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 평면도의 일 예이다.
도 8에 도시된 바와 같이, 기판(11)에 소자분리막(12)이 형성되고, 라인타입의 활성영역(13)이 형성될 수 있다. 그리고, 활성영역(13)에 교차되는 방향으로 스위칭소자(BG, Buried gate)가 형성될 수 있다. 본 실시예에서는 라인타입의 활성영역(13)과 매립게이트 형태의 스위칭소자(BG)를 도시하고 있으나, 이에 한정되지 않으며 활성영역(13)의 경우 섬 형태(island type)의 활성영역 등을 더 포함할 수 있고, 스위칭소자(BG)의 경우 매립형 게이트 외에 리세스형 또는 평판형 또는 수직형 등 모든 종류의 적용가능한 게이트 형태를 포함할 수 있다.
그리고, 활성영역(13)의 상부에는 가변저항소자 및 소스라인콘택(Source Line Contact) 등이 형성될 수 있다. 이때, 가변저항소자 및 소스라인콘택은 서로 어긋나게 반복 배치될 수 있으며, 소스라인콘택은 한 쌍의 스위칭소자(BG) 사이에 배치될 수 있다. 또한, 가변저항소자는 매트릭스 형태로 배치될 수 있고, 소스라인콘택은 1개의 소스라인콘택이 다수의 가변저항소자에 동일한 간격을 갖도록 배치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도의 일 예이다. 도 9는 도 8을 I-I' 방향에서 바라본 반도체 장치의 일 예를 나타내는 단면도이다. 이해를 돕기 위해 도 6과 동일한 도면부호를 사용하여 설명하기로 한다.
도 9에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 요구되는 소정의 구조물 예컨대, 스위칭소자(switching elecment) 등이 형성된 기판(11), 기판(11)에 형성된 소자분리막(12) 및 소자분리막(12)에 의해 정의된 활성영역(13)을 포함할 수 있다. 그리고, 기판(11) 상에 형성된 제1층간절연막(14) 및 제1층간절연막(14)을 관통하여 스위칭소자의 일단과 가변저항소자(21)를 전기적으로 연결하는 제1콘택플러그(16)를 더 포함할 수 있다. 가변저항소자(21)는 제1층간절연막(14) 상에 형성될 수 있다.
그리고, 가변저항소자(21) 사이를 매립하는 제2층간절연막(22A)과 제2층간절연막(22A) 상에 형성된 제1 및 제2도전라인(27, 28)을 포함할 수 있다. 또한, 가변저항소자(21) 상부의 제2층간절연막(22A)을 관통하여 가변저항소자(21)와 제1도전라인(27)을 전기적으로 연결하는 제2콘택플러그(24)를 더 포함할 수 있다.
그리고, 가변저항소자(21) 사이에 제1 및 제2층간절연막(14, 22A)을 관통하여 제2도전라인(28)과 기판(11)을 연결하는 제3콘택플러그(26)를 포함할 수 있다.
가변저항소자(21)는 제1전극(17), 가변저항막(18), 제2전극(19)의 적층구조를 포함할 수 있고, 적층구조의 측벽에 형성된 스페이서(20)를 포함할 수 있다. 가변저항소자(21)는 제1전극(17) 또는/및 제2전극(19)을 통해 인가되는 바이어스(예컨대, 전압 또는 전류)에 따라 서로 다른 저항 상태(또는, 서로 다른 저항값) 사이를 스위칭하는 특성을 가질 수 있다. 이러한 특성은 다양한 분야에서 활용이 가능하다. 일례로, 데이터를 저장하는 데이터 스토리지(Data Storage)로 가변저항소자(21)를 사용할 수 있다.
가변저항막(18)은 제1전극(17) 또는/및 제2전극(19)을 통해 인가되는 바이어스에 의하여 가변 저항 특성을 나타내며, 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변저항막(18)은 상변화물질을 포함할 수 있다. 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다. 상변화물질은 외부 자극(예컨대, 전압 또는 전류)에 의해 결정상태가 비정질상태(Amorphous state) 또는 결정질상태(Crystal state)로 변화하는 것으로 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(18)은 금속산화물을 포함할 수 있다. 금속산화물은 전이금속산화물(Transistion Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다. 금속산화물은 막내 공공(vacancy)을 포함하고, 외부 자극에 의한 공공의 거동에 따른 도전경로(conductive path)의 생성 및 소멸에 의하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(18)은 두 자성체 사이에 터널배리어막(Tunnel Barrier layer)이 개재된 적층막을 포함할 수 있다. 두 자성체막 사이에 터널배리어막이 개재된 적층막을 자기터널접합(Magnetic Tunnel Junction, MTJ)이라 지칭하기도 한다. 두 자성체막 사이에 터널배리어막이 개재된 적층막은 두 자성체막의 자화 방향에 따라 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성체막의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성체막의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다. 그러나, 본 실시예는 이에 한정되는 것이 아니며, 가변저항막(18)으로는 제1전극(17) 또는/및 제2전극(19)에 인가되는 바이어스에 서로 다른 저항 상태 사이를 스위칭할 수 있는 가변 저항 특성을 만족하는 모든 물질을 적용할 수 있다.
스위칭소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 각각의 단위셀마다 배치될 수 있으며, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭소자의 일단은 제1콘택플러그(14)와 전기적으로 연결될 수 있고, 타단은 제3콘택플러그(26)를 통해 소스라인(Source line)과 전기적으로 연결될 수 있다.
제1 및 제2콘택플러그(16, 24)는 반도체막 또는 금속성막을 포함할 수 있으며, 제1 및 제2콘택플러그(16, 24)의 선폭(또는 면적)보다 가변저항소자(100)의 선폭이 더 클 수 있다. 제1 및 제2콘택플러그(16, 24)는 평면상에서 동일 위치에 배치될 수 있다. 제1콘택플러그(16) 및/또는 제2콘택플러그(24)는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고 배치될 수 있다.
제3콘택플러그(26)는 기판(11)과 제2도전라인(28) 즉, 소스라인을 전기적으로 연결시키기 위한 콘택플러그일 수 있고, 이러한 콘택플러그를 소스라인콘택(Source Line Contact, SLC)이라고 하기도 한다. 제3콘택플러그(26)는 가변저항소자(21)와 동일선상에 형성되지 않도록 도 6의 배치도와 같이 서로 어긋나게 반복 배치될 수 있다. 제3콘택플러그(26)는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고 배치될 수 있다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 단면도의 일 예이다. 도 10a 내지 도 10i는 도 8을 I-I' 방향에서 바라본 반도체 장치 제조 방법의 일 예를 나타내는 공정 단면도이다. 이해를 돕기 위해 도 8 및 도 9과 동일한 도면부호를 사용하여 설명하기로 한다.
도 10a에 도시된 바와 같이, 소정의 구조물 예컨대, 스위칭소자(미도시) 등이 형성된 기판(11)을 제공한다. 기판(11)은 기판(11)에 형성된 소자분리막(12) 및 소자분리막(12)에 의해 정의된 활성영역(13)을 포함할 수 있다. 여기서, 스위칭 소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭소자의 일단은 후술하는 제1콘택플러그와 전기적으로 연결될 수 있고, 타단은 후술하는 제3콘택플러그를 통해 소스라인(Source line)과 전기적으로 연결될 수 있다.
이어서, 기판(11) 상에 제1층간절연막(14)을 형성한다. 제1층간절연막(14)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 제1층간절연막(14)을 관통하여 기판(11)을 노출시키는 제1콘택홀(15)을 형성한다. 제1콘택홀(15)은 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖는 홀 패턴으로 형성될 수 있다. 제1콘택홀(15)을 형성하기 위한 공정은 도 1a 내지 도 7l를 통해 형성된 제1 내지 제3실시예 중에 하나의 마스크 패턴 제조 방법으로 진행할 수 있다. 이때, 각 실시예에서 지칭하는 희생패턴(101A, 201A, 301A)은 제1층간절연막(14)을 가리킬 수 있고, 홀 패턴(109, 210, 308)은 제1콘택홀(15)을 가리킬 수 있다.
본 실시예의 마스크 패턴 제조 방법을 적용한 제1콘택홀 공정은 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다.
도 10b에 도시된 바와 같이, 제1콘택홀(15)에 도전물질을 갭필하여 제1콘택플러그(16)를 형성한다. 제1콘택플러그(16)는 제1콘택홀(15)이 갭필되도록 전면에 도전물질을 형성하고, 인접한 콘택플러그 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 제1층간절연막(14)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 10c에 도시된 바와 같이, 제1콘택플러그(16)를 포함하는 제1층간절연막(14) 상에 가변저항소자(21)를 형성한다. 가변저항소자(21)는 제1콘택플러그(16)를 통해 기판(11)에 연결된다. 가변저항소자(21)는 제1전극(17), 가변저항막(18), 제2전극(19)의 적층구조를 포함할 수 있고, 적층구조의 측벽에 형성된 스페이서(20)를 포함할 수 있다.
가변저항소자(21)는 제1전극(17) 또는/및 제2전극(19)을 통해 인가되는 바이어스(예컨대, 전압 또는 전류)에 따라 서로 다른 저항 상태(또는, 서로 다른 저항값) 사이를 스위칭하는 특성을 가질 수 있다. 이러한 특성은 다양한 분야에서 활용이 가능하다. 일례로, 데이터를 저장하는 데이터 스토리지(Data Storage)로 가변저항소자(21)를 사용할 수 있다.
가변저항막(18)은 제1전극(17) 또는/및 제2전극(19)을 통해 인가되는 바이어스에 의하여 가변 저항 특성을 나타내며, 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변저항막(18)은 상변화물질을 포함할 수 있다. 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다. 상변화물질은 외부 자극(예컨대, 전압 또는 전류)에 의해 결정상태가 비정질상태(Amorphous state) 또는 결정질상태(Crystal state)로 변화하는 것으로 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(18)은 금속산화물을 포함할 수 있다. 금속산화물은 전이금속산화물(Transistion Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다. 금속산화물은 막내 공공(vacancy)을 포함하고, 외부 자극에 의한 공공의 거동에 따른 도전경로(conductive path)의 생성 및 소멸에 의하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 또한, 가변저항막(18)은 두 자성체 사이에 터널배리어막(Tunnel Barrier layer)이 개재된 적층막을 포함할 수 있다. 두 자성체막 사이에 터널배리어막이 개재된 적층막을 자기터널접합(Magnetic Tunnel Junction, MTJ)이라 지칭하기도 한다. 두 자성체막 사이에 터널배리어막이 개재된 적층막은 두 자성체막의 자화 방향에 따라 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성체막의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성체막의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다. 그러나, 본 실시예는 이에 한정되는 것이 아니며, 가변저항막(18)으로는 제1전극(17) 또는/및 제2전극(19)에 인가되는 바이어스에 서로 다른 저항 상태 사이를 스위칭할 수 있는 가변 저항 특성을 만족하는 모든 물질을 적용할 수 있다.
제1전극(17) 및 제2전극(21)은 금속성막을 포함할 수 있다. 금속성막은 금속원소를 포함하는 도전막을 의미하며, 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다.
제1전극(17)은 가변저항소자(21)의 하부전극(Bottom Electrode)으로 작용하고, 제2전극(19)은 가변저항소자(21)의 상부전극(Top Electrode)으로 작용하며, 공정간 가변저항소자(21) 및 제1전극(17)을 보호하는 역할을 할 수 있다.
스페이서(20)는 절연물질을 포함할 수 있다. 구체적으로, 스페이서(20)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
도 10d에 도시된 바와 같이, 제1층간절연막(14) 및 가변저항소자(21) 상에 제2층간절연막(22)을 형성한다. 제2층간절연막(22)은 가변저항소자(21) 사이를 매립하기 충분한 두께로 형성할 수 있다. 예컨대, 제2층간절연막(22)은 가변저항소자(21)의 상부면보다 높은 표면두께를 갖도록 형성할 수 있다. 제2층간절연막(22)은 제1층간절연막(14)과 동일한 물질로 형성할 수 있다. 제2층간절연막(22)은 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 10e에 도시된 바와 같이, 제2층간절연막(22, 도 10d 참조)을 선택적으로 식각하여 가변저항소자(21)의 상부를 노출시키는 제2콘택홀(23)을 형성한다. 식각된 제2층간절연막은 도면부호 22A로 도시한다.
제2콘택홀(23)은 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖는 홀 패턴으로 형성될 수 있다. 제2콘택홀(23)을 형성하기 위한 공정은 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 하나의 마스크 패턴 제조 방법으로 진행할 수 있다. 이때, 각 실시예에서 지칭하는 희생패턴(101A, 201A, 301A)은 제2층간절연막(22A)을 가리킬 수 있고, 홀 패턴(109, 210, 308)은 제2콘택홀(23)을 가리킬 수 있다.
본 실시예의 마스크 패턴 제조 방법을 적용한 제2콘택홀 공정은 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다.
도 10f에 도시된 바와 같이, 제2콘택홀(23)에 도전물질을 갭필하여 제2콘택플러그(24)를 형성한다. 제2콘택플러그(24)는 제2콘택홀(23)이 갭필되도록 전면에 도전물질을 형성하고, 인접한 콘택플러그 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 제2층간절연막(22A)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 10g에 도시된 바와 같이, 이웃하는 가변저항소자(21) 사이의 제2 및 제1층간절연막(22A, 14)을 선택적으로 식각하여 기판(11)을 노출시키는 제3콘택홀(25)을 형성한다.
제3콘택홀(25)은 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖는 홀 패턴으로 형성될 수 있다. 제3콘택홀(25)을 형성하기 위한 공정은 도 1a 내지 도 7l를 통해 형성된 제1 내지 제3실시예 중 하나의 마스크 패턴 제조 방법으로 진행할 수 있다. 이때, 각 실시예에서 지칭하는 희생패턴(101A, 201A, 301A)은 제2 및 제1층간절연막(22A, 14)을 가리킬 수 있고, 홀 패턴(109, 210, 308)은 제3콘택홀(25)을 가리킬 수 있다.
본 실시예의 마스크 패턴 제조 방법을 적용한 제3콘택홀 공정은 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다.
도 10h에 도시된 바와 같이, 제3콘택홀(25)에 도전물질을 갭필하여 제3콘택플러그(26)를 형성한다. 제3콘택플러그(26)는 제3콘택홀(25)이 갭필되도록 전면에 도전물질을 형성하고, 인접한 콘택플러그 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 제2층간절연막(22A)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 10i에 도시된 바와 같이, 제1콘택플러그 및 제3콘택플러그(24, 26)를 포함하는 제2층간절연막(22A) 상에 제1 및 제2도전라인(27, 28)을 형성한다.
제1 및 제2도전라인(27, 28)은 금속성막을 포함할 수 있다. 금속성막은 금속원소를 포함하는 도전막을 의미하며, 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다. 또한, 제1 및 제2도전라인(27, 28)은 동일 마스크를 적용하여 동시에 형성할 수 있으나, 각각 연결되는 부분에 따라 제1도전라인(27)은 비트라인(Bit line)이 될 수 있고, 제2도전라인(28)은 소스라인(Source line)이 될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 11 내지 도 15는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 11에 도시된 바와 같이, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 기억부(1010)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 마이크로프로세서(1000)의 크기를 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 12를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해 캐시 메모리부(1120)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 프로세서(1100)의 크기를 감소시킬 수 있다.
도 12에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 13을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 주기억장치(1220)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 보조기억장치(1230)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 14를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 받노체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 임시 저장 장치(1340)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 크기를 감소시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 15를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 메모리(1410)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성이 향상되고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성된 제1층간절연막, 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그, 제1콘택플러그에 연결된 가변저항소자, 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막, 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그, 이웃하는 가변저항소자 사이의 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그, 및 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인을 포함할 수 있다.
특히, 제1 내지 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖고, 이를 위해 도 1a 내지 도 7l에 도시된 제1 내지 제3실시예 중 어느 하나의 마스크 제조 방법을 적용하여 콘택홀을 형성함으로써 종방향 및 횡방향으로 광 효과를 다르게 할 필요가 없으므로, 광 효과의 불균일성에 따른 홀 패턴의 불균일도를 개선할 수 있으며, 소자의 수율을 향상시킬 수 있다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시킬 수 있고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102A : 희생패턴
109 : 홀 패턴

Claims (27)

  1. 피식각층 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각배리어로 상기 피식각층을 식각하는 단계
    를 포함하는 홀 패턴 제조 방법.
  2. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계;
    상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및
    상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 홀 패턴 제조 방법.
  3. 제2항에 있어서,
    상기 복수의 개구부는 종방향 간격 및 횡방향 간격이 균일한 간격을 갖는 홀 패턴 제조 방법.
  4. 제2항에 있어서,
    상기 갭필막을 형성하는 단계는,
    상기 감광막패턴 상에 상기 개구부를 매립하는 반응막을 형성하는 단계;
    상기 비광학처리된 제2영역의 감광막패턴과 상기 반응막을 결합시켜 가교결합막을 형성하는 단계; 및
    결합되지 않은 상기 반응막을 제거하는 단계
    를 포함하는 홀 패턴 제조 방법.
  5. 제4항에 있어서,
    상기 반응막은 RELACS(resist enhancement lithography assisted by chemical shrink)막을 포함하는 홀 패턴 제조 방법.
  6. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계;
    상기 필라패턴 사이를 매립하는 갭필막을 형성하는 단계;
    상기 갭필막 및 필라패턴 상에 상기 필라패턴을 일정간격으로 노출시키는 라인마스크를 형성하는 단계;
    상기 라인마스크에 의해 노출된 상기 필라패턴을 제거하는 단계; 및
    상기 필라패턴 및 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 홀 패턴 제조 방법.
  7. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 라인타입의 중성물질패턴을 형성하는 단계;
    상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계;
    상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계;
    상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계;
    상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및
    상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 홀 패턴 제조 방법.
  8. 기판에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴을 식각배리어로 상기 제1층간절연막을 식각하여 상기 기판을 노출시키는 제1콘택홀을 형성하는 단계;
    상기 제1콘택홀에 도전물질을 매립하여 제1콘택플러그를 형성하는 단계;
    상기 제1콘택플러그에 연결되는 가변저항소자를 형성하는 단계;
    상기 제1층간절연막 및 가변저항소자 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그를 형성하는 단계; 및
    상기 제2층간절연막 상에 상기 제2콘택플러그에 연결되는 도전라인을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1마스크 패턴을 형성하는 단계는,
    희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계;
    상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및
    상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  10. 제8항에 있어서,
    상기 제1마스크 패턴을 형성하는 단계는,
    희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계;
    상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계;
    상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계;
    상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계;
    상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  11. 제8항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 라인타입의 중성물질패턴을 형성하는 단계;
    상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계;
    상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계;
    상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계;
    상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및
    상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  12. 제8항에 있어서,
    상기 제2콘택플러그를 형성하는 단계는,
    상기 제2층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제2마스크 패턴을 형성하는 단계;
    상기 제2마스크 패턴을 식각배리어로 상기 제2층간절연막을 식각하여 상기 가변저항소자의 상부면을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제2콘택홀에 도전물질을 매립하여 제2콘택플러그를 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  13. 제12항에 있어서,
    상기 제2마스크 패턴을 형성하는 단계는,
    희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계;
    상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및
    상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  14. 제12항에 있어서,
    상기 제2마스크 패턴을 형성하는 단계는,
    희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계;
    상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계;
    상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계;
    상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계;
    상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  15. 제12항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 라인타입의 중성물질패턴을 형성하는 단계;
    상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계;
    상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계;
    상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계;
    상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및
    상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  16. 제8항에 있어서,
    상기 도전라인을 형성하는 단계 전에,
    상기 가변저항소자 사이의 제2층간절연막 및 제1층간절연막을 식각하여 상기 기판을 노출시키는 제3콘택홀을 형성하는 단계;
    상기 제3콘택홀에 도전물질을 매립하여 제3콘택플러그를 형성하는 단계
    를 더 포함하는 전자 장치 제조 방법.
  17. 제16항에 있어서,
    상기 제3콘택홀을 형성하는 단계는,
    상기 제2층간절연막 상에 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 제3마스크 패턴을 형성하는 단계; 및
    상기 제3마스크 패턴을 식각배리어로 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 기판을 노출시키는 제3콘택홀을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  18. 제17항에 있어서,
    상기 제3마스크 패턴을 형성하는 단계는,
    희생막 상에 광학처리된 제1영역과 비광학처리된 제2영역에 의해 정의된 복수의 개구부를 갖는 감광막 패턴을 형성하는 단계;
    상기 비광학처리된 제2영역의 개구부를 매립하는 갭필막을 형성하는 단계; 및
    상기 광학처리된 제1영역의 감광막 패턴 및 상기 갭필막을 식각배리어로 상기 희생막을 식각하여 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  19. 제17항에 있어서,
    상기 제3마스크 패턴을 형성하는 단계는,
    희생막 상에 종방향과 횡방향의 간격이 일정한 필라패턴을 형성하는 단계;
    상기 필라패턴 사이를 매립하는 제1갭필막을 형성하는 단계;
    상기 제1갭필막 및 필라패턴 상에 상기 필라패턴의 비노출영역과 노출영역이 번갈아 나타나는 라인패턴을 형성하는 단계;
    상기 하드마스크패턴에 의해 노출된 필라패턴을 제거하는 단계;
    상기 필라패턴 및 제1갭필막을 식각배리어로 상기 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  20. 제17항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    희생막 상에 라인타입의 중성물질패턴을 형성하는 단계;
    상기 중성물질패턴을 포함하는 희생막 상에 종방향과 횡방향의 간격이 일정한 콘택홀이 정의된 감광막패턴을 형성하는 단계;
    상기 감광막패턴 상에 상기 콘택홀을 매립하고 친수성기와 소수성기를 포함하는 공중합체를 형성하는 단계;
    상기 중성물질패턴 상의 상기 콘택홀에, 중심부는 소수성기 폴리머가 형성되고 측면부는 친수성기 폴리머가 형성되도록 상기 공중합체를 정렬하는 단계;
    상기 소수성기 폴리머를 선택적으로 제거하는 단계; 및
    상기 공중합체 및 감광막패턴을 식각배리어로 상기 중성물질패턴 및 희생막을 식각하여 종방향과 횡방향의 간격이 서로 다른 비대칭 배열의 홀 패턴이 정의된 희생패턴을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성된 제1층간절연막;
    상기 제1층간절연막을 관통하여 기판에 연결되는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열의 제1콘택플러그;
    상기 제1콘택플러그에 연결된 가변저항소자;
    상기 제1층간절연막을 포함하는 전체구조 상에 형성된 제2층간절연막;
    상기 제2층간절연막을 관통하여 상기 가변저항소자에 연결되는 제2콘택플러그;
    이웃하는 상기 가변저항소자 사이의 상기 제2 및 제1층간절연막을 관통하여 기판에 연결되는 제3콘택플러그; 및
    상기 제2콘택플러그와 제3콘택플러그에 각각 연결되는 도전라인
    을 포함하는 전자 장치.
  22. 제21항에 있어서,
    상기 제2콘택플러그 및/또는 제3콘택플러그는 종방향 간격과 횡방향 간격이 서로 다른 비대칭 배열을 갖는 전자 장치.
  23. 제21항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  24. 제21항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  25. 제21항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  26. 제21항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  27. 제21항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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