KR20160061738A - 전자 장치 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터를 포함하는 전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법은, 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트 일측의 상기 반도체 기판 내에 부분적으로 비정질화된 접합 영역을 형성하는 단계; 상기 접합 영역 상에 금속막을 형성하는 단계; 및 열처리 공정을 수행하여 상기 금속막을 금속 반도체 화합물막으로 변형시키면서 상기 접합 영역을 완전히 결정화하는 단계를 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 우수한 특성을 갖는 트랜지스터, 이 트랜지스터를 포함하는 반도체 메모리, 이 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 전자 장치의 제조 방법은, 게이트가 형성된 반도체 기판을 제공하는 단계; 상기 게이트 일측의 상기 반도체 기판 내에 부분적으로 비정질화된 접합 영역을 형성하는 단계; 상기 접합 영역 상에 금속막을 형성하는 단계; 및 열처리 공정을 수행하여 상기 금속막을 금속 반도체 화합물막으로 변형시키면서 상기 접합 영역을 완전히 결정화하는 단계를 포함할 수 있다.
위 제조 방법에서, 상기 접합 영역 형성 단계는, 450℃ 이상의 온도에서 이온주입 공정에 의해 수행될 수 있다. 상기 이온주입 공정은, 5E14 내지 2E15 ions/cm2 농도의 Si을 1 내지 10keV의 에너지로 주입하거나, 1E14 내지 2E15 ions/cm2 농도의 C을 1 내지 20keV의 에너지로 주입하거나, 1E15 내지 1E16 ions/cm2 농도의 As를 1 내지 10keV의 에너지로 주입하거나, 1E15 내지 2E16 ions/cm2 농도의 P를 1 내지 10keV의 에너지로 주입할 수 있다. 상기 금속 반도체 화합물막은, 금속 실리사이드일 수 있다. 상기 금속막 형성 단계 후에, 상기 금속막 상에 도전 플러그를 형성하는 단계를 더 포함하고, 상기 열처리 공정은 상기 도전 플러그가 형성된 상태에서 수행될 수 있다. 상기 도전 플러그는, 금속 질화물을 포함할 수 있다. 상기 열처리 공정 후에, 상기 금속 반도체 화합물막과 전기적으로 접속하는 가변 저항 소자를 형성하는 단계를 더 포함할 수 있다. 상기 가변 저항 소자는, 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 트랜지스터를 포함하는 전자 장치로서, 상기 트랜지스터는, 게이트가 구비된 반도체 기판, 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다.
상기 전자 장치는, 상기 금속 반도체 화합물막과 전기적으로 접속하는 가변 저항 소자를 더 포함할 수 있다. 상기 가변 저항 소자는, 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상술한 본 발명의 실시예들에 의하면, 우수한 특성을 갖는 트랜지스터, 이 트랜지스터를 포함하는 반도체 메모리, 이 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 확보할 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 8c는 비교예의 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 평면도 및 이 평면도의 C-C'선에 따른 단면도이다.
도 12 및 도 13은 본 발명의 다른 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8a 내지 도 8c는 비교예의 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 평면도 및 이 평면도의 C-C'선에 따른 단면도이다.
도 12 및 도 13은 본 발명의 다른 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 1 및 도 7은 본 발명의 일 실시예에 따른 트랜지스터를 나타내는 평면도 및 이 평면도의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2 내지 도 6은 도 1 및 도 7의 트랜지스터를 제조하기 위한 단면도들이다. 이하의 설명에서는 단면도를 기준으로 하여 설명하되, 필요에 따라 평면도를 함께 참조하기로 한다.
먼저, 제조 방법을 설명한다.
도 1 및 도 2를 참조하면, 반도체 기판(100)을 제공한다. 반도체 기판(100)은 실리콘 등의 다양한 반도체 물질을 포함할 수 있다. 또한, 반도체 기판(100)은 결정질의 반도체 물질로 형성될 수 있다.
이어서, 반도체 기판(100) 상에 하드마스크층(110)을 형성한 후, 하드마스크층(110) 및 반도체 기판(100)의 일부를 선택적으로 식각하여 반도체 기판(100)에 활성영역(100A)을 정의하는 소자분리 트렌치를 형성하고, 소자분리 트렌치를 다양한 절연 물질로 매립함으로써 소자분리막(105)을 형성할 수 있다. 하드마스크층(110)은 예컨대, 실리콘 질화물로 형성될 수 있고, 소자분리막(105)은 예컨대, 실리콘 산화물로 형성될 수 있다. 본 실시예에서 활성영역(100A)은 A-A'선과 평행한 제1 방향으로 연장할 수 있고, 복수의 활성영역(100A)은 B-B'선과 평행한 제2 방향으로 서로 이격하여 배열될 수 있다. 그러나, 활성영역(100A)의 형상, 개수 및 배열은 다양하게 변형될 수 있음은 물론이다.
도 1 및 도 3을 참조하면, 게이트(130)가 형성될 영역의 하드마스크층(110), 활성영역(100A) 및 소자분리막(105)을 선택적으로 식각하여, 활성영역(100A)을 가로지르도록 제2 방향으로 연장하는 게이트 트렌치(T)를 형성할 수 있다. 본 실시예에서 복수의 게이트 트렌치(T)는 제1 방향으로 서로 이격하여 배열될 수 있고, 각 게이트 트렌치(T)는 제2 방향으로 배열되는 활성영역(100A) 전부를 가로지를 수 있다. 그러나, 게이트 트렌치(T)의 형상, 개수 및 배열은 다양하게 변형될 수 있다.
여기서, 활성영역(100A) 및 소자분리막(105)의 식각시, 활성영역(100A)보다 소자분리막(105)을 더 깊게 식각할 수 있다. 즉, 활성영역(100A) 상의 게이트 트렌치(T)의 깊이(D1)보다 소자분리막(105) 상의 게이트 트렌치(T)의 깊이(D2)가 더 클 수 있다. 그에 따라 게이트 트렌치(T)와 중첩하는 영역에서, 활성영역(100A)은 소자분리막(105)보다 위로 돌출될 수 있다. 설명의 편의상, 게이트 트렌치(T)와 중첩하면서 소자분리막(105)보다 위로 돌출된 활성영역(100A)의 일부를 활성영역(100A)의 돌출부라 하기로 한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 소자분리막(105) 상의 게이트 트렌치(T)의 깊이(D2)는 다양하게 변형될 수 있다.
도 1 및 도 4를 참조하면, 게이트 트렌치(T)의 내벽을 따라 게이트 절연막(120)을 형성한 후, 게이트 트렌치(T)의 일부를 매립하는 게이트(130)를 형성할 수 있다.
게이트(130)의 형성은, 게이트 트렌치(T)를 포함하는 결과물 상에 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등의 도전 물질을 형성한 후, 이 도전 물질이 원하는 높이가 될 때까지 에치백(etchback)하는 방식에 의할 수 있다. 본 실시예에서 게이트(130)는 게이트 트렌치(T) 일부를 매립하는 형태를 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 트렌치(T)의 전부를 매립하거나, 게이트 트렌치(T)의 전부를 매립하면서 반도체 기판(100) 위로 돌출된 형태를 가질 수도 있다. 게이트(130)는 게이트 트렌치(T) 아래의 활성영역(100A)의 돌출부를 감쌀 수 있으므로, 제2 방향에서 게이트(130)와 활성영역(100A)의 접촉 면적이 증가할 수 있다.
이어서, 게이트(130) 상에 게이트 보호막(140)을 형성할 수 있다. 본 실시예와 같이 게이트(130)가 게이트 트렌치(T)의 일부를 매립하는 경우, 게이트 보호막(140)은 게이트(130) 상에 위치하면서 게이트 트렌치(T)의 나머지를 매립할 수 있다. 이러한 게이트 보호막(140)의 형성은 게이트(130)가 형성된 결과물 상에 산화물, 질화물 등의 절연 물질을 형성한 후, 하드마스크층(110)이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다.
도 1 및 도 5를 참조하면, 하드마스크층(110)을 습식 식각 등의 방식으로 제거하여 게이트(130) 양측의 활성영역(100A)을 노출시킬 수 있다.
이어서, 이온주입 공정을 수행하여 노출된 활성영역(100A)으로 불순물을 도핑함으로써 게이트(130) 양측의 활성영역(100A) 내에 접합 영역(J1, J2)을 형성할 수 있다. 도핑되는 불순물의 농도가 높을수록 접합 영역(J1, J2)의 저항이 감소하므로, 본 이온주입 공정시 고농도의 불순물을 주입하는 것이 바람직하다. 이때, 상대적으로 고온의 이온주입 공정 예컨대, 450℃ 이상의 온도에서 이온주입 공정을 수행함으로써, 활성영역(100A)의 표면부를 부분적으로 비정질화할 수 있다. 다시 말하면, 고온 이온주입 공정으로 결정질인 활성영역(100A)의 표면부에 부분적으로 비정질 부분(도 5의 닷(dot) 형상 참조)이 생성되게 할 수 있다.
이와 같은 고농도의 불순물 이온주입 공정은 예컨대, 5E14 내지 2E15 ions/cm2 농도의 Si을 1 내지 10keV의 에너지로 주입하거나, 1E14 내지 2E15 ions/cm2 농도의 C을 1 내지 20keV의 에너지로 주입하거나, 1E15 내지 1E16 ions/cm2 농도의 As를 1 내지 10keV의 에너지로 주입하거나, 또는, 1E15 내지 2E16 ions/cm2 농도의 P를 1 내지 10keV의 에너지로 주입하는 방식으로 수행될 수 있다.
도 1 및 도 6을 참조하면, 도 5의 하드마스크층(110) 제거 공정에 의해 형성된 공간에 금속막(150) 및 도전 플러그(160)를 형성할 수 있다.
금속막(150)은 후술하는 열처리 공정(도 7 참조)에서 저저항의 금속 반도체 화합물 예컨대, 금속 실리사이드를 형성하기 위한 것일 수 있다. 금속막(150)은 Ti, Co, Ni 등의 다양한 금속 물질을 포함할 수 있다. 금속막(150)의 형성은, 하드마스크층(110)이 제거된 결과물 상에 금속 물질을 형성한 후 이 금속 물질이 원하는 높이가 될 때까지 에치백(etchback)하는 방식에 의할 수 있다.
도전 플러그(160)는 접합 영역(J1, J2)과 다른 도전 패턴(미도시됨)을 전기적으로 연결하기 위한 것이다. 아울러 도전 플러그(160)는 후술하는 열처리 공정(도 7 참조)에서 금속막(150)으로부터 금속이 확산되는 것을 방지하는 확산 베리어로서의 역할을 수행할 수도 있다. 도전 플러그(160)는 예컨대, TiN 등과 같은 금속 질화물을 포함할 수 있다. 도전 플러그(160)는 금속막(150)이 형성된 결과물을 덮는 도전 물질을 형성한 후, 게이트 보호막(140)이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
도 1 및 도 7을 참조하면, 도 6의 공정 결과물에 대해 열처리 공정을 수행함으로써 접합 영역(J1, J2)에 도핑된 불순물을 활성화시킬 수 있다. 본 열처리 공정시 도전 플러그(160)와 접합 영역(J1, J2) 사이에 금속 반도체 화합물막(155)이 형성될 수 있다. 반도체 기판(100)이 실리콘을 포함하는 경우, 금속 반도체 화합물막(155)은 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다. 이러한 금속 반도체 화합물막(155)은 도전 플러그(160)와 접합 영역(J1, J2) 사이의 상호 확산 방지 및 계면 저항을 감소시키는 역할 등을 수행할 수 있다.
아울러, 본 열처리 공정시, 부분적으로 비정질화되어 있던 활성영역(100A)의 표면부가 완전히(fully) 결정화될 수 있다. 만약 이전 공정에서 활성영역(100A)의 표면부가 완전히 비정질화된 상태라면, 본 열처리 공정시 <111> 방향의 결정 성장의 속도가 <100> 방향의 결정 성장의 속도보다 현저히 느릴 수 있다. 이 때문에, 활성영역(100A)의 표면부에 <111> 방향의 적층 결함(stacking fault)이 생성될 수 있다. 이는 후술하는 도 8a 내지 도 8c의 실험 결과로 확인될 수 있다. 이 적층 결함은 불순물의 활성화를 저해하여 접합 영역(J1, J2)의 저항을 상승시킬 뿐만 아니라, 불균일한 금속 반도체 화합물막(155)이 형성되게 하여 트랜지스터의 저항 분포를 열화시키는 문제가 있다. 그러나, 본 실시예와 같이 활성영역(100A)의 표면부가 부분 비정질화된 상태라면, 본 열처리 공정시 <111> 방향의 적층 결함 생성이 억제될 수 있다. 이는 후술하는 도 9a 내지 도 9c의 실험 결과로 확인될 수 있다. 적층 결함이 억제되므로 불순물 활성화를 활발하게 하면서 균일한 금속 반도체 화합물막(155)이 형성되게 할 수 있다. 결과적으로, 트랜지스터의 저항 감소 및 저항 분포 개선이 가능하다.
이상으로 설명한 공정에 의하여, 도 1 및 도 7과 같은 반도체 장치가 제조될 수 있다.
도 1 및 도 7을 다시 참조하면, 본 발명의 일 실시예에 따른 트랜지스터는, 소자분리막(105)에 의해 정의된 활성영역(100A)을 포함하는 반도체 기판(100) 내에 적어도 일부가 매립되고 활성영역(100A)을 가로지르는 제2 방향으로 연장하는 게이트(130), 게이트(130) 양측의 활성영역(100A) 내에 형성되고 고농도의 불순물을 함유하면서 완전히 결정화된 접합 영역(J1, J2), 및 접합 영역(J1, J2) 상에 순차적으로 적층된 금속 반도체 화합물막(155) 및 도전 플러그(160)를 포함할 수 있다.
이상으로 설명한 트랜지스터 및 그 제조 방법의 효과를, 도 8a 내지 도 8c의 비교예와 대비하여, 도 9a 내지 도 9c를 참조하여 설명하기로 한다.
도 8a 내지 도 8c는 비교예의 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 8a는 완전히 비정질화된 Si층 상에 Ti층 및 TiN층이 형성된 경우를 보여준다.
도 8b는 도 8a의 구조물을 열처리한 후의 사진으로서, Si층에 <111> 방향의 적층 결함(화살표 참조)이 다수 생성되어 있음을 보여준다.
도 8c는 도 8b의 TiSi층을 상세히 보여주는 사진으로서, TiSi층의 분포가 분균일함을 알 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법 중 일부와 대응하는 사진들이다.
도 9a는, 도 6과 같이, 부분적으로 비정질화된 Si층 상에 Ti층 및 TiN층이 형성된 경우를 보여준다.
도 9b는 도 9a의 구조물을 열처리한 후의 사진으로서, Si층에 적층 결함이 존재하지 않음을 보여준다.
도 9c는 도 9b의 TiSi층을 상세히 보여주는 사진으로서, TiSi층의 분포가 균일함을 알 수 있다.
요약하자면, 본 발명의 일 실시예의 트랜지스터의 제조 방법에 의하는 경우, 부분 비정질화된 Si층 상에 Ti층 등을 증착하고 열처리를 수행함으로써, 완전히 결정화되고 적층 결함으로부터 자유로운 Si층을 형성할 수 있다. 그에 따라, 불순물 활성화 정도를 증가시키며, 균일한 분포의 TiSi층을 형성할 수 있다. 결과적으로, 트랜지스터의 저항을 감소시키면서 저항 분포를 개선할 수 있으므로, 트랜지스터의 동작 전류가 증가하는 등 트랜지스터의 동작 특성이 향상될 수 있다.
나아가, 본 실시예와 같이 게이트와 활성영역의 접촉 면적이 증가하는 경우에도, 트랜지스터의 동작 전류를 증가시킬 수 있으므로 트랜지스터의 동작 특성이 더욱 향상될 수 있다.
위 트랜지스터는 다양한 전자 장치들에 이용될 수 있으며 특히, 반도체 메모리에 이용될 수 있다. 예를 들어, 반도체 메모리는 데이터를 저장하기 위한 복수의 메모리 셀이 배열된 셀 어레이를 포함할 수 있고, 복수의 메모리 셀 각각은, 실제로 데이터가 저장되는 부분인 메모리 소자(memory element)와 메모리 소자로의 액세스(access)를 제어하기 위한 액세스 소자(access element)를 포함할 수 있다. 위 트랜지스터는 이러한 액세스 소자로 이용될 수 있다. 특히, 위 트랜지스터는 높은 구동 전류가 요구되는 메모리 소자 예컨대, 고저항 상태와 저저항 상태 사이에서의 스위칭시 높은 전류가 요구되는 자기 저항 소자 등의 가변 저항 소자에 연결될 수 있다. 이하, 도면을 참조하여 보다 상세히 예시적으로 설명하기로 한다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 평면도 및 이 평면도의 C-C'선에 따른 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는 전술한 도 1 및 도 7의 트랜지스터의 접합 영역(J1, J2) 중 어느 하나 예컨대, 제1 방향에서 인접한 두 개의 게이트(130) 양측에 위치하는 제1 접합 영역(J1)과 하단이 접속하는 가변 저항 소자(R), 가변 저항 소자(R)의 상단과 접속하는 비트라인(BL), 및 전술한 도 1 및 도 7의 트랜지스터의 접합 영역(J1, J2) 중 다른 하나 예컨대, 제1 방향에서 인접한 두 개의 게이트(130) 사이에 위치하는 제2 접합 영역(J2)과 하단이 접속하는 소스라인(SL)을 포함할 수 있다.
가변 저항 소자(R)는 층간 절연막(미도시됨)을 관통하는 제1 콘택(C1)을 통하여 제1 접합 영역(J1)과 접속할 수 있고, 비트라인(BL)은 층간 절연막(미도시됨)을 관통하는 제2 콘택(C2)을 통하여 가변 저항 소자(R)와 접속할 수 있다. 소스라인(SL)은 층간 절연막(미도시됨)을 관통하는 제3 및 제4 콘택(C3, C4)을 통하여 제2 접합 영역(J2)과 접속할 수 있다. 제1 콘택(C1)과 제3 콘택(C3)은 동일한 공정 - 동일한 마스크를 이용한 식각 공정 및 도전 물질 매립 공정 - 에서 형성될 수 있다. 유사하게 제2 콘택(C2)과 제4 콘택(C4)은 동일한 공정에서 형성될 수 있다.
여기서, 제2 방향에서 제1 콘택(C1), 가변 저항 소자(R), 제2 콘택(C2) 및 비트라인(BL)은 활성영역(100A)의 일측, 예컨대, 우측으로 치우쳐 형성될 수 있고, 반대로 제3 콘택(C3), 제4 콘택(C4) 및 소스라인(SL)은 활성영역(100A)의 타측 예컨대, 좌측으로 치우쳐 형성될 수 있다. 이는 제1 콘택(C1), 가변 저항 소자(R), 제2 콘택(C2) 및 비트라인(BL)의 적층 구조물과 제3 콘택(C3), 제4 콘택(C4) 및 소스라인(SL)의 적층 구조물 사이의 간격을 확보하여 이들 사이의 전기적 단락을 방지하기 위함이다.
한편, 가변 저항 소자(R)는 자신의 하단에 접속되는 트랜지스터 및 자신의 상단에 접속되는 비트라인(BL)을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 가변 저항 소자(R)에서는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다.
본 실시예에서, 가변 저항 소자(R)는 제1 자성층(L1), 터널 베리어층(L2) 및 제2 자성층(L3)을 포함하는 MTJ(Magnetic Tunnel Junction) 소자를 포함할 수 있다. 이러한 경우, 제1 및 제2 자성층(L1, L3) 중 어느 하나는 자화 방향이 고정된 고정층(pinned layer)의 역할을 수행하고 다른 하나는 자화 방향이 변화되는 자유층(free layer)의 역할을 수행할 수 있으며 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 등 다양한 강자성 물질을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 터널 베리어층(L2)은 전자가 터널링되어 자유층의 자화 방향을 변화시키는 역할을 수행하며, 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 자유층의 자화 방향과 고정층의 자화 방향이 평행한 경우 가변 저항 소자(R)는 저저항 상태일 수 있고, 자유층의 자화 방향과 고정층의 자화 방향이 반평행한 경우 가변 저항 소자(R)는 고저항 상태일 수 있다. 여기서, 자유층의 자화 방향을 변화시키는 데에 상대적으로 높은 전류가 요구되고, 본 실시예의 트랜지스터를 이용하면 이러한 요구를 만족시킬 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자(R) 외에도 데이터를 저장할 수 있는 다양한 메모리 소자 예컨대, 캐패시터 등이 트랜지스터의 일단과 접속할 수 있음은 물론이다.
이상으로 설명한 반도체 메모리는 전술한 바와 같이 동작 전류가 증가하는 등 성능이 개선된 트랜지스터를 이용하여 제조될 수 있으므로, 반도체 메모리의 동작 특성이 향상될 수 있다.
한편, 위 트랜지스터의 형태는 다양하게 변형될 수 있다. 예를 들어, 게이트가 반도체 기판 내에 매립된 형태가 아닐 수 있다. 도 12 및 도 13을 참조하여 예시적으로 설명하기로 한다.
도 12 및 도 13은 본 발명의 다른 일 실시예에 따른 트랜지스터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 12를 참조하면, 반도체 기판(200)을 제공한 후, 반도체 기판(200) 상에 게이트 절연막(210)에 의하여 반도체 기판(200)과 전기적으로 절연되는 게이트(220)를 형성할 수 있다.
이어서, 이온주입 공정을 수행하여 게이트(220) 양측의 반도체 기판(200) 내에 접합 영역(J1, J2)을 형성할 수 있다. 여기서, 상대적으로 고온의 이온주입 공정 예컨대, 450℃ 이상의 온도에서 이온주입 공정을 수행함으로써, 접합 영역(J1, J2)의 표면부를 부분적으로 비정질화할 수 있다(도 12의 닷(dot) 형상 참조).
이어서, 반도체 기판(200) 및 게이트(220)를 덮는 층간 절연막(230)을 형성한 후, 층간 절연막(230)을 선택적으로 식각하여 접합 영역(J1, J2) 중 적어도 하나 예컨대, 제2 접합 영역(J2)을 노출시키는 홀(H)을 형성할 수 있다.
도 13을 참조하면, 홀(H) 하부에 금속막(미도시됨)을 형성하고 금속막 상에 금속 질화물 등으로 형성된 도전 플러그(260)를 형성한 후, 열처리 공정을 수행함으로써 제2 접합 영역(J2)과 도전 플러그(260) 사이에 금속 실리사이드 등의 금속 반도체 화합물막(250)을 형성할 수 있다.
본 열처리 공정시, 부분적으로 비정질화되어 있던 접합 영역(J1, J2)의 표면부가 완전히(fully) 결정화될 수 있음은 전술한 바와 같다. 그에 따라, 저저항 및 개선된 저항 분포를 갖는 트랜지스터 획득이 가능할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 14 내지 도 18은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 14를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 게이트가 구비된 반도체 기판; 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다. 이를 통해, 기억부(1010), 연산부(1020) 및 제어부(1030) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 15를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다.
도 15에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부, 코어부(1110) 및 버스 인터페이스(1130) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120), 코어부(1110) 및 버스 인터페이스(1130) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 게이트가 구비된 반도체 기판; 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다. 이를 통해 캐시 메모리부(1120), 코어부(1110) 및 버스 인터페이스(1130) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 16을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 12의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 게이트가 구비된 반도체 기판; 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다. 이를 통해, 프로세서(1210), 주기억장치(1220), 보조기억장치(1230) 및 인터페이스 장치(1240) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 17을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다.
저장 장치(1310), 컨트롤러(1320), 인터페이스(1330) 및 임시 저장 장치(1340) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 저장 장치(1310), 컨트롤러(1320), 인터페이스(1330) 및 임시 저장 장치(1340) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 게이트가 구비된 반도체 기판; 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다. 이를 통해, 저장 장치(1310), 컨트롤러(1320), 인터페이스(1330) 및 임시 저장 장치(1340) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 18을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나는 트랜지스터를 포함하고, 상기 트랜지스터는, 게이트가 구비된 반도체 기판; 상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및 상기 접합 영역 상의 금속 반도체 화합물막을 포함하고, 상기 접합 영역은 완전히 결정화된 상태일 수 있다. 이를 통해, 메모리(1410), 메모리 컨트롤러(1420), 인터페이스(1430) 및 버퍼 메모리(1440) 중 적어도 하나의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 반도체 기판
105: 소자 분리막
120: 게이트 절연막 130: 게이트
140: 게이트 보호막 150: 금속막
160: 도전 플러그 J1, J2: 접합 영역
120: 게이트 절연막 130: 게이트
140: 게이트 보호막 150: 금속막
160: 도전 플러그 J1, J2: 접합 영역
Claims (19)
- 트랜지스터를 포함하는 전자 장치의 제조 방법으로서,
게이트가 형성된 반도체 기판을 제공하는 단계;
상기 게이트 일측의 상기 반도체 기판 내에 부분적으로 비정질화된 접합 영역을 형성하는 단계;
상기 접합 영역 상에 금속막을 형성하는 단계; 및
열처리 공정을 수행하여 상기 금속막을 금속 반도체 화합물막으로 변형시키면서 상기 접합 영역을 완전히 결정화하는 단계를 포함하는
전자 장치의 제조 방법.
- 제1 항에 있어서,
상기 접합 영역 형성 단계는,
450℃ 이상의 온도에서 이온주입 공정에 의해 수행되는
전자 장치의 제조 방법.
- 제2 항에 있어서,
상기 이온주입 공정은,
5E14 내지 2E15 ions/cm2 농도의 Si을 1 내지 10keV의 에너지로 주입하는
전자 장치의 제조 방법.
- 제2 항에 있어서,
상기 이온주입 공정은,
1E14 내지 2E15 ions/cm2 농도의 C을 1 내지 20keV의 에너지로 주입하는
전자 장치의 제조 방법.
- 제2 항에 있어서,
상기 이온주입 공정은,
1E15 내지 1E16 ions/cm2 농도의 As를 1 내지 10keV의 에너지로 주입하는
전자 장치의 제조 방법.
- 제2 항에 있어서,
상기 이온주입 공정은,
1E15 내지 2E16 ions/cm2 농도의 P를 1 내지 10keV의 에너지로 주입하는
전자 장치의 제조 방법. - 제1 항에 있어서,
상기 금속 반도체 화합물막은, 금속 실리사이드인
전자 장치의 제조 방법.
- 제1 항에 있어서,
상기 금속막 형성 단계 후에,
상기 금속막 상에 도전 플러그를 형성하는 단계를 더 포함하고,
상기 열처리 공정은 상기 도전 플러그가 형성된 상태에서 수행되는
전자 장치의 제조 방법.
- 제8 항에 있어서,
상기 도전 플러그는, 금속 질화물을 포함하는
전자 장치의 제조 방법.
- 제1 항에 있어서,
상기 열처리 공정 후에,
상기 금속 반도체 화합물막과 전기적으로 접속하는 가변 저항 소자를 형성하는 단계를 더 포함하는
전자 장치의 제조 방법.
- 제10 항에 있어서,
상기 가변 저항 소자는, 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 포함하는
전자 장치의 제조 방법.
- 트랜지스터를 포함하는 전자 장치로서,
상기 트랜지스터는,
게이트가 구비된 반도체 기판;
상기 게이트 일측의 상기 반도체 기판 내에 형성된 접합 영역; 및
상기 접합 영역 상의 금속 반도체 화합물막을 포함하고,
상기 접합 영역은 완전히 결정화된 상태인
전자 장치.
- 제12 항에 있어서,
상기 금속 반도체 화합물막과 전기적으로 접속하는 가변 저항 소자를 더 포함하는
전자 장치.
- 제13 항에 있어서,
상기 가변 저항 소자는, 두 개의 자성층 사이에 터널 베리어층이 개재된 구조를 포함하는
전자 장치.
- 제12 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 트랜지스터는, 상기 마이크로프로세서 내에서 상기 제어부, 상기 연산부 및 상기 기억부 중 적어도 하나의 일부인
전자 장치.
- 제12 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 트랜지스터는, 상기 프로세서 내에서 상기 코어부, 상기 캐시 메모리부 및 상기 버스 인터페이스 중 적어도 하나의 일부인
전자 장치.
- 제12 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 트랜지스터는, 상기 프로세싱 시스템 내에서 상기 보조기억장치, 상기 주기억장치 및 상기 인터페이스 장치 중 적어도 하나의 일부인
전자 장치.
- 제12 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 트랜지스터는, 상기 데이터 저장 시스템 내에서 상기 저장 장치, 상기 컨트롤러, 상기 임시 저장 장치 및 상기 인터페이스 중 적어도 하나의 일부인
전자 장치.
- 제12 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 트랜지스터는, 상기 메모리 시스템 내에서 상기 메모리, 상기 메모리 컨트롤러, 상기 버퍼 메모리 및 상기 인터페이스 중 적어도 하나의 일부인
전자 장치.
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