CN108511388B - 使目标层图案化的方法 - Google Patents

使目标层图案化的方法 Download PDF

Info

Publication number
CN108511388B
CN108511388B CN201810161802.9A CN201810161802A CN108511388B CN 108511388 B CN108511388 B CN 108511388B CN 201810161802 A CN201810161802 A CN 201810161802A CN 108511388 B CN108511388 B CN 108511388B
Authority
CN
China
Prior art keywords
layer
hole
lines
gaps
gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810161802.9A
Other languages
English (en)
Other versions
CN108511388A (zh
Inventor
B·布里格斯
F·瑟百
J·博梅尔斯
Z·托克
C·威尔森
K·德芙瑞恩得特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of CN108511388A publication Critical patent/CN108511388A/zh
Application granted granted Critical
Publication of CN108511388B publication Critical patent/CN108511388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

根据本发明的一个方面，提供一种使得目标层图案化的方法，该方法包括：在目标层上形成数根间隔开的平行材料线，以使得在材料线之间形成曝露目标层的纵向间隙，用牺牲材料填充所述间隙，通过沿着所述间隙中的一条间隙的一部分去除牺牲材料来形成孔，所述孔延伸跨越所述间隙，并使得目标层曝露于所述间隙中，用填充材料来填充所述孔，以形成延伸跨越所述间隙的阻断部分，相对于所述材料线和所述阻断部分从所述目标层选择性地去除牺牲材料以使得间隙曝露，所述一条间隙是通过所述阻断部分沿纵向方向中断的，将包括材料线和所述阻断部分的图案转移到目标层中。

Description

使目标层图案化的方法
技术领域
本发明构思涉及使目标层图案化的方法。
背景
在现代电路制造的各种情况下，需要在层中形成包括线或沟槽的图案，例如硬掩模层或其他目标层。例如，这样的方法可以用于形成使得互连功能电路中的半导体器件互连的电互连结构。
互连结构可以包括形成在基材和半导体装置上方的一个或多个金属化层级(level)或层(tier)。金属化层级包括设置在介电层中的导电路径或线路。金属化层级可以通过介电层中导电线的图案来形成。设置在介电层上的掩模层可以使用光刻技术和蚀刻进行图案化。掩模层中的图案随后可以通过蚀刻转移到介电层中。多重图案化技术(如(光刻-蚀刻)x)或者间距分割技术(如自对齐二重图案化(SADP)或自对齐四重图案化(SAQP))可用于实现具有亚光刻临界尺寸的图案。
通常需要制造中断或不连续的线。然而，现有技术(例如直接印刷或阻断技术)可能对进一步缩小尺寸或者可能需要复杂的工艺顺序和/或蚀刻或光刻层堆叠体而言是困难的。
发明内容
本发明概念的目的是提供一种使目标层图案化的改进的方法。可从下文中理解另外的和其它目的：
根据本发明概念的一个方面，提供一种使得目标层图案化的方法，该方法包括：
在目标层上形成数根间隔开的平行材料线，以使得在材料线之间形成曝露目标层的纵向间隙，
用牺牲材料填充所述间隙，
通过沿着所述间隙中的一条间隙的一部分去除牺牲材料来形成孔，所述孔延伸跨越所述间隙，并使得目标层曝露于所述间隙中，
用填充材料来填充孔，以形成延伸跨越所述间隙的阻断部分，
相对于材料线和所述阻断部分从所述目标层选择性地去除牺牲材料以使得间隙曝露，所述一条间隙是通过所述阻断部分沿纵向方向中断的，
将包括材料线和所述阻断部分的图案转移到目标层中。
通过本发明的方法，可以对目标层进行图案化以包括沟槽，至少一条沟槽被中断以形成不连续沟槽。
沟槽中断能够通过所述阻断部分实现，所述阻断部分可以形成而无需用于材料沉积的任何复杂材料堆叠体或复杂蚀刻工序。
本方法可以优选用于在介电层中形成用于导电线的沟槽的目的。因此，目标层形成设置于介电层(其中，导电线待形成)上的掩模层。
通过延伸跨越所述间隙的孔，孔使得在间隙相反侧上的材料线的侧壁曝露。更具体地说，孔可以使得第一材料线的侧壁和第二材料线的侧壁曝露，所述第一和第二材料线设置于间隙的相反侧上。因此，可以可靠且方便地形成阻断部分，以通过用填充材料对孔进行填充来完全桥接间隙。
即使孔形成为在目标间隙的相反侧上与材料线重叠，阻断部分也可以形成于目标间隙中。这使得相对于材料线和间隙的孔的对准要求能够一定程度地放宽。
此处目标层的“图案化”是指在目标层上方的图案限定以及将图案转移到目标层中。
在将图案转移到目标层中可以包括使用材料线和所述阻断部分作为蚀刻掩模对目标层进行蚀刻。
第一特征件(如一层、一层级或其它元件)形成于第二特征件(如一层、一层级或其它元件)“之上”在此表示第一特征件直接形成在第二特征件上，即，与第二特征件邻接，或者与第一特征件和第二特征件中间的一层或多层中间体邻接，即，不与第二特征件直接接触。
第二特征件(如一层、一层级或其它元件)形成于第一特征件(如一层、一层级或其它元件)“上方”在此表示第二特征件沿着形成整体结构部分的特征件的堆叠方向(或如图所示)形成于第一特征件上方。该方向可以等效地定义为目标层(的主表面)的法线方向或支撑该特征件或层的基材的法线方向。堆叠方向也可以成为“垂直”方向。“水平”方向可以用于表示平行于目标层或基材的主延伸平面或主表面的方向。
“金属化层级”在此是指包括设置于介电层中的导电路径的结构。导电路径可以包括在介电层中沿水平方向延伸的导电线。导电路径可以包括垂直穿过介电层延伸的导电通道。
层(例如目标层或介电层)中的“沟槽”在此是指层中的凹陷。优选地，沟槽可以至少沿着其一部分以直线延伸，并且具有均匀宽度。
材料线可以形成为一组或平行且规律间隔的材料线。间隙可以呈现规律的宽度和间距。材料线还可以成为芯体或芯轴。
根据一实施方式，用牺牲材料填充间隙包括形成填充间隙并覆盖材料线的牺牲材料层。因此，间隙可以通过形成单独材料层而用牺牲材料可靠地填充。
牺牲材料层包括设置在材料线上方的上厚度部分和设置在间隙中的下厚度部分，其中，孔包括延伸穿过上厚度部分的上孔部分以及延伸穿过下厚度部分的下孔部分。通过形成孔以延伸穿过上厚度部分和下厚度部分，孔的口可以设置于材料线顶部表面上方的一个层级处。牺牲材料层的上厚度部分可以保护材料线免于曝露于将牺牲材料去除之前的可能的不利工艺步骤。
或者，所述方法可以进一步包括在形成孔之前，减小牺牲材料层的厚度以使得材料线的顶部表面曝露。因此，可以在形成孔之前将设置在材料线上方的牺牲材料层的上厚度部分去除。这可以简化孔与目标间隙的对准。
根据一实施方式，用填充材料填充孔包括形成填充所述孔并覆盖牺牲材料的填充材料层。孔因此可以通过形成单独材料层而用牺牲材料可靠填充。这也允许以共同的工艺步骤填充多个孔(如果已经形成多个孔)。
填充材料层可以包括设置在所述孔的口的上方的上厚度部分和设置在所述孔中的下厚度部分，其中所述方法可以进一步包括减小填充材料层的厚度以去除上厚度部分。孔口和牺牲材料层可以由此被曝露。此外，厚度减小能够去除该孔(或者如果已经形成多个孔，则为多个孔)外的填充材料，使得填充材料仅保留在该孔(多个孔)中。
根据一实施方式，所述方法进一步包括通过沿着所述间隙中的第二条间隙的一部分去除牺牲材料来形成至少第二孔，所述第二孔延伸跨越所述第二间隙，并使得目标层曝露于所述第二间隙中。因此，可以形成两个或更多个的孔，能够形成两个或更多个的阻断部分，因此，在目标层中形成两个或更多个的中断的沟槽。
所述方法进一步包括形成填充所述(第一)孔和所述第二孔并覆盖牺牲材料的填充材料层，其中所述(第一)阻断部分形成于所述(第一)孔中，并且第二阻断部分形成于所述第二孔中。由此可以在一个共同的工艺步骤中可靠地填充两个或更多个孔。
填充材料层覆盖牺牲材料，该填充材料层因此可以包括设置在各所述(第一)孔和所述第二孔的口的上方的上厚度部分和设置在所述(第一)孔和所述第二孔中的下厚度部分。
所述方法可以进一步包括减小填充材料层的厚度以去除上厚度部分，其中，所述(第一)阻断部分和第二阻断部分形成离散的阻断部分。第一阻断部分和第二阻断部分变成限定在相应孔中的不连续牺牲材料部分，从这个意义上来说它们是离散的。
去除上厚度部分可以使得之前通过填充材料层的上厚度部分所覆盖的牺牲材料曝露，从而能够随后去除牺牲材料。。
根据一实施方式，所述方法进一步包括在去除牺牲材料之后并在将图案转移到目标层中之前：
形成覆盖目标层、材料线和所述阻断部分的保形层，以及
对保形层进行各向异性蚀刻，以使得目标层暴露于所述间隙中，并且保形层的一些部分保留在材料线和所述阻断部分(以及所述第二阻断部分(如果存在))的侧壁上。
这能够在一个或多个工艺步骤(特别是去除牺牲层的动作)导致材料线或阻断部分材料损失的情况下使得材料线和阻断部分的关键尺寸恢复。
“各向异性”蚀刻此处是指沿主方向优先蚀刻(即具有更大的蚀刻速率)的蚀刻工艺。为了使得目标层曝露于间隙中并在侧壁上留下保形层的一些部分，可以主要沿着垂直方向进行蚀刻(即，可以取向更大蚀刻速率的方向)。
根据一实施方式，目标层形成了设置于介电层上的掩模层，其中，所述方法进一步包括将掩模层的图案转移至介电层中。因此，一组沟槽(包括一条或多条中断的沟槽)可以转移到介电层中。介电层可以是待形成的金属化层级的介电层。
介电层中的一组沟槽随后可以用导电材料进行填充，以在介电层中形成金属化层级的导电线。一条或多条中断的沟槽使得能够形成一条或多条中断的导电线。
所述沟槽可以由导电材料至少部分填充。导电材料可以是单一金属或一种金属和另一种金属的混合物或金属合金。沟槽的完全填充是有利的，因为这使得通过介电层中的沟槽所获得的整个横截面积由导电材料填充以获得低电阻的互连结构。
用导电材料填充的动作可以包括在介电层上方形成导电材料，并且去除介电层的沟槽外位置的导电材料。去除多余的导电材料可以将沉积的导体分成在介电层沟槽内延伸的单独路径。
用导电材料进行填充的动作可以在从介电层中去除掩模层后进行。
牺牲材料可以不同于填充材料和材料线的材料。这使得能够从材料线之间的间隙中选择性去除牺牲材料。
相对材料“B”选择性地蚀刻材料“A”此处是可以去除与材料B的特征件相邻的材料A的特征件，同时保留材料B的特征件。这可以通过选择材料“A”和材料“B”作为在给定蚀刻工艺中呈现不同蚀刻速率的材料的组合来实现。在蚀刻工艺之后材料B的特征件的保持可以是完整的(就材料B的特征件而言，在蚀刻过程中没有明显影响)或至少部分的(材料B的特征件保持在至少在后续工艺步骤期间它可以发挥其预期功能的程度)。
因此，相对于材料线和所述阻断部分从所述目标层选择性地去除牺牲材料可以包括以大于材料线线和阻断部分的速率对牺牲材料进行蚀刻(以使得间隙曝露)。材料线的材料和填充材料可以是相同的。因此，可以通过均一材料形成包括材料线和所阻断部分的图案。这可以提高图案转移到掩模层中的保真度和一致性。
目标层的材料可以不同于材料线的材料。
目标层可以是具有如下能力的任何层或层叠体：耐受之后用于形成材料线和去除牺牲层的工艺，并且因此在用于形成材料线和去除牺牲层的工艺之后至少部分地保持。
此外，形成设置于介电层上的掩模层的目标层可以是具有如下能力的任何层或层叠体：耐受之后掩模层的图案转移到介电层中，并且因此在掩模层的图案转移到介电层中之后至少部分地保持。
掩模层可以优选是基于非抗蚀剂的掩模层。掩模层可以优选是“硬”掩模层。掩模层可以包括氮化钛、氧化钛、氧化铪、或氧化锆。掩模层可以是包括所述材料亚层的层叠体。
附图的简要说明
上文以及本发明概念的其他目的、特征和优点将参考附图通过以下说明和非限制性的详细阐述进行更好地理解。除非另有说明，在附图中，相同的附图标记用于表示相同的元件。
图1a-h示意性显示了使掩模层图案化的方法。
图2a、b示意性显示了该方法的可选额外工艺步骤。
发明详述
现参考图1a-h阐述使目标层图案化的方法。
所述方法包括：在目标层108上形成数根间隔开的平行材料线110，以使得在材料线110之间形成曝露目标层108的纵向间隙114(如1a、1b)。
所述方法包括：用牺牲材料116填充所述间隙114(图1c)。
所述方法包括：通过沿着所述间隙114中的一条间隙114a的一部分去除牺牲材料116来形成孔118，所述孔118延伸跨越所述间隙114，并使得目标层108曝露于所述间隙114a中(图1d)。
所述方法包括：用填充材料122来填充孔118，以形成延伸跨越所述间隙114a的阻断部分124(图1e、f)。
所述方法包括：相对于材料线110和所述阻断部分124从所述目标层108选择性地去除牺牲材料116，以使得间隙114曝露，所述一条间隙114a是通过所述阻断部分124沿纵向方向中断的(图1g)。
所述方法包括：将包括材料线110和所述阻断部分124的图案转移到目标层108中(图1h)。
该方法将结合形成半导体结构的金属化层级的导电线进行描述，其中目标层形成了设置在介电层106上的掩模层108。特别是，所述方法能够在先进半导体制造中形成沟槽中断或阻断。然而应注意，该方法对于在目标层中形成沟槽(包括中断的沟槽)具有更普遍的适用性。
参考图1a，其以透视图显示了半导体结构或中间装置100的一部分。结构100可以横向或水平延伸超过所示的部分。延伸穿过结构100的所示部分的平面对于所有附图是共同的。
应注意的是，所示元件的相对尺寸、特别是层的相对厚度仅仅是示意性的，并且为了显示清晰的目的可以不同于物理结构。
结构100在自底向上的方向上包括半导体基材102。包括半导体装置(如晶体管)的有源装置层103在基材102的主表面上制造。有源装置层103也可以称为线的前端部分(FEOL部分103)。图1a中，包括设置于介电层中的导电线的第一金属化层级104形成在FEOL部分103上方。
结构100包括介电层106。介电层106形成了待形成的金属化层级的介电层。介电层106可包括氧化硅层，例如SiO2或另一低K介电材料。虽然未在图1a中显示，但介电层106可以包括不同介电材料层(例如界面层和/或氧化覆盖层)的堆叠体。
掩模层108形式的目标层形成于介电层106上。掩模层108覆盖介电层106的上表面。掩模层108可以形成硬掩模层。掩模层可以由例如一层氮化钛、氧化钛、氧化铪、氧化锆或钌或铝合金的形成。掩模层108或者可以是所述材料的亚层的堆叠体。掩模层108还可以通过SiCN、无定形碳(a-C)、或无定形硅(a-Si)形成。掩模层108或其亚层可以通过原子层沉积(ALD)、化学气相沉积(CVD)、或物理气相沉积(PVD)形成。
多个材料线110的光栅形成在掩模层108上。材料线110可由SiN形成。材料线110还可以通过a-C、a-Si、旋涂碳(SOC)、SiCN、光刻胶或氧化物形成。材料线110和掩模层108的材料会选择不同的材料，从而能够使用材料线110作为蚀刻掩模对掩模层108进行蚀刻，这将在下面进一步描述。材料线110是细长的，并且相互平行延伸。材料线110是规律间隔开的，以使得在材料线110之间形成纵向间隙114。间隙114呈现规律的宽度和间距。多根材料线110也可以称为光栅层110。
图1b是结构100的放大图，更清晰地显示出材料线110和间隙114。材料线110a和110b分别表示第一材料线110a和相邻的第二材料线110b。第一材料线110a和第二材料线110b通过间隙114a分隔。如图所示，各材料线110呈现一对相反的侧壁和顶部表面。
形成多个材料线110可以包括在掩模层108上形成线材料层。线材料层可以通过上述材料中的任一种形成。线材料层可以使用适用于所选材料的沉积工艺进行沉积。沉积工艺的示例包括CVD、PVD、ALD和旋涂。多根材料线110随后可以形成于线材料层中。多根材料线110可以单独的光刻蚀刻工艺形成。由此可以形成具有与光刻工艺的分辨率相对应的线宽和线间距的材料线110。多根材料线110也可以多重图案化工艺形成。由此可以形成有亚光刻尺寸的线宽度和线间距的材料线110。多重图案化技术的示例包括(光刻-蚀刻)x、或者间距分割技术(如自对齐二重图案化(SADP)或自对齐四重图案化(SAQP))。这样的技术是本领域技术人员已知的，因此将不再在本文中进行说明。
参考图1c，形成牺牲材料的牺牲材料层116以填充间隙114并覆盖材料线110。牺牲材料可以是氧化物材料、a-C材料、a-Si材料、SOC材料、旋涂氧化物电介质。牺牲材料选择与材料线110和掩模层108不同，从而能够从掩模层108和材料线110选择性去除牺牲材料。牺牲材料层116可以ALD工艺(例如，离子体增强ALD)进行沉积，或者通过CVD、电子束蒸镀或溅射进行沉积。
取决于牺牲材料的类型和沉积工艺，例如，可以通过化学机械抛光(CMP)来进行牺牲材料层110的平面化。如虚线h所示，牺牲材料层的厚度可以可选地减小，以使得材料线110的顶部表面曝露。
然而，在下文说明中，将假设厚度减小(如果进行)在材料线100曝露前停止。因此，牺牲材料层116包括设置在材料线110上方的上厚度部分以及设置在间隙114中的下厚度部分。
参考图1d，孔118通过沿着间隙114a的一部分去除牺牲材料来形成。已经去除牺牲材料层116的一部分以观察孔118。孔118延伸跨越间隙108，并使得掩模层108曝露，更具体地说，使得掩模层108的一部分108a曝露。掩模层部分108a形成了孔118的底部表面。孔118曝露了材料线110a的侧壁部分和材料线110b的侧壁部分。
孔118包括延伸穿过牺牲层116的上厚度部分的上孔部分。孔118包括延伸穿过牺牲层116的下厚度部分(即，在间隙114a内)的下孔部分。孔118的开口或口设置于牺牲材料层116的顶部表面处。因此，孔118的口设置于牺牲材料层110的顶部表面上方的层级处。
如图1d所示，也可以形成多个孔，例如，包括孔119和120。沿着与孔118相同的间隙114a、但在沿着间隙114a的不同纵向位置处形成孔119。沿着与孔118不同的间隙114b形成孔120。孔118的其它上述描述相应地应用于孔119、120。应注意，图中所示的孔的数量仅表示一个示例，并且所述方法通常可以包括形成任意数量的孔(但是形成至少一个孔)。
孔118、119、120可通过以下方式形成：在牺牲材料层116上沉积光刻层叠体。层叠体可以是设置为能够形成尺寸与材料线110的临界尺寸相对应的孔的常规光刻堆叠体。作为非限制性示例，一个层叠体在自底向上的方向上可以包括旋涂碳(SOC)层、旋涂玻璃(SOG)层以及光致抗蚀剂层。孔可以光刻工艺在光致抗蚀剂层中进行图案化，其可以转移至层叠体中和牺牲材料层116中。可以进行多个光刻和蚀刻步骤，以便于形成多个孔。干蚀刻工艺可以用于蚀刻孔118、119、120。蚀刻工艺可以是能够相对于掩模层108的材料(优选还相对于材料线110的材料)选择性蚀刻牺牲材料的任意类型的蚀刻工艺。
在图1d中，孔118、119、120仅延伸穿过单一间隙114。然而，有可能形成具有较大宽度的孔，以使得单一间隙覆盖了超过一个间隙，例如两个或三个连续间隙114。如从下文可以理解的，这能够在两个或更多个间隙中的对应纵向位置处同时形成两个或更多个阻断部分。
参考图1e，形成填充材料的填充材料层122以填充孔118、119、120并覆盖牺牲材料。填充材料可以是与材料线110相关提及的任何材料。填充材料可以选择与材料线110相同的材料，或者与材料线110不同的材料。填充材料层122可以使用适用于所选材料的沉积工艺进行沉积。沉积工艺的示例包括CVD、PVD、ALD和旋涂。
填充材料层122包括设置在各孔118、119、120的口的上方的上厚度部分以及设置在各孔118、119、120中的下厚度部分。在各孔118、119、120中的下厚度部分形成填充材料的对应阻断部分124、125、126，如图1f所示。
参考图1f，使得填充材料层122厚度降低，以去除填充材料层122的上厚度部分，并由此曝露孔118、119、120的口。已经去除牺牲材料层116的一部分以观察阻断部分124。之前通过填充材料层122的上厚度部分连接的阻断部分124、125、126由此变为离散的阻断部分124、125、126。
厚度减小可以通过将CMP施加至填充材料层122的顶部表面和/或以干蚀刻工艺(例如，基于等离子体的反应离子蚀刻)进行回蚀来实现。
当孔118、119、120的口或牺牲材料层116的顶部表面曝露时，则厚度减小可以直接停止。然而，也可在使得所述结构曝露后继续减小厚度，由此减小阻断部分124、125、126的厚度/高度。然而优选地，厚度减小最迟可以在材料线110的顶部表面曝露时停止。
在结合如图1c描述的牺牲材料层116的厚度已经减小至层级h的情况下，随后填充材料层122的厚度减小将会使得孔118、119、120的口以及材料线110的顶部表面同时曝露。
参考图1g，能够将牺牲材料选择性地去除至材料线110和阻断部分124、125、126。由此曝露间隙114、特别是间隙114的掩模层108的一些部分。
牺牲材料116可以通过湿蚀刻或干蚀刻去除。可以采用蚀刻化学物质以第一蚀刻速率对牺牲材料116进行蚀刻，并且以第二蚀刻速率对材料线110的材料和阻断区块124、125、126进行蚀刻，所述第二蚀刻速率低于所述第一蚀刻速率。能够相对于例如基于氮化物的材料选择性地去除例如氧化物牺牲材料116的蚀刻化学物质是缓冲的氢氟酸(bHF)蚀刻剂或稀释的HF(dHF)。其它可能的蚀刻工艺包括基于氟的等离子体RIE或远程等离子体辅助的干蚀刻工艺。可以注意到去除牺牲材料116(虽然是选择性的)仍然可能一定程度上对材料线110和阻断部分124、125、126进行蚀刻。然而，通过(材料线110、阻断部分124、125、126、以及牺牲材料116)蚀刻工艺和材料的适当选择，可以去除牺牲材料116，同时一定程度上保留材料线110和阻断部分124、125、126，以使得材料线110和阻断部分124、125、126可在后续图案转移至掩模层108中的过程中用作蚀刻掩模，如下所述。
如图1g所示，间隙114a通过阻断部分124沿纵向方向中断。阻断部分124设置为与材料线110a和材料线110b的邻接。阻断部分124延伸跨越间隙114a，横向于间隙的纵向方向。阻断部分124因此桥连了间隙114a，并且连接了材料线110a和材料线110b。间隙114a的另一纵向中断通过阻断部分125形成。在此之中，间隙114b通过阻断部分126中断。
参考图1h，将材料线110和阻断部分124、125、126所限定的图案转移至掩模层108。在使用材料线110和阻断部分124、125、126作为组合的蚀刻掩模的同时，对掩模层108进行蚀刻。使用HNO3或bHF的蚀刻化学物质的湿蚀刻工艺可以用于对掩模层108进行蚀刻。使用基于CHF3、CF4或Cl2等离子体的干蚀刻工艺可以用于对掩模层108进行蚀刻。
如图1h所示，因此对掩模层108进行图案化，以包括沟槽128。如图可见，沟槽128a在阻断部分124、125的纵向位置处中断。相应地，沟槽128b在阻断部分126的纵向位置处中断。沟槽128a、128b因此形成了中断或不连续的沟槽。
如图1h中介电层106中的虚线所示，沟槽128可以进一步转移至介电层106中。图案的转移可以通过各向异性蚀刻工艺进行。蚀刻工艺可以是基于等离子体的蚀刻工艺。蚀刻工艺可以是反应性离子蚀刻(RIE)工艺。例如，基于F的等离子体可用于相对于例如氮化钛、氧化钛、氧化铪或氧化锆的掩模层108对基于氧化硅的介电层106进行选择性蚀刻。
在图案转移至介电层108中之后，可以去除掩模层108。例如可以使用与将图案转移至掩模层108相关提及的相同蚀刻工艺来去除掩模层108。另外，可以去除材料线110和阻断部分124、125、126。
介电层106中的沟槽随后可以用导电材料进行填充，以形成金属化层级的导电路径或导电线。导电材料可以是单一金属，例如Cu、Al或W，或者它们的合金。
沟槽134可以使用电镀工艺或沉积工艺(如CVD或ALD)用导电材料进行填充。
导电材料可以形成为溢出了沟槽，并且因此覆盖介电层106的顶部表面。该过量材料可以随后通过CMP和/或回蚀去除，以形成最终导电路径。
上述方法步骤可以由用于通路形成的常规工艺技术进行补充，从而使得不同金属化层级的导电路径互连。该工艺是本领域技术人员已知的，因此将不再在本文中详细说明。
图2a和2b示意性显示了可以与该方法流程结合的可选的附加工艺步骤。
在去除牺牲材料116之后且在将图案转移至掩模层108之前(即，在图1g所示阶段处)，可以形成保形层130以覆盖掩模层108、材料线110和阻断部分124、125、126。保形层130形成覆盖间隙114中的掩模层108、材料线110的侧壁和顶部表面、以及阻断部分124、125、126的侧壁和顶部表面的薄膜。保形层130可以ALD工艺沉积氧化物来形成。或者，保形层130可以通过ALD氮化物形成。
参考图2b，可以对保形层沿垂直方向进行各向异性蚀刻，以使得掩模层108暴露于所述间隙中，同时保形层部分保留在材料线110和所述阻断部分124、125、126的侧壁上。如图2b所示，材料线110a的侧壁设置有保形层部分131、132。材料线110b的侧壁设置有保形层部分133、134。阻断部分124的侧壁设置有保形层部分135。保形层部分131、132、133、134在材料线110上形成了间隔体状特征件，并且能够减小间隙宽度，或者在早期加工步骤已经引起材料线110材料损失的情况下使其恢复。
在各向异性蚀刻之后，该方法可以如结合图1h所讨论的那样进行。
在上文中，已经参考有限的几个实施例主要描述了本发明概念。但是，如同本领域技术人员容易理解的，上述实施例以外的其它实施例也同样可以落在所附权利要求限定的本发明范围内。

Claims (14)

1.一种用于使得目标层图案化的方法，所述方法包括：
在目标层上形成数根间隔开的平行材料线，以使得在材料线之间形成曝露目标层的纵向间隙，
用牺牲材料填充所述间隙，
通过沿着所述间隙中的一条间隙的一部分去除所述牺牲材料来形成孔，所述孔延伸跨越所述间隙，并使得目标层曝露于所述间隙中，
用填充材料来填充所述孔，以形成延伸跨越所述间隙的阻断部分，
相对于所述材料线和所述阻断部分从所述目标层选择性地去除牺牲材料以使得间隙曝露，所述一条间隙通过所述阻断部分在纵向方向上中断，
将包括材料线和所述阻断部分的图案转移到所述目标层中。
2.如权利要求1所述的方法，其特征在于，用牺牲材料填充间隙包括形成填充间隙并覆盖材料线的牺牲材料层。
3.如权利要求2所述的方法，其特征在于，牺牲材料层包括设置在材料线上方的上厚度部分和设置在间隙中的下厚度部分，其中，孔包括延伸穿过上厚度部分的上孔部分以及延伸穿过下厚度部分的下孔部分。
4.如权利要求2所述的方法，所述方法进一步包括在形成孔之前，减小牺牲材料层的厚度以使得材料线的顶部表面曝露。
5.如权利要求1所述的方法，其特征在于，用填充材料填充孔包括形成填充所述孔并覆盖牺牲材料的填充材料层。
6.如权利要求5所述的方法，其特征在于，填充材料层包括设置在所述孔的口的上方的上厚度部分和设置在所述孔中的下厚度部分，所述方法进一步包括减小填充材料层的厚度以去除填充材料层的上厚度部分。
7.如权利要求1所述的方法，所述方法进一步包括通过沿着所述间隙中的第二间隙的一部分去除牺牲材料来形成至少第二孔，所述第二孔延伸跨越第二间隙，并使得目标层曝露于所述第二间隙中。
8.如权利要求7所述的方法，所述方法进一步包括形成填充所述孔和所述第二孔并覆盖牺牲材料的填充材料层，其中所述阻断部分形成于所述孔中，并且第二阻断部分形成于所述第二孔中。
9.如权利要求8所述的方法，其特征在于，填充材料层包括设置在各所述孔和所述第二孔的口的上方的上厚度部分和设置在所述孔和所述第二孔中的下厚度部分，所述方法进一步包括减小填充材料层的厚度以去除填充材料层的上厚度部分，其中所述阻断部分和所述第二阻断部分形成了离散的阻断部分。
10.如前述权利要求1-9中任一项所述的方法，所述方法进一步包括在去除牺牲材料之后并在将图案转移到目标层中之前：
形成覆盖掩模层、材料线和所述阻断部分的保形层，以及
对所述保形层进行各向异性蚀刻，以使得目标层暴露于所述间隙中，并且保形层的一些部分保留在材料线和所述阻断部分的侧壁上。
11.如前述权利要求1-9中任一项所述的方法，其特征在于，目标层形成了设置于介电层上的掩模层，所述方法进一步包括将掩模层的图案转移至介电层中。
12.如前述权利要求1-9中任一项所述的方法，其特征在于，牺牲材料不同于所述填充材料和材料线的材料。
13.如前述权利要求1-9中任一项所述的方法，其特征在于，所述材料线的材料和所述填充材料是相同的。
14.如前述权利要求1-9中任一项所述的方法，其特征在于，目标层的材料不同于材料线的材料。
CN201810161802.9A 2017-02-27 2018-02-27 使目标层图案化的方法 Active CN108511388B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP17158197.8 2017-02-27
EP17158197 2017-02-27

Publications (2)

Publication Number Publication Date
CN108511388A CN108511388A (zh) 2018-09-07
CN108511388B true CN108511388B (zh) 2023-07-21

Family

ID=58191348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810161802.9A Active CN108511388B (zh) 2017-02-27 2018-02-27 使目标层图案化的方法

Country Status (2)

Country Link
US (1) US10395978B2 (zh)
CN (1) CN108511388B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688604B2 (en) * 2019-07-26 2023-06-27 Tokyo Electron Limited Method for using ultra thin ruthenium metal hard mask for etching profile control

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809033B1 (en) * 2001-11-07 2004-10-26 Fasl, Llc Innovative method of hard mask removal
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
TWI334163B (en) * 2007-03-30 2010-12-01 Nanya Technology Corp Method of pattern transfer
KR101469098B1 (ko) * 2008-11-07 2014-12-04 삼성전자주식회사 반도체 메모리 소자의 커패시터 형성방법
JP5281386B2 (ja) * 2008-12-22 2013-09-04 株式会社日立製作所 高分子薄膜及びパターン媒体並びにこれらの製造方法
JP5329265B2 (ja) * 2009-03-09 2013-10-30 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
US8828493B2 (en) * 2009-12-18 2014-09-09 International Business Machines Corporation Methods of directed self-assembly and layered structures formed therefrom
NL2009002A (en) * 2011-07-18 2013-01-21 Asml Netherlands Bv Method for providing a template for a self-assemblable polymer for use in device lithography.
WO2013040483A1 (en) * 2011-09-15 2013-03-21 Wisconsin Alumni Research Foundation Directed assembly of block copolymer films between a chemically patterned surface and a second surface
US9177794B2 (en) * 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
JP6284925B2 (ja) * 2012-04-16 2018-02-28 ブルーワー サイエンス アイ エヌ シー． 誘導自己組織化用のケイ素系ハードマスク層
KR20130124861A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 패턴 형성 방법
JP5835123B2 (ja) * 2012-06-21 2015-12-24 Jsr株式会社 パターン形成用自己組織化組成物及びパターン形成方法
KR102003334B1 (ko) * 2012-09-04 2019-07-24 삼성전자주식회사 패턴 형성 방법
JP5764102B2 (ja) * 2012-09-05 2015-08-12 株式会社東芝 パターン形成方法
US9034197B2 (en) * 2012-09-13 2015-05-19 HGST Netherlands B.V. Method for separately processing regions on a patterned medium
JP6088800B2 (ja) * 2012-11-07 2017-03-01 株式会社東芝 パターン形成方法
US8669180B1 (en) * 2012-11-26 2014-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self aligned end-to-end conductive line structure and method of forming the same
US8956808B2 (en) * 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US8802551B1 (en) * 2013-02-21 2014-08-12 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
US8900467B1 (en) * 2013-05-25 2014-12-02 HGST Netherlands B.V. Method for making a chemical contrast pattern using block copolymers and sequential infiltration synthesis
KR20150019922A (ko) * 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 홀 패턴 제조 방법, 전자 장치 및 그 제조 방법
US9793137B2 (en) * 2013-10-20 2017-10-17 Tokyo Electron Limited Use of grapho-epitaxial directed self-assembly applications to precisely cut logic lines
US9349604B2 (en) * 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
CN104752323B (zh) * 2013-12-27 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法

Also Published As

Publication number Publication date
CN108511388A (zh) 2018-09-07
US10395978B2 (en) 2019-08-27
US20180247863A1 (en) 2018-08-30

Similar Documents

Publication Publication Date Title
US9852986B1 (en) Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit
JP5532400B2 (ja) スタガードコンタクトを持つファインピッチアレイを含む半導体デバイスと、その設計および製造のための方法
CN108417530B (zh) 用于形成导电路径和通道的方法
CN110874019B (zh) 一种图案化方法
US9905424B1 (en) Self-aligned non-mandrel cut formation for tone inversion
CN108573917B (zh) 非芯轴切口形成
US9570397B1 (en) Local interconnect structure including non-eroded contact via trenches
CN108511387B (zh) 在电介质层中形成导电路径图案的方法
CN108511338B (zh) 一种在介电层中限定用于导电路径的图案的方法
US10692812B2 (en) Interconnects with variable space mandrel cuts formed by block patterning
CN108511388B (zh) 使目标层图案化的方法
US10672655B2 (en) Method of patterning target layer
US10784119B2 (en) Multiple patterning with lithographically-defined cuts
CN108091551B (zh) 自对准光刻图案化
CN109119328B (zh) 对目标层设定图案的方法
US10651046B2 (en) Multiple patterning with late lithographically-defined mandrel cuts
EP4187582A1 (en) Interconnection structure for a semiconductor device
US11710637B2 (en) Patterning method
US20240071906A1 (en) Semiconductor structure and manufacturing method thereof
CN111668091B (zh) 半导体器件及其形成方法
US20210335664A1 (en) Patterning method
KR101497544B1 (ko) 반도체 소자의 패턴 형성 방법
CN115084088A (zh) 半导体结构及其制造方法
KR20200011174A (ko) 대칭형 구조를 갖는 전도성 패턴들을 갖는 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant