KR101497544B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

이중 패터닝 기술 및 다마신 기술을 이용한 반도체 소자의 패턴 형성방법을 개시한다. 본 발명의 반도체 소자의 패턴 형성방법은 반도체 기판 상의 피식각막 위에 복수의 평행한 라인 형태의 제1 마스크막 패턴을 형성하는 단계; 상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계; 상기 희생막을 사이에 두고 상기 제1 마스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 희생막의 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 부분을 가리는 제1 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및 상기 피식각막 내에 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계; 를 포함한다.
이중 패터닝, 다마신, 트리밍

Description

반도체 소자의 패턴 형성 방법{Method for patterning of semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는 이중 패터닝 기술 및 다마신 기술을 이용한 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 메모리 소자의 급격한 디자인 룰(desing rule, D/R)의 감소에 따라 금속 라인 형성을 위하여 전기 전도도가 우수한 구리를 이용한 다마신 기술이 도입되었다. 한편, 디자인 룰 감소에 따른 미세 패턴 형성을 위하여 포토리소그래피 노광 장치의 해상 한계를 뛰어넘을 수 있는 이중 패터닝 기술(double patterning technology)이 사용되고 있다.
이중 패터닝 기술 및 다마신 기술을 이용하여 패턴을 형성하고자 할 때 셀 영역에는 도전막이 채워질 미세한 다마신 홈들을 균일하게 확보하는 한편, 셀 영역과 주변회로 영역의 패터닝을 별도로 실시함에 따른 공정의 복잡성을 제거할 필요가 있다.
본 발명의 목적은 셀 영역에서 미세한 다마신 패턴을 균일하게 형성하면서 주변회로 영역의 큰 다마신 패턴들을 용이하게 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공하는 데 있다.
본 발명의 목적을 달성하기 위한 반도체 소자의 패턴 형성방법의 일 형태는 반도체 기판 상의 피식각막 위에 복수의 평행한 라인 형태의 제1 마스크막 패턴을 형성하는 단계; 상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계; 상기 희생막을 사이에 두고 상기 제1 마스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 희생막의 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 부분을 가리는 제1 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및 상기 피식각막 내에 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계; 를 포함한다.
상기 제3 마스크막 패턴은 주변회로를 형성하기 위한 제2 패턴을 더 포함하도록 형성되며, 상기 제3 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하여 상기 제2 패턴에 대응되는 제2 홈을 더 형성할 수 있다.
상기 제1 마스크막 패턴을 형성하는 단계에서 상기 제1 마스크막 패턴 사이의 상기 피식각막 내에 리세스를 더 형성하고, 상기 리세스를 채우도록 상기 희생막을 형성 할 수 있다.
상기 피식각막은 절연막을 포함할 수 있다. 상기 희생막은 상기 피식각막과 동일한 물질로 형성할 수 있다. 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴은 동일한 물질로 형성할 수 있다. 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴은 폴리실리콘을 포함할 수 있다.
상기 제2 마스크막 패턴을 형성하는 단계는 상기 희생막에 의하여 커버된 상기 제1 마스크막 패턴 사이를 메우도록 제2 마스크막을 형성하는 단계; 및 상기 희생막의 상면이 노출되도록 상기 제2 마스크막을 에치백하는 단계를 포함할 수 있다.
상기 제2 마스크막 패턴의 높이가 상기 제1 마스크막 패턴의 높이와 같아지도록 상기 제2 마스크막을 에치백할 수 있다.
상기 피식각막 내에 상기 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계는 상기 제3 마스크막 패턴을 마스크로 삼고 상기 희생막을 선택적으로 식각하는 단계; 및 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막 식각 후 노출된 상기 피식각막을 식각하는 단계를 포함할 수 있다.
상기 제1 홈을 형성하기 위한 상기 피식각막의 식각 후 상기 제3 마스크막 패턴을 제거하는 단계; 및 상기 제3 마스크막 패턴 제거 후 노출된 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 제거하는 단계; 를 더 포함할 수 있다. 이어서, 상기 제1 마스크막 패턴, 상기 제2 마스크막 패턴을 제거한 후 상기 제1 홈을 메우도록 도전막을 형성하는 단계; 및 상기 피식각막 내의 도전막 패턴을 형성하기 위하여 상기 피식각막이 노출되도록 상기 도전막을 CMP 하는 단계를 더 포함할 수 있다. 상기 도전막은 구리막을 포함할 수 있다.
본 발명의 목적을 달성하기 위한 반도체 소자의 패턴 형성방법의 다른 일 형태는 제1 영역 및 제2 영역을 구비한 반도체 기판 위에 피식각막을 형성하는 단계; 상기 제1 영역 내의 상기 피식각막 위에 복수의 라인 형태의 제1 마스크막 패턴을 형성하는 단계; 상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계; 상기 희생막을 사이에 두고 상기 제1 마스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 희생막의 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 부분을 가리는 상기 제1 영역 내의 제1 패턴 및 상기 제2 영역 내의 제2 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및 상기 피식각 내에 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계를 포함한다.
상기 제1 마스크막 패턴을 형성하는 단계에서 상기 제1 마스크막 패턴 사이의 상기 피식각막 내에 리세스를 더 형성하고, 상기 리세스를 채우도록 상기 희생막을 형성할 수 있다.
상기 피식각막은 절연막을 포함할 수 있다.
상기 제3 마스크막 패턴을 형성하는 단계는 상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 제1영역과 상기 제2 영역이 평탄해지도록 제3 마스크막을 형성하는 단계; 상기 제3 마스크막 위에 제4 마스크막 패턴을 형성하는 단계; 및 상기 제4 마스크막 패턴을 마스크로 삼고 상기 제3 마스크막을 식각하는 단계; 를 포함할 수 있다. 상기 제3 마스크막은 SOH 막 또는 SOG 막을 포함 할 수 있다.
상기 홈을 형성하기 위한 상기 피식각막의 식각 후 상기 제3 마스크막 패턴을 제거하는 단계; 상기 제3 마스크막 패턴 제거 후 노출된 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 제거하는 단계; 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 제거한 후 상기 홈을 메우도록 도전막을 형성하는 단계; 및 상기 피식각막 내의 도전막 패턴을 형성하기 위하여 상기 피식각막이 노출되도록 상기 도전막을 CMP 하는 단계; 를 더 포함할 수 있다.
상기 피식각막 내에 상기 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제 1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계는 상기 제3 마스크막 패턴을 마스크로 삼고 상기 희생막을 선택적으로 식각하는 단계; 및 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막 식각 후 노출된 상기 피식각막을 식각하는 단계를 포함할 수 있다.
희생막의 증착 두께가 다마신 홈의 폭에 해당하는 이중 패터닝 기술을 이용함으로써 셀 영역의 미세한 라인 형태의 다마신 홈을 균일하게 형성할 수 있고, 셀 영역의 셀 트리밍 패턴과 주변회로 영역의 다마신 홈을 하나의 포토마스크를 사용하여 형성함으로써 반도체 소자의 패턴을 용이하게 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서에서 다마신 홈이란 다마신 방법으로 패턴을 형성하기 위하여 패턴을 구성하는 물질이 채워질 절연막 내에 형성된 홈을 의미한다. 본 명세서에서 셀 트리밍 패턴이란 이중 패터닝 기술로 형성됨으로써 인접한 쌍끼리 양쪽 끝단이 연결되어 있는 (홈을 포함하는) 라인을 형성하기 위한 패턴을 별개의 라인 패턴으로 분리시키기 위한 패턴을 의미한다.
도 1a, 2a,...,8a, 9a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서대로 도시한 개략적인 평면도들이다. 도 1b, 2b,...,8b, 9b는 각각 도 1a, 2a,...,8a, 9a 의 A-A 선을 따른 단면도들이다. 도 1c, 2c,...,8c, 9c는 각각 도 1a, 2a,...,8a, 9a 의 B-B 선을 따른 단면도들이다. 도 1d, 2d,...,8d, 9d는 각각 도 1a, 2a,...,8a, 9a 의 C-C 선을 따른 단면도들이다. 도 1e, 2e,...,8e, 9e는 각각 도 1a, 2a,...,8a, 9a 의 D-D 선을 따른 단면도들이다. 도 1a 내지 도 9e에서 주변회로 영역을 셀 영역의 아래에 도시하였으나 이는 발명의 이해를 돕기 위하여 개념적으로 도시한 것으로서, 주변회로 영역은 셀 영역 이외의 임의의 영역에 위치할 수 있다.
먼저 도 1a 내지 도 1e를 참조하면, 식각정지막(112), 피식각막(114)이 순차적으로 형성되어 있는 반도체 기판(100) 위에 제1 마스크막(120)을 형성한다. 피식각막(114)은 그 안에 다마신 패턴이 형성될 막이며, 식각정지막(112)은 다마신 패턴을 형성하기 위하여 피식각막(114)이 식각될 때 하부의 반도체 기판(100)의 식각을 방지하기 위한 막이다. 반도체 기판(100)은 다마신 패턴이 구성하는 반도체 소자의 요소에 따라 다양한 하부 구조를 포함할 수 있다. 다마신 패턴이 형성될 피식각막(114)은 절연막으로 형성될 수 있고, 제1 마스크막(120)은 피식각막(114)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들면, 피식각막(114)이 실 리콘 산화막일 경우 제1 마스크막(120)은 폴리실리콘으로 형성할 수 있다. 이때 식각정지막(112)은 실리콘 산화막과 폴리실리콘에 대하여 식각선택비를 갖는 물질, 예를 들면, 실리콘 질화막으로 형성할 수 있다.
그리고 셀 영역의 라인 & 스페이스 패턴을 정의하기 위한 제1 포토마스크를 사용하여 셀 영역의 제1 마스크막(120) 위에 제1 포토레지스트 패턴(132a)을 형성한다. 이때 주변회로 영역의 제1 마스크막(120)은 오픈된다. 제1 포토레지스트 패턴(132a)은 최종적으로 형성하려는 다마신 패턴의 피치의 2배인 제1 피치(P1)로 형성될 수 있다. 한편, 제1 포토레지스트 패턴(132a)과 함께 다마신 패턴이 형성되지 않는 부분의 피식각막(114)이 식각되는 것을 방지하기 위한 제1 포토레지스트 블로킹 패턴(132b)을 더 형성할 수 있다. 이때 제1 포토레지스트 블로킹 패턴(132b)은 제1 포토레지스트 패턴(132a)의 양단과 분리되도록 형성할 수도 있고, 연결되도록 형성할 수도 있다.
도 2a 내지 도 2e를 참조하면, 제1 포토레지스트 패턴(132a)을 마스크로 삼고 제1 마스크막(120)을 식각하여 셀 영역 내에 제1 마스크막 패턴(120a)을 형성한다. 이때 제1 포토레지스트 블로킹 패턴(132b)에 대응되는 제1 마스크막 블로킹 패턴(120b)이 함께 형성될 수 있다. 제1 마스크막(120)을 식각할 때 피식각막(114)을 과식각(over etch)하여 피식각막(114) 내에 리세스(113)를 형성할 수 있다. 리세스(113)의 깊이는 이후 공정에서 피식각막(114) 위에 형성될 희생막(도 3a 내지 도 3e의 140)의 두께를 고려하여 결정할 수 있다.
도 3a 내지 도 3e를 참조하면, 제1 마스크막 패턴(120a)을 균일한 두께 로(conformally) 커버하도록 반도체 기판(100)의 전면에 희생막(140)을 형성한다. 이때 희생막(140)은 피식각막(114)과 동일 또는 유사한 식각 선택비를 갖는 물질 또는 동일한 물질로 형성할 수 있다. 예를 들면, 피식각막(114)을 실리콘 산화막으로 형성한 경우 희생막(140)도 실리콘 산화막으로 형성할 수 있다. 희생막(140)은 예를 들면 스텝 커버리지가 좋은 ALD(atomic layer deposition, 원자층 증착) 또는 CVD(chemical vapor deposition, 화학 기상 증착) 방법으로 형성할 수 있다.
희생막(140)은 형성하고자 하는 다마신 패턴의 폭과 동일한 두께로 형성한다. 한편, 희생막(140)이 피식각막(114)의 리세스(113)를 채운 부분의 상면은 피식각막(114)과 제1 마스크막 패턴(120a)의 경계와 대략 동일한 높이를 가질 수있다. 도 3b를 참조하면, 제1 피치(P1)로 형성된 제1 마스크막 패턴(120a)을 덮고 있는 희생막(140) 사이에는 제1 피치(P1)와 동일한 피치의 갭(143)이 형성된다.
도 4a 내지 도 4e를 참조하면, 희생막(140) 사이의 갭(143)을 완전히 메우도록 제2 마스크막(150)을 형성한다. 제2 마스크막(150)은 제1 마스크막(120)과 동일 또는 유사한 식각선택비를 갖는 물질 또는 동일한 물질로 형성할 수 있다. 예를 들면, 제1 마스크막(120)을 폴리실리콘으로 형성한 경우에 제2 마스크막(150)도 폴리실리콘으로 형성할 수 있다.
도 5a 내지 도 5e를 참조하면, 희생막(140)의 상면이 노출되도록 제2 마스크막(150)을 에치백(etch back)한다. 이때 제2 마스크막(150)은 희생막(140)에 의하여 덮여 있는 제1 마스크막 패턴(120a)과 같은 높이가 되도록 에치백될 수 있다. 에치백에 의하여 주변회로 영역의 제2 마스크막(150)은 모두 제거되고, 셀 영역의 희생막(140) 사이의 갭(143)에 제2 마스크막 패턴(150a)이 형성된다. 도 5b를 참조하면, 제2 마스크막 패턴(150a)은 제1 마스크막 패턴(120a)의 제1 피치(P1)과 동일한 피치를 갖는다. 제1 마스크막 패턴(120a)과 제2 마스크막 패턴(150a)은 함께 제2 피치(P2)를 갖는 마스크막 패턴(152)을 형성한다. 제2 피치(P2)는 제1 피치(P1)의 절반이다. 희생막(140)의 마스크막 패턴(152) 사이의 부분도 제2 피치(P2)로 반복된다. 한편, 희생막(140)은 제1 마스크막 패턴(120a)을 덮도록 형성되어 있으므로 마스크막 패턴(152) 사이의 희생막(140) 부분들은 한 쌍씩 제1 마스크막 패턴(120a)의 상부와 라인의 긴 쪽 양단에서 서로 연결되어 있다.
도 6a 내지 도 6e를 참조하면, 반도체 기판(100) 위에 제2 포토마스크를 사용하여 제2 포토레지스트 패턴(134)을 형성한다. 제2 포토마스크는 주변회로 영역에서는 주변회로 패턴을 정의하는 동시에 셀 영역에서는 제1 마스크막 패턴(120a)의 양쪽 단부를 둘러싼 희생막(140) 부분을 제거하기 위한 셀 트리밍 패턴을 정의하기 위한 것이다. 따라서 제2 포토마스크에 의하여 형성된 제2 포토레지스트 패턴(134)은 주변회로 영역의 주변회로 패턴(134P) 및 셀 영역에서 희생막(140)의 제1 마스크막 패턴(120a)의 양쪽 단부를 둘러싼 부분을 가리는 셀 트리밍 패턴(134C)을 포함한다. 주변회로 패턴과 셀 트리밍 패턴을 동일한 마스크에 의하여 형성함으로써 포토리소그래피 공정의 수를 줄임으로써 공정을 단순화할 수 있다.
도 7a 내지 도 7e를 참조하면, 제2 포토레지스트 패턴(134), 제1 마스크막 패턴(120a), 제1 마스크막 블로킹 패턴(120b) 및 제2 마스크막 패턴(150a)을 식각 마스크로 하여 희생막(140)과 피식각막(114)을 식각한다. 이때 셀 영역에서는 제2 포토레지스트 패턴(134)의 셀 트리밍 패턴(134C)에 의하여 노출되어 있는 희생막(140)이 먼저 식각되며, 희생막(140)에 대하여 식각선택비를 갖는 제2 마스크막 패턴(150a)은 식각되지 않는다. 희생막(140)이 식각되면서 노출되는 제1 마스크막 패턴(120a), 제1 마스크막 블로킹 패턴(120b)도 희생막(140)에 대하여 식각 선택비가 있으므로 식각되지 않는다. 희생막(140)이 제거된 후에는 제1 마스크막 패턴(120a), 제1 마스크막 블로킹 패턴(120b)과 제2 마스크막 패턴(150a)을 식각 마스크로 하여 피식각막(114)이 식각되어 셀 영영역의 피식각막(114) 내에 다마신 홈(115C)이 형성된다.
주변회로 영역에서는 제2 포토레지스트 패턴(134)의 주변회로 패턴(134P)을 마스크로하여 희생막(140) 및 피식각막(114)이 식각되어 피식각막(114) 내에 다마신 홈(115P)이 형성된다. 한편, 피식각막(114)이 식각될 때 식각정지막(112)이 그 아래의 반도체 기판(100)이 식각되는 것을 막는다.
도 8a 내지 도 8e를 참조하면, 제2 포토레지스트 패턴(134)과 노출된 제2 마스크막 패턴(150a) 및 제1 마스크막 패턴(120a)을 순차적으로 제거한다. 도 8a, 도 8d 및 도 8e에 보이는 바와 같이 셀 영역의 셀 트리밍 패턴(134C)이 형성되었던 자리에는 남겨진 희생막(140)에 의하여 피식각막(114) 내에 홈이 생성되지 않아서 인접한 쌍의 다마신 홈(115C)의 양단이 분리되고 있다.
도 9a 내지 도 9e를 참조하면, 셀 영역의 다마신 홈(115C) 및 주변회로 영역의 다마신 홈(115P)을 메우도록 반도체 기판(100)의 전면에 도전막(170)을 형성한 후 피식각막(114)이 노출되도록 도전막(170)을 CMP(chemical mechanical polishing)하여 셀 영역의 다마신 패턴(170C)과 주변회로 영역의 다마신 패턴(170P)을 형성한다. 도전막(170)은 예를 들면 구리막으로 형성할 수 있다. 구리막은 스퍼터에 의해 형성한 시드 구리층 위에 전기도금(electroplating)에 의하여 형성할 수 있다. 구리막은, 예를 들면, Ti 또는 Ta와 같은 장벽층(미도시) 위에 형성될 수 있다. 또한, 다마신 패턴(170C, 170P)은 구리막 이외에 다른 도전막을 사용하여 형성할 수 있다. 한편, 도전막(170)을 CMP할 때 셀 트리밍 패턴(134C) 아래에 존재하던 희생막(140)과 제1 마스크막 블로킹 패턴(120b)이 함께 제거되어 다마신 패턴(170C, 170P)이 형성된 반도체 기판(100)의 상면이 평탄화될 수 있다. 도전막(170)으로 구리막을 사용할 경우 장벽층(미도시)이 CMP 정지막으로 사용될 수 있다.
본 발명의 실시예에 의하면 셀 영역의 다마신 홈(115C)의 폭이 마스크막 패턴(152) 사이의 희생막(140)의 폭에 의하여 정해진다. 희생막(140)은 증착 상태 그대로의 패턴이므로 희생막(140)의 증착 두께가 희생막(140)의 폭이 된다. 따라서 희생막(140)의 증착 두께를 조절함으로써 셀 영역의 미세한 다마신 홈(115C)의 폭을 균일하게 형성할 수 있다. 다마신 홈(115C)의 폭을 균일하게 형성함으로써 다마신 홈(115C)에 도전 물질, 예를 들면, 구리를 양호하게 형성할 수 있다. 그리고 주변회로 영역의 패턴을 형성할 때 셀 영역의 셀 트리밍 패턴을 함께 형성함으로써 포토리소그래피 공정의 수를 줄일 수 있어서 패턴 형성 공정을 단순화할 수 있다.
도 10a, 11a, 12a, 13a는 본 발명의 다른 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서대로 도시한 개략적인 평면도들이다. 도 도 10b, 11b, 12b, 13b는 각각 도 10a, 11a, 12a, 13a 의 A-A 선을 따른 단면도들이다. 도 10c, 11c, 12c, 13c는 각각 도 10a, 11a, 12a, 13a 의 B-B 선을 따른 단면도들이다. 도 10d, 11d, 12d, 13d는 각각 도 10a, 11a, 12a, 13a 의 C-C 선을 따른 단면도들이다. 도 10e, 11e, 12e, 13e는 각각 도 10a, 11a, 12a, 13a 의 D-D 선을 따른 단면도들이다.
본 실시예는 셀 영역에 마스크막 패턴(152)을 형성한 후 제2 포토마스크를 사용하여 제2 포토레지스트 패턴(134)을 형성하기 전에 평탄화 마스크막(160)을 도입하는 것이 도 1a 내지 도 9e의 실시예와 다르다.
셀 영역에 마스크막 패턴(152)을 형성하는 단계까지는 앞의 도 1a 내지 도 5e와 관련하여 설명한 바와 같다.
이어서 도 10a 내지 도 10e를 참조하면, 셀 영역에 마스크막 패턴(152)이 형성된 반도체 기판(100) 위에 평탄화 마스크막(160)을 형성한다. 평탄화 마스크막(160)은 예를 들면 스핀 코팅 방식에 의하여 형성되어 평탄화 특성이 좋은 SOH(spin on hardmask)막 또는 SOG(spin on glass)막으로 형성할 수 있다. 평탄화 마스크막(160)은 셀 영역에만 마스크막 패턴(152)이 형성되어 있고 주변회로 영역에는 패턴이 형성되어 있지 않음으로써 생기는 셀 영역과 주변회로 영역의 단차를 없애고 셀 영역과 주변회로 영역을 평탄화시킬 수 있다.
도 11a 내지 도 11e를 참조하면, 평탄화 마스크막(160) 위에 제2 포토마스크를 사용하여 제2 포토레지스트 패턴(134)을 형성한다. 제2 포토레지스트 패턴(134)은 셀 영역에서 희생막(140)의 제1 마스크막 패턴(120a)의 양쪽 단부를 둘러싼 부 분을 제거하기 위한 셀 트리밍 패턴(134C)과 주변회로 영역의 주변회로 패턴(134P)을 포함한다.
도 12a 내지 도 12e를 참조하면, 제2 포토레지스트 패턴(134)을 마스크로 사용하여 평탄화 마스크막(160)을 식각하여 평탄화 마스크막 패턴(160C, 160P)을 형성한다. 평탄화 마스크막 패턴(160C, 160P)은 제2 포토레지스트 패턴(134)이 전사된 것이므로 제2 포토레지스트 패턴(134)과 마찬가지로 셀 트리밍 패턴(160C)과 주변회로 영역의 주변회로 패턴(160P)을 포함한다.
도 13a 내지 도 13e를 참조하면, 평탄화 마스크막 패턴(160C, 160P), 제1 마스크막 패턴(120a), 제1 마스크막 블로킹 패턴(120b) 및 제2 마스크막 패턴(150a)을 식각 마스크로 하여 희생막(140)과 피식각막(114)을 식각한다. 이때 셀 영역에서는 평탄화 마스크막 패턴(160C)에 의하여 노출되어 있는 희생막(140)이 먼저 식각되며, 희생막(140)에 대하여 식각선택비를 갖는 제2 마스크막 패턴(150a)은 식각되지 않는다. 희생막(140)이 식각되면서 노출되는 제1 마스크막 패턴(120a) 및 제1 마스크막 블로킹 패턴(120b)도 희생막(140)에 대하여 식각 선택비가 있으므로 식각되지 않는다. 희생막(140)이 제거된 후에는 제1 마스크막 패턴(120a), 제1 마스크막 블로킹 패턴(120b) 및 제2 마스크막 패턴(150a)을 식각 마스크로 하여 피식각막(114)이 식각되어 셀 영영역의 피식각막(114) 내에 다마신 홈(115C)이 형성된다.
주변회로 영역에서는 평탄화 마스크막 패턴(160P)을 마스크로하여 희생막(140) 및 피식각막(114)이 식각되어 피식각막(114) 내에 다마신 홈(115P)이 형성된다. 한편, 피식각막(114)이 식각될 때 식각정지막(112)이 그 아래의 반도체 기 판(100)이 식각되는 것을 막는다.
이어서 평탄화 마스크막 패턴(160C, 160P)과 제2 마스크막 패턴(150a), 제1 마스크막 패턴(120a) 및 제1 마스크막 블로킹 패턴(120b)을 순차적으로 제거하면, 도 8a 내지 도 8e에 도시한 바와 같이 셀 영역에는 다마신 홈(115C)이 형성되고, 주변회로 영역에는 주변회로 다마신 홈(115P)이 형성된다. 셀 트리밍 패턴(134C)에 의하여 제거되지 않은 희생막(140)에 의하여 동일한 제1 마스크막 패턴(120a)을 주형으로 형성된 인접한 쌍의 다마신 홈(115C)들이 서로 분리되어 있다.
다마신 홈(115C, 115P) 내에 다마신 패턴(170C, 170P)을 형성하는 단계는 도 9a 내지 도 9e에서 설명한 바와 같다.
본 실시예에서는 셀 영역의 마스크막 패턴(152) 형성 후 주변회로 패턴 및 셀 트리밍 패턴 형성을 위한 포토리소그래피 공정에서 평탄화 특성이 우수한 평탄화 마스크막(160)을 사용함으로써 셀 영역과 주변회로 영역의 단차를 없애고 포토리소그래피 공정의 DOF(depth of focus) 마진을 확보할 수 있다.
한편, 도 14a 및 도 14b를 참조하면, 위의 실시예들에서 셀 영역의 다마신 패턴(170C)과 주변회로 영역의 다마신 패턴(170P)은 서로 분리되어 형성된다. 이들 분리된 다마신 패턴들(170C, 170P)은 하부의 층간절연층(192) 또는 상부의 층간절연층(194) 내에 형성된 연결 콘택(182a, 184a) 및 연결 배선(182b, 184b)에 의하여 전기적으로 서로 연결될 수 있다.
본 발명의 실시예들에서는 셀 영역과 주변회로 영역에 대하여 설명하였으나, 명칭 또는 기능에 관계없이 이중 패터닝 기술에 의하여 미세한 다마신 패턴들이 형 성되는 영역과 이중 패터닝 기술에 의하지 않고 다양한 다마신 패턴이 형성되는 영역을 갖는 반도체 소자에 대하여도 본 발명이 적용될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a, 2a,...,8a, 9a는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서대로 도시한 개략적인 평면도들이다.
도 1b, 2b,...,8b, 9b는 각각 도 1a, 2a,...,8a, 9a 의 A-A 선을 따른 단면도들이고, 도 1c, 2c,...,8c, 9c는 각각 도 1a, 2a,...,8a, 9a 의 B-B 선을 따른 단면도들이고, 도 1d, 2d,...,8d, 9d는 각각 도 1a, 2a,...,8a, 9a 의 C-C 선을 따른 단면도들이고, 도 1e, 2e,...,8e, 9e는 각각 도 1a, 2a,...,8a, 9a 의 D-D 선을 따른 단면도들이다.
도 10a, 11a, 12a, 13a는 본 발명의 다른 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서대로 도시한 개략적인 평면도들이다.
도 10b, 11b, 12b, 13b는 각각 도 10a, 11a, 12a, 13a 의 A-A 선을 따른 단면도들이고, 도 10c, 11c, 12c, 13c는 각각 도 10a, 11a, 12a, 13a 의 B-B 선을 따른 단면도들이고, 도 10d, 11d, 12d, 13d는 각각 도 10a, 11a, 12a, 13a 의 C-C 선을 따른 단면도들이이고, 도 10e, 11e, 12e, 13e는 각각 도 10a, 11a, 12a, 13a 의 D-D 선을 따른 단면도들이다.
도 14a 및 도 14b는 셀 다마신 패턴과 주변회로 다마신 패턴의 연결 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 112: 식각 정지막
113: 리세스 114: 피식각막
115C, 115P: 다마신 홈 120: 제1 마스크막
120a: 제1 마스크막 패턴 120b: 제1 마스크막 블로킹 패턴
132a: 제1 포토레지스트 패턴 132b: 제1 포토레지스트 블로킹 패턴
134, 134C, 134P: 제2 포토레지스트 패턴
140: 희생막 143: 갭
150: 제2 마스크막 150a: 제2 마스크막 패턴
152: 마스크막 패턴 160: 평탄화 마스크막
160C, 160P: 평탄화 마스크막 패턴 170: 도전막
170C, 170P: 다마신 패턴 182a, 184a: 연결 콘택
182b, 184b: 연결 패턴 192: 상부 층간절연층
194: 하부 층간절연층

Claims (20)

  1. 반도체 기판 상의 피식각막 위에 복수의 평행한 라인 형태의 제1 마스크막 패턴을 형성하는 단계;
    상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계;
    상기 희생막을 사이에 두고 상기 제1 마스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계;
    상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 상기 희생막의 부분을 가리는 제1 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및
    상기 피식각막 내에 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계; 를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제1 항에 있어서, 상기 제3 마스크막 패턴은 주변회로를 형성하기 위한 제2 패턴을 더 포함하도록 형성되며, 상기 제2 패턴을 더 포함하는 상기 제3 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하여 상기 제2 패턴에 대응되는 제2 홈을 더 형성하는 반도체 소자의 패턴 형성 방법.
  3. 제1 항에 있어서, 상기 제1 마스크막 패턴을 형성하는 단계에서는 상기 제1 마스크막 패턴 사이의 상기 피식각막의 상면으로부터 상기 피식각막을 일부 제거하여 상기 피식각막의 상부에 리세스를 형성하고,
    상기 희생막을 형성하는 단계에서 상기 희생막은 상기 리세스를 채우도록 형성되고,
    상기 희생막과 상기 피식각막을 식각하는 단계에서 상기 제1 홈은 상기 리세스가 형성된 상기 피식각막을 관통하도록 형성되는 반도체 소자의 패턴 형성 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서, 상기 제2 마스크막 패턴을 형성하는 단계는
    상기 희생막에 의하여 커버된 상기 제1 마스크막 패턴 사이를 메우도록 제2 마스크막을 형성하는 단계; 및
    상기 희생막의 상면이 노출되도록 상기 제2 마스크막을 에치백하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제8 항에 있어서, 상기 제2 마스크막 패턴의 높이가 상기 제1 마스크막 패턴의 높이와 같아지도록 상기 제2 마스크막을 에치백하는 반도체 소자의 패턴 형성 방법.
  10. 제1 항에 있어서, 상기 피식각막 내에 상기 제1 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계는
    상기 제3 마스크막 패턴을 마스크로 삼고 상기 희생막을 선택적으로 식각하는 단계; 및
    상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막 식각 후 노출된 상기 피식각막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  11. 제1 항에 있어서, 상기 제1 홈을 형성하기 위한 상기 피식각막의 식각 후 상기 제3 마스크막 패턴을 제거하는 단계; 및
    상기 제3 마스크막 패턴 제거 후 노출된 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 제거하는 단계; 를 더 포함하는 반도체 소자의 패턴 형성 방법.
  12. 제11 항에 있어서, 상기 제1 마스크막 패턴, 상기 제2 마스크막 패턴을 제거한 후 상기 제1 홈을 메우도록 도전막을 형성하는 단계; 및
    상기 피식각막 내의 도전막 패턴을 형성하기 위하여 상기 피식각막이 노출되도록 상기 도전막을 CMP 하는 단계를 더 포함하는 반도체 소자의 패턴 형성 방법.
  13. 삭제
  14. 제1 영역 및 제2 영역을 구비한 반도체 기판 위에 피식각막을 형성하는 단계;
    상기 제1 영역 내의 상기 피식각막 위에 복수의 라인 형태의 제1 마스크막 패턴을 형성하는 단계;
    상기 복수의 제1 마스크막 패턴을 균일한 두께로 커버하는 희생막을 형성하는 단계;
    상기 희생막을 사이에 두고 상기 제1 마 스크막 패턴과 제2 마스크막 패턴이 교번하도록 상기 희생막에 의하여 커버된 복수의 상기 제1 마스크막 패턴 사이에 상기 제2 마스크막 패턴을 형성하는 단계;
    상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 희생막의 상기 제1 마스크막 패턴의 양쪽 단부를 둘러싼 부분을 가리는 상기 제1 영역 내의 제 1 패턴 및 상기 제2 영역 내의 제2 패턴을 포함하는 제3 마스크막 패턴을 형성하는 단계; 및
    상기 피식각 내에 홈을 형성하도록 상기 제3 마스크막 패턴, 상기 제1 마스크막 패턴 및 상기 제2 마스크막 패턴을 마스크로 삼고 상기 희생막과 상기 피식각막을 식각하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  15. 삭제
  16. 삭제
  17. 제14 항에 있어서, 상기 제3 마스크막 패턴을 형성하는 단계는
    상기 제2 마스크막 패턴이 형성된 상기 반도체 기판 위에 상기 제1영역과 상기 제2 영역이 평탄해지도록 제3 마스크막을 형성하는 단계;
    상기 제3 마스크막 위에 제4 마스크막 패턴을 형성하는 단계; 및
    상기 제4 마스크막 패턴을 마스크로 삼고 상기 제3 마스크막을 식각하는 단계; 를 포함하는 반도체 소자의 패턴 형성 방법.
  18. 삭제
  19. 삭제
  20. 삭제
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