CN115084088A - 半导体结构及其制造方法 - Google Patents

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CN115084088A CN202110275944.XA CN202110275944A CN115084088A CN 115084088 A CN115084088 A CN 115084088A CN 202110275944 A CN202110275944 A CN 202110275944A CN 115084088 A CN115084088 A CN 115084088A
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Abstract

本发明提供一种半导体结构及其制造方法。半导体结构包括主干部与分支部。主干部在第一方向上延伸。分支部连接于主干部。分支部包括柄部与双叉部。柄部连接于主干部，且在第二方向上延伸。第二方向相交于第一方向。双叉部连接于柄部。柄部的线宽大于双叉部的线宽。上述半导体结构可有效地防止半导体结构受损或发生断线。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，尤其涉及一种可防止断线的半导体结构及其制造方法。
背景技术
目前，一些半导体元件(如，快闪存储器(flash memory))的构件具有轨条(rail)图案与连接至轨条图案的阵列(array)图案，其中阵列图案可由自对准双重图案化(self-alignment double patterning，SADP)工艺进行定义，而轨条图案可由另外的图案化光刻胶层进行定义。
然而，在使用图案化掩模层与图案化光刻胶层作为掩模来定义出轨条图案与阵列图案的过程中，由于图案化光刻胶层位于轨条区中并覆盖轨条区中的图案化掩模层，且阵列区中的图案化掩模层的紧邻于轨条区的部分在蚀刻工艺中的蚀刻率较快，因此常会在此部分中形成副沟槽(sub-trench)，进而使得图案化掩模层受损或断线。如此一来，通过上述图案化掩模层与图案化光刻胶层所形成的半导体结构容易受损或发生断线，进而造成半导体元件的良率与可靠度降低。
发明内容
本发明提供一种半导体结构及其制造方法，其可有效地防止半导体结构受损或发生断线。
本发明提出一种半导体结构，包括主干部与分支部。主干部在第一方向上延伸。分支部连接于主干部。分支部包括柄部与双叉部。柄部连接于主干部，且在第二方向上延伸。第二方向相交于第一方向。双叉部连接于柄部。柄部的线宽大于双叉部的线宽。
本发明提出一种半导体结构的制造方法，包括以下步骤。提供材料层。在材料层上形成第一掩模层。在第一掩模层上形成多个芯图案(core pattern)。每个芯图案包括第一芯部与第二芯部。第二芯部连接于第一芯部。第一芯部的线宽大于第二芯部的线宽。在芯图案上共形地形成间隙壁材料层。对间隙壁材料层进行回蚀刻工艺，而暴露出芯图案的顶面与第一掩模层的顶面。在进行上述回蚀刻工艺之后，移除间隙壁材料层的位于芯图案的两末端上的部分，而暴露出芯图案的两末端，且形成多个间隙壁结构。每个间隙壁结构包括合并间隙壁与非合并间隙壁。合并间隙壁位于相邻两个第一芯部之间。非合并间隙壁位于相邻两个第二芯部之间，且连接于合并间隙壁。合并间隙壁的线宽大于非合并间隙壁的线宽。移除芯图案。形成第一图案化掩模层。第一图案化掩模层覆盖合并间隙壁的一部分，且暴露出合并间隙壁的另一部分与非合并间隙壁。利用第一图案化掩模层与间隙壁结构作为掩模，将第一掩模层图案化成第二图案化掩模层。
基于上述，在本发明所提出的半导体结构中，分支部通过柄部连接于主干部，且柄部的线宽大于双叉部的线宽。因此，通过上述半导体结构的图案设计，可有效地防止半导体结构在柄部的位置因副沟槽现象而受损或发生断线。此外，在本发明所提出的半导体结构的制造方法中，第一图案化掩模层覆盖合并间隙壁的一部分，且暴露出合并间隙壁的另一部分与非合并间隙壁。由于合并间隙壁的线宽大于非合并间隙壁的线宽(亦即，合并间隙壁可具有较大的线宽)，因此在利用第一图案化掩模层与间隙壁结构作为掩模，将第一掩模层图案化成第二图案化掩模层的过程中，可有效地防止第二图案化掩模层因副沟槽现象而受损或发生断线。如此一来，在后续将第二图案化掩模层的图案转移至待图案化的材料层而形成半导体结构的过程中，可有效地防止半导体结构受损或发生断线。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1I为本发明一实施例的半导体结构的制造流程立体图；
图2为图1D中的间隙壁结构108a的上视图；
图3为图1F中的图案化掩模层104a的上视图；
图4为图1I中的半导体结构100a的上视图。
附图标号说明：
100:材料层
100a:半导体结构
102,104:掩模层
102a,104a,110:图案化掩模层
106:芯图案
106a,106b:芯部
108:间隙壁材料层
108a:间隙壁结构
D1:第一方向
D2:第二方向
LW1～LW8:线宽
OP1,OP2:开口
P1,P3:主干部
P2,P4:分支部
P21,P41:柄部
P22,P42:双叉部
R1:轨条区
R2:阵列区
S1:合并间隙壁
S2:非合并间隙壁
T1:厚度
W1,W2:宽度
具体实施方式
图1A至图1I为本发明一实施例的半导体结构的制造流程立体图。图2为图1D中的间隙壁结构108a的上视图。图3为图1F中的图案化掩模层104a的上视图。图4为图1I中的半导体结构100a的上视图。
请参照图1A，提供提材料层100。材料层100可用于形成预定的半导体结构。亦即，材料层100可在后续工艺中被图案化成具有预定的半导体结构(如，图1I中的半导体结构100a)。在本实施例中，在预定的半导体结构为有源区(active area)的情况下，材料层100可为半导体基底(如，硅基底)，但本发明并不以此为限。在另一些实施例中，在预定的半导体结构为导线的情况下，材料层100可为导体层(如，金属层或掺杂多晶硅层等)。
接着，可在材料层100上形成掩模层102。掩模层102的材料例如是氧化物(如，氧化硅)，但本发明并不以此为限。掩模层102的形成方法例如是化学气相沉积法。
然后，可在掩模层102上形成掩模层104。掩模层104的材料例如是多晶硅，本发明并不以此为限。只要掩模层104的材料与掩模层102的材料在同一道蚀刻工艺中具有不同蚀刻率即属于本发明所涵盖的范围。掩模层104的形成方法例如是化学气相沉积法。
接下来，可在掩模层104上形成多个芯图案(core pattern)106。在一些实施例中，可对芯图案106进行修剪工艺(trim process)，以进一步缩小芯图案106的尺寸。修剪工艺例如是干式蚀刻工艺。每个芯图案106包括芯部106a与芯部106b。芯部106b连接于芯部106a。芯部106a的线宽LW1大于芯部106b的线宽LW2。在相邻两个芯部106a之间可具有开口OP1。在相邻两个芯部106b之间可具有开口OP2。开口OP1可连接于开口OP2。开口OP1的宽度W1可小于开口OP2的宽度W2。
此外，芯图案106可为单层结构或多层结构。芯图案106的材料可为碳、氮氧化硅(SiON)、底部抗反射涂层(bottom anti-reflective coating，BARC)或其组合。在本实施例中，芯图案106是以材料为碳的单层结构为例，但本发明并不以此为限。芯图案106可通过旋转涂布工艺、沉积工艺、光刻工艺、蚀刻工艺或其组合所形成。
请参照图1B，可在芯图案106上共形地形成间隙壁材料层108。间隙壁材料层108的材料例如是氧化物(如，氧化硅)。间隙壁材料层108的形成方法例如是化学气相沉积法。
此外，开口OP1的宽度W1可大于间隙壁材料层108的厚度T1的一倍且小于等于间隙壁材料层108的厚度T1的两倍。由此，间隙壁材料层108的位于开口OP1的侧壁上的相邻部分可合并在一起。在一些实施例中，间隙壁材料层108可完全填满开口OP1。另外，开口OP2的宽度W2可大于间隙壁材料层108的厚度T1的两倍。另一方面，间隙壁材料层108未完全填满开口OP2。
请参照图1C，对间隙壁材料层108进行回蚀刻工艺，而暴露出芯图案106的顶面与掩模层104的顶面。回蚀刻工艺例如是干式蚀刻工艺(如，反应性离子蚀刻(reactive ionetching，RIE)工艺)。
请参照图1D与图2，在进行上述回蚀刻工艺之后，移除间隙壁材料层108的位于芯图案106的两末端上的部分，而暴露出芯图案106的两末端，且形成多个间隙壁结构108a。由此，可在掩模层104上形成多个间隙壁结构108a。每个间隙壁结构108a包括合并间隙壁S1与非合并间隙壁S2。在本实施例中，对“合并间隙壁S1”与“非合并间隙壁S2”的定义如下。如图1B所示，在用以形成间隙壁结构108a的沟填工艺(gap filling process)中，当开口OP1的宽度W1小于等于间隙壁材料层108的厚度T1的两倍时，间隙壁材料层108的位于开口OP1的侧壁上的相邻部分可合并在一起而形成“合并部”。在间隙壁结构108a中，由上述“合并部”所形成的部分定义为“合并间隙壁S1”。此外，非由上述“合并部”所形成的部分定义为“非合并间隙壁S2”。合并间隙壁S1位于相邻两个芯部106a之间。非合并间隙壁S2位于相邻两个芯部106b之间，且连接于合并间隙壁S1。合并间隙壁S1的线宽LW3大于非合并间隙壁S2的线宽LW4。举例来说，合并间隙壁S1的线宽LW3可大于非合并间隙壁S2的线宽LW4的一倍且小于等于非合并间隙壁S2的线宽LW4的两倍。非合并间隙壁S2的上视形状例如是U形。
此外，间隙壁材料层108的位于芯图案106的两末端上的部分的移除方法可包括以下步骤，但本发明并不以此为限。在间隙壁材料层108上形成图案化光刻胶层(未示出)，其中图案化光刻胶层暴露出间隙壁材料层108的位于芯图案106的两末端上的部分。接着，利用图案化光刻胶层作为掩模，对间隙壁材料层108进行蚀刻工艺(如，干式蚀刻工艺)，而移除间隙壁材料层108的位于芯图案106的两末端上的部分，而形成间隙壁结构108a。此外，可通过干式剥离法(dry stripping)或湿式剥离法(wet stripping)移除图案化光刻胶层。
请参照图1E，移除芯图案106。芯图案106的移除方法例如是灰化法(ashing)、干式蚀刻法或湿式蚀刻法。举例来说，当芯图案106的材料为碳时，可通过灰化法移除芯图案106。
请参照图1F，形成图案化掩模层110。图案化掩模层110覆盖合并间隙壁S1的一部分，且暴露出合并间隙壁S1的另一部分与非合并间隙壁S2。图案化掩模层110可在第一方向D1上延伸。合并间隙壁S1可在第二方向D2上延伸。第二方向D2可相交于第一方向D1。举例来说，第一方向D1可垂直于第二方向D2，但本发明并不以此为限。图案化掩模层110可为单层结构或多层结构。图案化掩模层110的材料可为旋涂碳(spin-on-carbon，SOC)、含硅硬掩模的底部抗反射涂布层(silicon-containing hard-mask bottom anti-reflectioncoating，SHB)、底部抗反射涂层(BARC)、光刻胶材料或其组合。图案化掩模层110可通过旋转涂布工艺、沉积工艺、光刻工艺、蚀刻工艺或其组合所形成。在本实施例中，图案化掩模层110是以材料为旋涂碳的单层结构为例，但本发明并不以此为限。
请参照图1G，利用图案化掩模层110与间隙壁结构108a作为掩模，将掩模层104图案化成图案化掩模层104a。将掩模层104图案化成图案化掩模层104a的方法例如是利用图案化掩模层110与间隙壁结构108a作为掩模，对掩模层104进行干式蚀刻工艺(如，反应性离子蚀刻工艺)。在一些实施例中，由于合并间隙壁S1的紧邻于图案化掩模层110的部分在蚀刻工艺中的蚀刻率较快，因此可能会在合并间隙壁S1的紧邻于图案化掩模层110的部分中形成副沟槽ST。然而，即使在合并间隙壁S1中形成副沟槽ST，由于合并间隙壁S1的线宽LW3大于非合并间隙壁S2的线宽LW4(亦即，合并间隙壁S1可具有较大的线宽)，因此在利用图案化掩模层110与间隙壁结构108a作为掩模，将掩模层104图案化成图案化掩模层104a的过程中，可防止间隙壁结构108a发生断线，进而可有效地防止图案化掩模层104a在柄部P21的位置因副沟槽现象而受损或发生断线。如此一来，在后续将图案化掩模层104a的图案转移至待图案化的材料层100而形成半导体结构100a(图1I)的过程中，可有效地防止半导体结构100a受损或发生断线。
此外，如图1F所示，图案化掩模层110覆盖合并间隙壁S1的一部分，且暴露出合并间隙壁S1的另一部分与非合并间隙壁S2。因此，如图1G所示，在利用干式蚀刻工艺对掩模层104进行图案化的过程中，被图案化掩模层110所覆盖的合并间隙壁S1的高度可高于未被图案化掩模层110所覆盖的合并间隙壁S1的高度与非合并间隙壁S2的高度。
在一些实施例中，在利用干式蚀刻工艺对掩模层104进行图案化的过程中，可同时移除图案化掩模层110，但本发明并不以此为限。在另一些实施例中，可通过额外进行的工艺(如，蚀刻工艺等)来移除图案化掩模层110。
请参照图1G与图3，图案化掩模层104a可包括主干部P1与分支部P2。主干部P1可在第一方向D1上延伸。分支部P2连接于主干部P1。分支部P2的上视形状例如是双叉叉子状。分支部P2可包括柄部P21与双叉部P22。柄部P21连接于主干部P1，且可在第二方向D2上延伸。双叉部P22连接于柄部P21。亦即，柄部P21的一端可连接于主干部P1。柄部P21的另一端可连接于双叉部P22。双叉部P22的上视形状例如是U形。柄部P21的线宽LW5可大于双叉部P22的线宽LW6。举例来说，柄部P21的线宽LW5可大于双叉部P22的线宽LW6的一倍且小于等于双叉部P22的线宽LW6的两倍。
请参照图1H与图1I，可将图案化掩模层104a的图案转移至材料层100，而形成半导体结构100a。举例来说，将图案化掩模层104a的图案转移至材料层100的方法可包括以下步骤，但本发明并不以此为限。首先，如图1H所示，可将图案化掩模层104a的图案转移至掩模层102，而形成图案化掩模层102a。图案化掩模层102a的形成方法例如是利用图案化掩模层104a作为掩模，对掩模层102进行干式蚀刻工艺。此外，在利用干式蚀刻工艺对掩模层102进行图案化的过程中，可同时移除间隙壁结构108a，但本发明并不以此为限。在另一些实施例中，可通过额外进行的蚀刻工艺来移除间隙壁结构108a。另外，在利用干式蚀刻工艺对掩模层102进行图案化的过程中，部分图案化掩模层104a可能会被移除，而使得图案化掩模层104a的高度降低。
接着，请参照图1I，可将图案化掩模层102a的图案转移至材料层100，而形成半导体结构100a。举例来说，可利用图案化掩模层104a与图案化掩模层102a作为掩模，对材料层100进行干式蚀刻工艺，而形成半导体结构100a。此外，在利用干式蚀刻工艺对材料层100进行图案化的过程中，可同时移除图案化掩模层104a，但本发明并不以此为限。在另一些实施例中，可通过额外进行的蚀刻工艺来移除图案化掩模层104a。另外，在形成半导体结构100a之后，可依照需求来决定要保留或移除图案化掩模层102a。
在上述半导体结构100a的制造方法中，虽然是利用两层掩模层(即，掩模层102与掩模层104)来对材料层100进行图案化，但本发明并不以此为限。在另一些实施例中，亦可利用单一层掩模层或三层以上的掩模层来对材料层100进行图案化。
基于上述实施例可知，在半导体结构100a的制造方法中，图案化掩模层110覆盖合并间隙壁S1的一部分，且暴露出合并间隙壁S1的另一部分与非合并间隙壁S2。由于合并间隙壁S1的线宽LW3大于非合并间隙壁S2的线宽LW4(亦即，合并间隙壁S1可具有较大的线宽)，因此在利用图案化掩模层110与间隙壁结构108a作为掩模，将掩模层104图案化成图案化掩模层104a的过程中，可有效地防止图案化掩模层104a在柄部P21的位置因副沟槽现象而受损或发生断线。如此一来，在后续将图案化掩模层104a的图案转移至待图案化的材料层100而形成半导体结构100a的过程中，可有效地防止半导体结构100a受损或发生断线。
以下，通过图1I与图4来说明上述实施例的半导体结构100a。此外，虽然半导体结构100a的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
请参照图1I与图4，半导体结构100a包括主干部P3与分支部P4。在一些实施例中，半导体结构100a可为半导体基底的有源区，如快闪存储器的有源区，但本发明并不以此为限。举例来说，主干部P3可位于轨条区R1中，且分支部P4可位于阵列区R2中。轨条区R1可对应于图1F中的图案化掩模层110所在的区域。在其他实施例中，半导体结构100a可为其他类型的半导体结构，如导线等。
主干部P3在第一方向D1上延伸。分支部P4连接于主干部P3。如上述实施例所示，半导体结构100a可利用自对准双重图案化(SADP)工艺定义出分支部P4的形状。分支部P4的上视形状例如是双叉叉子状。分支部P4包括柄部P41与双叉部P42。柄部P41连接于主干部P3，且在第二方向D2上延伸。第二方向D2相交于第一方向D1。举例来说，第一方向D1可垂直于第二方向D2，但本发明并不以此为限。双叉部P42连接于柄部P41。亦即，柄部P41的一端可连接于主干部P3。柄部P41的另一端可连接于双叉部P42。双叉部P42的上视形状例如是U形。柄部P41的线宽LW7大于双叉部P42的线宽LW8。举例来说，柄部P41的线宽LW7可大于双叉部P42的线宽LW8的一倍且小于等于双叉部P42的线宽LW8的两倍。
在本实施例中，虽然半导体结构100a是以在主干部P3单一侧具有分支部P4为例，但本发明并不以此为限。在一些实施例中，半导体结构100a可在主干部P3两侧均具有分支部P4。
基于上述实施例可知，在半导体结构100a中，分支部P4通过柄部P41连接于主干部P3，且柄部P41的线宽LW7大于双叉部P42的线宽LW8。因此，通过上述半导体结构100a的图案设计方式，可有效地防止半导体结构100a在柄部P41的位置因副沟槽现象而受损或发生断线。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种半导体结构，其特征在于，包括：
主干部，在第一方向上延伸；以及
分支部，连接于所述主干部，且所述分支部包括：
柄部，连接于所述主干部，且在第二方向上延伸，其中所述第二方向相交于所述第一方向；以及
双叉部，连接于所述柄部，其中所述柄部的线宽大于所述双叉部的线宽。
2.根据权利要求1所述的半导体结构，其特征在于，所述分支部的上视形状包括双叉叉子状。
3.根据权利要求1所述的半导体结构，其特征在于，所述双叉部的上视形状包括U形。
4.根据权利要求1所述的半导体结构，其特征在于，所述主干部位于轨条区中，且所述分支部位于阵列区中。
5.根据权利要求1所述的半导体结构，其特征在于，所述柄部的线宽大于所述双叉部的线宽的一倍且小于等于所述双叉部的线宽的两倍。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一方向垂直于所述第二方向。
7.一种半导体结构的制造方法，其特征在于，包括：
提供材料层；
在所述材料层上形成第一掩模层；
在第一掩模层上形成多个芯图案，且每个所述芯图案包括：
第一芯部；以及
第二芯部，连接于所述第一芯部，其中所述第一芯部的线宽大于所述第二芯部的线宽；
在多个所述芯图案上共形地形成间隙壁材料层；
对所述间隙壁材料层进行回蚀刻工艺，而暴露出多个所述芯图案的顶面与所述第一掩模层的顶面；
在进行所述回蚀刻工艺之后，移除所述间隙壁材料层的位于所述芯图案的两末端上的部分，而暴露出所述芯图案的两末端，且形成多个间隙壁结构，其中每个所述间隙壁结构包括：
合并间隙壁，位于相邻两个所述第一芯部之间；以及
非合并间隙壁，位于相邻两个所述第二芯部之间，且连接于所述合并间隙壁，其中所述合并间隙壁的线宽大于所述非合并间隙壁的线宽；
移除多个所述芯图案；
形成第一图案化掩模层，其中所述第一图案化掩模层覆盖所述合并间隙壁的一部分，且暴露出所述合并间隙壁的另一部分与所述非合并间隙壁；以及
利用所述第一图案化掩模层与所述间隙壁结构作为掩模，将所述第一掩模层图案化成第二图案化掩模层。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述非合并间隙壁的上视形状包括U形。
9.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述合并间隙壁的线宽大于所述非合并间隙壁的线宽的一倍且小于等于所述非合并间隙壁的线宽的两倍。
10.根据权利要求7所述的半导体结构的制造方法，其特征在于，在相邻两个所述第一芯部之间具有第一开口，且在相邻两个所述第二芯部之间具有第二开口，所述第一开口连接于所述第二开口，且所述第一开口的宽度小于所述第二开口的宽度。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述间隙壁材料层的位于所述第一开口的侧壁上的相邻部分合并在一起，且所述间隙壁材料层未完全填满第二开口。
12.根据权利要求7所述的半导体结构的制造方法，其特征在于，所述第一图案化掩模层在第一方向上延伸，且所述合并间隙壁在第二方向上延伸，其中所述第二方向相交于所述第一方向。
13.根据权利要求12所述的半导体结构的制造方法，其特征在于，所述第二图案化掩模层包括：
主干部，在所述第一方向上延伸；以及
分支部，连接于所述主干部，且所述分支部包括：
柄部，连接于所述主干部，且在所述第二方向上延伸；以及
双叉部，连接于所述柄部，其中所述柄部的线宽大于所述双叉部的线宽。
14.根据权利要求7所述的半导体结构的制造方法，其特征在于，还包括：
将所述第二图案化掩模层的图案转移至所述材料层。
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