CN101894793A - 具有硅通孔的集成电路系统及其制造方法 - Google Patents

具有硅通孔的集成电路系统及其制造方法 Download PDF

Info

Publication number
CN101894793A
CN101894793A CN2010101828891A CN201010182889A CN101894793A CN 101894793 A CN101894793 A CN 101894793A CN 2010101828891 A CN2010101828891 A CN 2010101828891A CN 201010182889 A CN201010182889 A CN 201010182889A CN 101894793 A CN101894793 A CN 101894793A
Authority
CN
China
Prior art keywords
silicon
hole
integrated circuit
insulating barrier
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010101828891A
Other languages
English (en)
Inventor
P·R·叶拉汉卡
D·谭
C·M·莱克
T·蒂亚姆
J·C·拉姆
L-C·夏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of CN101894793A publication Critical patent/CN101894793A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种集成电路系统的制造方法，包括：提供包括主动元件的基板；在该基板中形成硅通孔；在该硅通孔上方形成绝缘层，以保护该硅通孔；形成该绝缘层后，形成至该主动元件的接触；以及去除该绝缘层。

Description

具有硅通孔的集成电路系统及其制造方法
技术领域
本发明涉及集成电路系统，尤其涉及具有硅通孔(through siliconvia；TSV)的集成电路系统。
背景技术
集成电路在当今的许多消费类电子产品中，例如手机、摄像机、便携式音乐播放器、打印机、计算机、计算器、汽车等都有应用。长期以来，在这些消费类电子产品不断增加内存和逻辑功能集成的同时实现其小型化已成为集成电路行业的主要动力之一。因此，厂商开始转向三维封装，以实现支持这些产品所需的高级功能集成。
硅通孔为半导体行业提供了一种能够进行集成电路的三维堆叠的技术，从而提供了异质集成(heterogeneous integration)的可能。硅通孔技术还降低了互连占用的面积，同时提供了缩短的具有低RC延迟的电性路径。
遗憾的是，许多现有技术不能充分分离硅通孔形成制程和接触形成制程，因而会发生电性接触腐蚀和污染。
因此需要可靠的集成电路系统及制造方法，以避免硅通孔和接触结构的交叉污染和腐蚀。鉴于日益加剧的商业竞争压力以及不断增长的消费者预期和市场上产品差异化的日渐缩小，解决上述问题变得极为迫切。此外，降低成本、提高效率以及应付竞争压力的需要更增加了解决上述问题的紧迫性。
长期以来本领域的技术人员一直在试图解决上述问题，但现有发展未给出任何教导或启示，因此，上述问题一直未能得到解决。
发明内容
本发明提供一种集成电路系统的制造方法，包括：提供包括主动元件的基板；在该基板中形成硅通孔；在该硅通孔上方形成绝缘层，以保护该硅通孔；形成该绝缘层后，形成至该主动元件的接触；以及去除该绝缘层。
在本发明的某些实施例中，在上述步骤或元件之外还可具有其他步骤或元件，或者采用其他步骤或元件替代上述步骤或元件。本领域的技术人员在参照附图阅读下列详细说明之后将明白所述步骤或元件。
附图说明
图1显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。
图2显示图1中形成硅通孔后的结构。
图3显示图2中形成绝缘层后的结构。
图4显示图3中形成接触开口后的结构。
图5显示图4中形成导电层后的结构。
图6显示图5中去除多余材料后的结构。
图7显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。
图8显示图7中形成硅通孔后的结构。
图9显示图8中形成绝缘层后的结构。
图10显示图9中形成接触开口后的结构。
图11显示图10中形成导电层后的结构。
图12显示图11中去除多余材料后的结构。
图13显示依据本发明实施例在初始制造阶段的集成电路系统的局部剖视图。
图14显示图13中形成接触后的结构。
图15显示图14中形成绝缘层后的结构。
图16显示图15中形成硅通孔开口后的结构。
图17显示图16中形成硅通孔后的结构。
图18显示图17中去除多余材料后的结构。
图19显示依据本发明实施例的集成电路系统的制造方法流程图。
具体实施方式
下面详细描述实施例以使本领域的技术人员能够制造和使用本发明。基于本揭露可使其他实施例显而易见，并且可作系统、流程或机械的变化而不背离本发明的范围。
下面的描述中给出诸多特定细节以利于充分理解本发明。不过，显而易见的是可在不具有这些特定细节的情况下实施本发明。为避免模糊本发明，对一些已知的电路、系统架构和流程步骤地均不作详细揭露。
显示系统实施例的附图是半示意图，并非按比例绘制。更详细地说，为清楚起见，图中对一些尺寸进行放大显示。同样，尽管为描述方便，附图部分的视图通常都显示类似的方位，但图中的此类描述大多是随意的。一般而言，可在任意方位下执行本发明。
出于清楚、简化和便于理解的目的，对于所揭露的具有一些共同特征的多个实施例，彼此类似的特征通常采用类似的参考标记。
需要说明的是，这里将术语“水平面”定义为在不考虑方位的情况下，与基板的传统平面或表面平行的平面。术语“垂直”指垂直于所定义的水平面的方向。“上方”、“下方”、“底部”、“顶部”、“侧面”、“高于”、“低于”等术语都相对所述水平面定义，如附图所示。
这里所用的术语“制程”包括形成所描述结构所需的材料或光阻材料的沉积、图案化、曝光、显影、蚀刻、清洗和/或所述材料或光阻材料的去除等步骤。
这里所用的术语“上面”指元件之间直接接触。
这里所用的术语“例子”或“示例”是指举例说明。并不一定将这里描述为“例子”或“示例”的实施例解释为优于其他设计或实施例。
这里所用的术语“第一”、“第二”旨在描述元件之间的差别，而不应解释为限制本发明的范围。
术语“层”除非特别指出，否则包括单个和复数个。
这里所用的术语“自对准”是指执行涉及一种或多种材料的一个或多个步骤，以使该制程步骤中形成的特征彼此自动对准。
这里所用的术语“主动元件”是指功能完备的可操作元件，其仅通过建立电性接触即可增加给定的电性输入参数的幅值。
图1至图19示例形成集成电路系统的制程，但其不应解释为限制本发明。应当理解的是，现有技术中已知的多个制程可在图1至图19之前或之后执行，这里不作重复。而且，应当理解的是，可对下述制程作修改、添加和/或省略而不背离所请求保护的主题的范围。例如，下述制程和/或实施例可包括更多或更少的步骤或其他步骤。此外，可以任意合适的顺序执行步骤而不背离本发明的范围。
此外，应当了解的是，本发明的主动元件可包括任意数目的多电极装置(例如主动元件结构)，其中，通过在控制电极施加电压而对两个特定电极之间的电流进行控制或调节。主动元件例如包括双极结型晶体管(bipolar junction transistor；BJT)、n沟道金属氧化物半导体(n-channel metal-oxide semiconductor；NMOS)、p沟道金属氧化物半导体(p-channel metal-oxide semiconductor；PMOS)、互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)结构、单栅晶体管、多栅晶体管、鳍式场效应晶体管(fin-field effect transistor；fin-FET)或环形栅晶体管(annular gate transistor)。此外，应当理解，可在一个媒介上一次准备一个或多个集成电路系统，并可在以后的制造阶段将其分为单个或多个集成电路封装组件。
而且，本领域的技术人员应了解，可通过现有的NMOS、PMOS和CMOS兼容制程技术来使用本实施例的技术，以制造集成电路系统，例如主动元件，从而最小化或降低制造成本。
此外，应当理解，由这里所述的实施例制造的集成电路系统的一个或多个主动元件可根据实际需要以多种构造和排列方式应用于处理器部件、存储器部件、逻辑部件、数字部件、模拟部件、混合信号部件、电源部件、射频(radio frequency；RF)部件(例如RF CMOS电路)、数字信号处理器部件、微机电部件、光学传感器部件等等。
应当理解，这里所用的定义和术语仅为示例，并且本领域的技术人员很容易了解，可使用其他定义和术语来描述这里所述的技术、系统、设备和方法。
而且，这里所述的层的厚度取决于设计规则和当前的制程技术节点。不过，本领域的技术人员应了解，本实施例并不限于特定的制程技术节点以及这里描述的任何制程参数的特定值。
一般而言，下述实施例涉及在前端的普通晶圆制造过程中集成硅通孔和接触的方法或系统。在至少一个实施例中，使用氧化物掩膜定义接触，同时保护已形成的硅通孔。在另一实施例中，使用氮化物掩膜定义接触，同时保护已形成的硅通孔。在又一实施例中，使用氮化物掩膜定义硅通孔，同时保护已形成的接触。
图1显示依据本发明实施例在初始制造阶段的集成电路系统100的局部剖视图。一般而言，集成电路系统100可包括一个或多个主动元件和/或被动元件。在这种情况下，通过半导体制程行业现有的沉积、图案化、光刻和蚀刻技术，可在基板102的上方、上面和/或内部形成众多不同的区域(例如存储、逻辑、高电压等)，以制造主动和/或被动元件结构。而且，尽管本实施例仅就两个主动元件结构作了描述，但是本领域的技术人员应了解，这里所描述的系统和方法适用于一个或多个呈孤立、半密集或密集阵列构造的主动元件结构(例如NMOS或PMOS)。
在某些实施例中，基板102可包括200纳米或300纳米的半导体晶圆，在该晶圆上可形成任意数目的主动元件和/或被动元件结构及其互连。例如，基板102可包括任意半导体材料，例如硅(Si)、碳化硅(SiC)、硅锗(SiGe)、硅/硅锗(Si/SiGe)、碳锗硅(SiGeC)、锗(Ge)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)、其他III/V或II/VI化合物半导体以及硅上绝缘体(silicon-on-insulator)构造(configurations)。此外，基板102还可包括掺杂和未掺杂构造、外延层(epitaxial layers)、应变构造，以及一个或多个晶向(例如-<100>、<110>、<111>晶向)，可以有策略地采用这些构造来优化NMOS和PMOS元件内的载流子迁移率。基板102还可包括于注入后成为非晶态的材料。
在一个实施例中，基板102还可包括一个或多个阱(well)104，例如形成p型MOSFET的n型阱、形成n型MOSFET的p型阱和/或双阱构造(例如n型阱与p型阱相邻)。在至少一个实施例中，阱104可包括轻掺杂阱。本领域的技术人员应了解，可使用倒阱注入(retrograde well implant)来使基板102内形成的元件获得最佳电气特性。
在某些实施例中，基板102的厚度范围例如约为100纳米至几百微米。
不过，上述基板102的例子不应解释为限制本发明，基板102的组成可包括任意表面、材料、构造或厚度，其能够物理地和电性地实现主动和/或被动元件结构的形成。
通过利用半导体制程行业现有的用于制造主动元件和/或被动元件的沉积、图案化、光刻和蚀刻技术，在基板102的上方、上面和/或内部形成主动元件，例如第一元件106和第二元件108。在某些实施例中，第一元件106和第二元件108可包括一个或多个主动元件，例如一个或多个NMOS元件或一个或多个PMOS元件。在其他实施例中，第一元件106和第二元件108可包括相互耦合的PMOS元件和NMOS元件，从而形成CMOS元件。不过，应当理解，第一元件106和第二元件108并不限于上述例子，并且可包括任意数目的多电极装置，其中，通过在控制电极施加电压而对两个特定电极之间的电流进行控制或调节。
一般而言，第一元件106和第二元件108都可包括栅极110、栅介质112、沟道114、第一侧壁(spacer)116、第一衬垫(liner)118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134(passivation layer)以及硅通孔开口136。
某些实施例中，栅极110可由现有材料形成，包括掺杂和未掺杂半导体材料(例如多晶硅、非晶硅或锗化硅)、金属、金属合金、硅化物、金属氮化物、金属氧化物、碳纳米管或其组合。例如，如果栅极110包括金属，则该金属可包括铜、钨、铝、铝合金、钯、钛、钽、镍、钴和钼。再例如，如果栅极110包括金属硅化物，则该金属硅化物可包括硅化铜、硅化钨、硅化铝、硅化钯、硅化钛、硅化钽、硅化镍、硅化钴、硅化铒和硅化钼。依据本实施例范围，栅极110还可使用本领域技术人员已知的用于栅极结构的其他材料。
一般而言，栅极110可通过化学气相沉积(chemical vapordeposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、硅化、电镀和/或原子层沉积(atomic layer deposition；ALD)形成。栅极100还可包括多层结构和/或双栅极结构，其对于不同的栅极结构包括不同的栅极高度。
栅介质112的材料包括，但不限于，氧化硅、氮氧化硅、氮化硅、氧化硅/氮化硅/氧化硅堆叠、高k介电材料(亦即介电常数值大于氧化硅的材料)或其组合。不过，应当理解，栅介质112的材料类型并不限于上述例子。例如，栅介质112可包括当栅极110施加合适电压110时允许沟道114中电荷感应的任意材料。依据本实施例的范围，还可将本领域技术人员已知的用于栅极结构的其他材料用作栅介质112。
栅介质112可通过热氧化、原子层沉积、化学气相沉积或物理气相沉积形成。栅介质112还可包括针对NMOS元件和PMOS元件的多层结构和/或不同材料。在至少一个实施例中，栅介质112可包括多层结构，例如第一层为氧化物，第二层为高k材料。
本领域的技术人员应了解，栅极110和栅介质112的厚度可随集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。一般而言，栅极110的厚度约在500埃(angstroms)至3000埃之间，栅介质112的厚度约在10埃至50埃之间。不过，栅极110和栅介质112的厚度可更厚或更薄，取决于第一元件106和第二元件108的设计规格。
第一侧壁116邻近栅极110形成，并可包括例如氧化物、氮化物或其组合等介电材料，但最好包括二氧化硅。在至少一个实施例中，第一侧壁116可通过多种技术形成，包括，但不限于，物理气相沉积、化学气相沉积和热氧化，随后通过适当的蚀刻制程形成大体垂直的侧壁。
第一衬垫118邻近第一侧壁116形成，并可包括例如氧化物、氮化物或其组合等介电材料，但最好包括二氧化硅。在至少一实施例中，第一衬垫118可通过多种技术形成，包括，但不限于，物理气相沉积、化学气相沉积和热氧化，随后进行蚀刻制程形成大体呈“L”型的衬垫。
第二侧壁120邻近第一衬垫118形成，通常包括相对第一衬垫118的材料可进行选择性蚀刻的材料(例如氧化物、氮化物或其组合)。例如，如果第一衬垫118由二氧化硅形成，则第二侧壁120可由氮化硅形成。对于这样的侧壁材料组成，现有技术已知多种具有适度高蚀刻选择性的非等向性蚀刻方法。第二侧壁120可通过多种技术形成，包括，但不限于，化学气相沉积和物理气相沉积，随后进行适当的蚀刻制程。
在其他实施例中，第一侧壁116、第一衬垫118和/或第二侧壁120还可包括任意类型的应力诱导材料，将其内在或固有应力转移至栅极110、沟道114、源极/漏极扩展区和/或源区/漏区。在这种情况下，该应力诱导材料可包括应力记忆材料或压缩和/或拉伸应力材料。例如，若第一侧壁116、第一衬垫118和/或第二侧壁120包括应力记忆层的特征，则当主动元件或基板102中的非晶区再结晶时，第一侧壁116、第一衬垫118和/或第二侧壁120可将其内在应力转移至该主动元件。一般而言，这样的技术允许第一侧壁116、第一衬垫118和/或第二侧壁120在沟道114上施加压缩应力或拉伸应力，以增加流过该元件的电流量。
不过，应当理解，第一侧壁116、第一衬垫118和/或第二侧壁120的材料类型并不限于上述例子，其可包括允许栅极110电性隔离、允许在邻近沟道114的基板102中形成横向掺杂物分布和/或允许第一衬垫118与第二侧壁120之间适度高蚀刻选择性的任意材料。
应当理解，各第一侧壁116、第一衬垫118和第二侧壁120的厚度和/或宽度可至少部分决定随后形成的源区和漏区、低电阻电性接触的位置，和/或随后沉积的压力层与沟道114的邻近程度。因此，可改变各第一侧壁116、第一衬垫118和第二侧壁120的厚度和/或宽度以符合集成电路系统100的设计规格(例如亚45纳米技术节点关键尺寸)。例如，第一侧壁116、第一衬垫118和/或第二侧壁120的厚度可随源区/漏区上方的低电阻电性接触的理想位置及其在主动元件的沟道114上产生的邻近效应而变化。
而且，本领域的技术人员应了解，尽管这里将侧壁结构描述为第一侧壁116、第一衬垫118和第二侧壁120的组合，但是该侧壁结构可由一个或多个侧壁构成。
集成电路系统100还可包括在栅极110和源极/漏极132上方形成的硅化物接触122，例如低电阻硅化物或自对准硅化物电性接触。在某些实施例中，硅化物接触122可包括任意导电化合物，该导电化合物在其本身与另一热稳定材料之间形成电性界面并提供均匀的(uniform)低电阻电特性。在其他实施例中，该硅化物接触122可包括难熔金属材料，例如钽(Ta)、钴(Co)、钛(Ti)、钨(W)、铂(Pt)或钼(Mo)。在其他实施例中，在源极/漏极132上形成的硅化物接触122可通过自对准硅化制程自对准第二侧壁120。
本领域的技术人员应了解，硅化物接触122可影响第一元件106或第二元件108的沟道114中载流子的迁移率(例如由于硅化物122施加的应力)。例如，在第一元件106和/或第二元件108包括PMOS元件的情况下，如果硅化物接触122距离任一元件的沟道114太近，则硅化物接触122会对沟道114内的载流子迁移率产生不利影响。因此，应当理解，可通过调节第一侧壁116、第一衬垫118和第二侧壁120的厚度(例如增加厚度)来降低或消除硅化物接触122对第一元件106和/或第二元件108的沟道114内的载流子迁移率产生的不利影响。
或者，可通过调节第一侧壁116、第一衬垫118和第二侧壁120的厚度(例如降低厚度)来加强硅化物接触122对主动元件(例如NMOS元件)的沟道114内的载流子迁移率产生的影响。因此，可调节第一侧壁116、第一衬垫118和第二侧壁120的厚度，以加强或减弱硅化物接触122对第一元件106和/或第二元件108中的应力水平产生的影响。
尽管图中所示的硅化物接触122形成于第一元件106上方，但是本领域的技术人员应了解，硅化物接触122可形成于各第一元件106和/或第二元件108以及集成电路系统100中形成的任意主动元件或所有主动元件的上方或上面。
介电层124可非选择性地或选择性地沉积于集成电路系统100的全部或部分的上方或上面。在至少一个实施例中，介电层124可包括阻挡层(例如氮化硅)，以保护基板102中的主动区不受随后沉积的膜或层中的掺杂物的影响。
在另一实施例中，介电层124可包括应力工程(stress engineered)材料，以在第一元件106和第二元件108上诱发应力。在这种情况下，可以有策略地设计并沉积应力工程层，以施加压缩和/或拉伸应力，这取决于元件类型(例如针对NMOS拉伸、针对PMOS压缩)。
例如，介电层124可包括通过等离子体增强化学气相沉积制程(plasma enhanced chemical vapor deposition process)沉积的氮化硅层。在这种情况下，应当理解，可通过调节多个沉积参数，例如反应物流速、压力、温度、射频功率和频率、反应物材料和厚度来调整介电层124内的压缩或拉伸应力。而且，本领域的技术人员应了解，上述参数并不限制本发明，还可采用和/或调节其他参数来使介电层124具有特定的内部应力，以增强沟道114内的载流子迁移率，从而提升主动元件的性能。在其他实施例中，介电层124还可包括应力记忆层，于退火时将其应力转移至第一元件106和第二元件108。
隔离结构126可包括浅沟槽隔离结构、局部硅氧化结构和/或其他合适的隔离结构。该隔离结构126可使第一元件106、第二元件108以及其他元件彼此之间电性隔离和/或分离。在某些实施例中，隔离结构126可由介电材料制成，例如氧化硅、氮化硅或氮氧化硅。在其他实施例中，隔离结构126还可包括由一种或多种介电材料形成的多层结构。
在此制造阶段，集成电路系统100还可包括源极/漏极扩展区128、halo区130和/或源极/漏极132。本领域的技术人员应了解，可协调源极/漏极扩展区128、halo区130和/或源极/漏极132的形成与第一侧壁116、第一衬垫118和/或第二衬垫120的形成，从而允许自对准制程。
众所周知，源极/漏极扩展区128可邻近沟道114形成。一般来说，源极/漏极扩展区128相对源漏区以低浓度杂质形成于较浅的深度，以有利于缩小面积，促进集成电路系统100的小型化。更具体地说，源极/漏极扩展区128的掺杂注入剂量约在1x1014ion/cm2至1x1014ion/cm2之间。不过可使用更多或更少的剂量，这取决于所使用的杂质浓度以及第一元件106和第二元件108的设计规格。而且，应当理解，上述参数并不限制本发明，还可采用和/或调节其他参数以注入高掺杂和突变形式的源极/漏极扩展区128。
形成源极/漏极扩展区128的杂质可包括n型或p型，取决于所形成的第一元件106和/或第二元件108(例如NMOS元件的n型杂质和PMOS元件的p型杂质)。
Halo区130邻近源极/漏极扩展区128形成。众所周知，Halo区有助于缩短沟道114的长度，有利于最小化击穿电流并控制短沟道效应，从而改善主动元件的性能。一般来说，可通过在基板102中注入与导电类型与源极/漏极132和源极/漏极扩展区128的杂质的导电类型相反的杂质形成halo区130。例如，如果源极/漏极132和源极/漏极扩展区128具有n形杂质，则halo区130具有p型杂质。
通常以一个角度注入halo区掺杂材料，以使该掺杂材料注入第一侧壁116、第一衬垫118、第二侧壁120和/或栅极110的下方。一般来说，该注入角度相对基板102的表面大体小于90度，例如约在15度至75度之间。在某些实施例中，可在有角度的halo注入期间旋转基板102(例如双侧和四侧halo区注入)，以提供对称形式的halo区130。不过，在其他实施例中，可垂直于基板102的表面进行halo掺杂注入。
应当理解，源极/漏极扩展区128和halo区130的形成顺序并不重要，重要的是对形成源极/漏极扩展区128和halo区130的制程参数(例如剂量和能量)进行调节，以在各源极/漏极扩展区128和halo区130中产生理想的导电类型和电性特征。例如，各源极/漏极扩展区128和halo区130可以充足剂量形成，以使各区内的多数杂质浓度呈相反的导电类型。
在某些实施例中，源极/漏极132可自对准第二侧壁120。一般来说，源极/漏极132的导电类型可与形成源极/漏极扩展区128的掺杂物的导电类型相同(例如，NMOS元件的n型杂质和PMOS元件的p型杂质)。
一般而言，如果需要的话，源极/漏极132的注入可采用中高剂量并且能量足以非晶化基板102，从而允许应力记忆转移。不过，可采用更大或更小的剂量和能量，取决于所使用的杂质和集成电路系统100的设计规格。而且，应当理解，上述参数并不限制本发明，还可采用和/或调节其他参数以注入高掺杂和突变形式的源极/漏极132。
形成第一元件106和第二元件108后，可非选择性或选择性地沉积钝化层134于集成电路系统100的全部或部分的上方或上面。一般而言，钝化层134可包括氧化物、氮化物或其组合。本领域的技术人员应了解，钝化层134有助于在随后的制程步骤中保护在其下面的元件，同时提供与随后沉积的导电材料相绝缘的效果。
在集成电路系统100的一个或多个区域中，硅通孔开口136形成为自顶部穿过钝化层134、介电层124、隔离结构126，并伸入基板102中。在其他实施例中，硅通孔开口136可贯穿基板102。在其他实施例中，硅通孔开口136在基板102的底部138形成。应当理解，硅通孔开口136可包括能够用于电性互连的硅通孔。一般而言，硅通孔开口136可通过加工和/或蚀刻形成。在这种情况下，可使用例如机械钻孔、激光烧蚀以及特定干蚀刻和湿蚀刻制程。
本领域的技术人员应了解，硅通孔开口136的深度和直径可随集成电路系统100的孔的类型、应用、设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。例如，硅通孔开口136的深度可在约20微米至500微米之间变化，直径可在约200纳米至200微米之间变化。一般而言，硅通孔开口136的高宽比(aspect ratio)在约0.3∶1至大于20∶1的范围内变化。
应当理解，形成硅通孔开口136后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物(Native oxides)。在至少一个实施例中，该清洗步骤可包括标准清洗1(SC-1)制程。
图2显示图1中形成硅通孔200后的结构。硅通孔200可包括硅通孔阻挡层202和硅通孔导体层204。
一般而言，硅通孔阻挡层202可包括介电材料，以利于硅通孔导体层204与基板102之间的电性绝缘或隔离。在至少一个实施例中，硅通孔阻挡层202可包括通过热氧化形成的氧化层。不过应当理解，还可使用其他材料和制程。本领域的技术人员应了解，可以有策略地设计硅通孔阻挡层202，以减少移动性离子污染物的电迁移。应当理解，硅通孔阻挡层202可形成于图1的硅通孔开口136中。
硅通孔导体层204可沉积于硅通孔阻挡层202的上方或上面，并可包括任意导电材料。在至少一个实施例中，硅通孔导体204可包括钨材料或铜材料。本领域的技术人员应了解，在用硅通孔导体层204填充之前，可先沉积晶种层，以改善沉积和界面质量。
一般而言，硅通孔导体层204可通过任意制程沉积，该制成能够充分填充各个硅通孔开口136，从而形成稳固的电性互连(例如，没有大量空洞)。应当理解，可对各硅通孔开口136进行过填充，以确保硅通孔开口136的充分填充。例如，可通过化学气相沉积、物理气相沉积或原子层沉积制程沉积硅通孔导体层204。
图3显示图2中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300可形成于钝化层134的上方或上面，并可包括氧化物(例如氧化物掩膜)。不过应当理解，还可使用其他介电材料。一般而言，绝缘层300的目的或功能是覆盖和/或保护硅通孔200不受后续形成电性接触期间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。不过，这些参数并非限制本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制程步骤中保护硅通孔200的量。
图4显示图3中形成接触开口400后的结构。一般而言，各接触开口400形成为自顶部穿过绝缘层300、钝化层134和介电层124，以接触各主动元件的栅极110和源极/漏极132。值得注意的是，绝缘层300和各接触开口400的位置避免了硅通孔200的腐蚀或污染。在至少一个实施例中，所形成的各接触开口400不与硅通孔200接触。用于形成接触开口400的蚀刻剂和技术为现有技术，这里不作重复。
应当理解，形成接触开口400后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清洗步骤可包括标准清洗1(SC-1)制程。
图5显示图4中形成导电层500后的结构。一般而言，导电层500可形成于集成电路系统100的上方或上面，并可包括向电流通道提供低电阻的任意材料。在至少一个实施例中，导电层500可包括钨型材料。在这种情况下，在形成导电层500之前，可沉积阻挡层502，例如钛/氮化钛层，以改善附着力，降低钨材料的电迁移。不过应当理解，还可使用其他阻挡层。
在至少一个实施例中，本领域的技术人员应了解，在钨成核(nucleation)步骤期间，可使用原位氢基等离子体处理(insituhydrogen-based plasma treatment)，以降低和/或消除在钨/氮化钛界面的有害氟浓度。而且，本领域的技术人员应了解，降低氟浓度有助于增加钛/氮化钛和钨制程窗口，从而在无损产出的情况下允许引入更薄的阻挡层或钨成核层，以进一步降低接触电阻。
一般而言，导电层500可通过任意制程沉积，以充分填充图4的各接触开口400，从而与各栅极110和源极/漏极132形成稳固的电性互连(例如没有大量空洞)。应当理解，可对各接触开口400进行过填充，以确保充分填充接触开口400。在这种情况下，导电层500可以足够的厚度形成于绝缘层300的上方或上面。例如，导电层500可通过化学气相沉积、物理气相沉积或原子层沉积型制程沉积。
图6显示图5中去除多余材料后形成的结构。一般而言，可对集成电路系统100执行局部或全局的平坦化制程，以去除导电层500(如图5所示)和绝缘层300(如图5所示)的部分。在至少一个实施例中，可通过化学机械平坦化制程去除导电层500和绝缘层300直到到达钝化层134，以暴露硅通孔200及接触开口400。应当理解，接触600由填充于图4的接触开口400中的导电层500形成。
本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩膜，以便能够将其去除并缩小集成电路系统100的总体轮廓或厚度。
而且，本领域的技术人员应了解，相互独立的填充操作允许硅通孔200和接触600使用不同材料。而且，相互独立的硅通孔200和接触600的填充制程可更有助於地控制材料填充速度。本领域的技术人员应了解，由于硅通孔200和接触600可具有不同的直径，因此难以控制材料填充速度，以至影响填充速度。此外，硅通孔200和接触600彼此独立的填充制程允许有清洗制程，从而避免交叉污染。
值得注意的是，通过使用本实施例描述的方法、系统和/或元件，可实现硅通孔200和接触600彼此之间的物理隔离和电性隔离。
应当理解，平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性粒子污染物、有机物和原生氧化物。
因此，形成硅通孔200之后，使用例如氧化物掩膜之绝缘层300定义接触开口400有助于保护硅通孔200免受污染和腐蚀。例如，在硅通孔200上形成的绝缘层300有助于在形成接触开口400期间保护硅通孔200免受腐蚀。而且，通过形成绝缘层300使形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。而且，通过形成绝缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允许各自结构实现最优化。
请参照图7至图18。图7至图18包括图1至图6中用于描述集成电路系统100的附图标记和制程步骤。值得注意的是，对应这些附图标记的层、结构和制程步骤通常包括图1至图6中描述的同样的特征(例如构成、厚度、功能、制程技术等)，因此，在图7至图18中不再重复描述，而是将对应图1至图6中的附图标记的层、结构和制程步骤的相关描述包含于图7至图18中同样的附图标记中。
图7显示依据本发明另一实施例在初始制造阶段的集成电路系统100的局部剖视图。集成电路系统100可包括基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134以及硅通孔开口136。应当理解，基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132、钝化层134以及硅通孔开口136可包括图1所述的任意特征，例如材料组成、厚度、功能和/或制程技术。
图8显示图7中形成硅通孔200后的结构。在此制造阶段，本实施例的集成电路系统100与图2的集成电路系统100类似，并可包括硅通孔200、硅通孔阻挡层202和硅通孔导体层204。应当理解，硅通孔200、硅通孔阻挡层202和硅通孔导体层204可包括上面参照图2所述的任意特征，例如材料组成、厚度、功能和/或制程技术。
形成硅通孔200后，可对集成电路系统100执行蚀刻或平坦化制程，以去除硅通孔阻挡层202和硅通孔导体层204的多余材料。这样的制程如上面参照图6所述。
图9显示图8中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300可形成于钝化层134的上方或上面，并可包括氮化物(例如氮化物掩膜)。不过应当理解，还可使用其他介电材料。一般而言，绝缘层300的目的或功能是覆盖和/或保护硅通孔200不受后续形成电性接触期间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。不过，这些参数并非限制本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制程步骤中保护硅通孔200的量。
在至少一个实施例中，绝缘层300可用作接触对准层。在这种情况下，可在定义后续形成的接触区域的绝缘层300的位置处形成开口900。本领域的技术人员应了解，除传统用于掩膜上的参考点以外，该接触对准制程还可使用硅通孔200的位置。
图10显示图9中形成接触开口400后的结构。一般而言，通过将图9所示的具有开口900的绝缘层300用作掩膜，各接触开口400形成为自顶部穿过钝化层134和介电层124，以接触各主动元件的栅极110和源极/漏极132。值得注意的是，绝缘层300和各接触开口400的位置避免了硅通孔200的腐蚀或污染，亦即，接触开口400和硅通孔200彼此之间物理隔离兼电性隔离。用于形成接触开口400的蚀刻剂和技术为现有技术，这里不作重复。
本领域的技术人员应了解，形成接触开口400后，可利用现有技术去除绝缘层300，这里不作描述。而且，本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩膜，以便能够将其去除并缩小集成电路系统100的总体轮廓或厚度。
应当理解，形成接触开口400并去除绝缘层300后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清洗步骤可包括标准清洗1(SC-1)制程。
图11显示图10中形成导电层500后的结构。一般而言，导电层500可包括上面参照图5所述的任意特征，例如材料组成、厚度、功能和/或制程技术。不过，本实施例与图5的实施例不同的地方在于，本实施例的导电层500形成于钝化层134的上方或上面并直接接触硅通孔200。与图5一样，本实施例的导电层500可通过任意制程沉积，以充分填充图10的各接触开口400，从而与各栅极110和源极/漏极132形成稳固的电性互连(例如没有大量空洞)。
图12显示图11中去除多余材料后形成的结构。一般而言，可对集成电路系统100执行局部或全局的平坦化制程，以去除导电层500(如图11所示)。在至少一个实施例中，可通过化学机械平坦化制程去除导电层500直至到达钝化层134，从而暴露硅通孔200和接触600。应当理解，接触600由填充于图10的接触开口400中的导电层500形成。
值得注意的是，可通过采用本实施例描述的方法、系统和/或元件，实现硅通孔200和接触600彼此之间的物理隔离和电性隔离。
平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性粒子污染物、有机物和原生氧化物。
因此，形成硅通孔200之后，使用例如氧化物掩膜之绝缘层300(图9)定义接触开口400有助于保护硅通孔200免受污染和腐蚀。例如，在硅通孔200上方形成的绝缘层300有助于在形成接触开口400期间保护硅通孔200免受腐蚀。而且，通过形成绝缘层300使形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。此外，通过形成绝缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允许各自结构实现最优化。
图13显示依据本发明另一实施例在初始制造阶段中的集成电路系统100的局部剖视图。集成电路系统100可包括基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132和钝化层134。应当理解，基板102、阱104、第一元件106、第二元件108、栅极110、栅介质112、沟道114、第一侧壁116、第一衬垫118、第二侧壁120、硅化物接触122、介电层124、隔离结构126、源极/漏极扩展区128、halo区130、源极/漏极132和钝化层134可包括参照图1所述的任意特征，例如材料组成、厚度、功能和/或制程技术。
本实施例的集成电路系统100与图1的集成电路系统的区别在于：在此制造阶段，本实施例没有形成图1的硅通孔开口136。在此制造阶段，本实施例的集成电路系统100在钝化层134中形成接触开口400。本领域的技术人员应了解，可在集成电路系统100的至少一部分的上方或上面形成掩膜层(未图示)，并将其图案化，从而形成对准栅极110和源极/漏极132的接触开口400。
形成接触开口400后，可去除该掩膜并对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清洗步骤可包括标准清洗1(SC-1)制程。
图14显示图13中形成接触600后的结构。一般而言，接触600可包括向电流通道提供低电阻的任意材料。在至少一个实施例中，接触600可包括钨型材料。在这种情况下，在形成接触600之前，可沉积阻挡层502，例如钛/氮化钛，以改善附着力，降低钨材料的电迁移。不过应当理解，还可使用其他阻挡层。
在至少一个实施例中，本领域的技术人员应了解，在钨成核步骤期间，可使用原位氢基等离子体处理技术，以降低和/或消除在钨/氮化钛界面的有害氟浓度。而且，本领域的技术人员应了解，降低氟浓度有助于增加钛/氮化钛和钨制程窗口，从而在无损产出的情况下，允许引入更薄的阻挡层或钨成核层，以进一步降低接触电阻。
一般而言，接触600可通过任意制程沉积，其充分填充图13的各接触开口400，从而与各栅极110和源极/漏极132形成稳固的电性互连(例如没有大量空洞)。应当理解，可对各接触开口400进行过填充，以确保充分填充接触开口400。例如，接触600和阻挡层502可通过化学气相沉积、物理气相沉积或原子层沉积型制程沉积。
在接触开口400中形成阻挡层502和导电层500后，可对集成电路系统100执行蚀刻或平坦化制程，以去除阻挡层502和导电层500的多余材料而形成接触600。这样的制程如上面参照图6所述。
图15显示图14中形成绝缘层300后的结构。在至少一个实施例中，绝缘层300可包括氮化物(例如氮化物掩膜)。不过应当理解，还可使用其他介电材料。一般而言，绝缘层300的目的或功能是覆盖和/或保护接触600，以使接触600不受后续形成硅通孔期间可能发生的腐蚀或污染的影响。通常，绝缘层300的厚度可随集成电路系统100的设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变动。不过，这些参数并非限制本发明。因此，依据本实施例，绝缘层300的厚度仅限于在后续制程步骤中保护接触600的量。
在至少一个实施例中，可图案化绝缘层300以定义硅通孔。在这种情况下，可在定义后续形成硅通孔区域的绝缘层300位置处形成开口900。
图16显示图15中形成硅通孔开口136后的结构。在集成电路系统100的一个或多个区域中，硅通孔开口136可形成为自顶部穿过钝化层134、介电层124和隔离结构126，并伸入基板102中。在其他实施例中，硅通孔开口136可贯穿基板102。在其他实施例中，硅通孔开口136可形成于基板102的底部138。应当理解，硅通孔开口136可包括能够用于电性互连的硅通孔。在至少一个实施例中，所形成的各硅通孔开口136并不与接触600相接触。
一般而言，硅通孔开口136可通过加工和/或蚀刻形成。在这种情况下，可使用例如机械钻孔、激光烧蚀以及特定干蚀刻和湿蚀刻制程。
本领域的技术人员应了解，硅通孔开口136的深度和直径可随集成电路系统100的孔的类型、应用、设计规格和/或当前技术制程节点(例如45纳米、32纳米等)变化。例如，硅通孔开口136的深度可在约20微米至500微米之间变化，直径可在约200纳米至200微米之间变化。一般而言，硅通孔开口136的高宽比在约0.3∶1至大于20∶1之间变化。
形成硅通孔开口136后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性离子污染物、有机物和原生氧化物。在至少一个实施例中，该清洗步骤可包括标准清洗1(SC-1)制程。
本领域的技术人员应了解，本实施例仅使用绝缘层300作为掩膜，以便能够将其去除并缩小集成电路系统100的总体轮廓或厚度。
图17显示图16中形成硅通孔200后的结构。硅通孔200可包括硅通孔阻挡层202和硅通孔导体层204。
一般而言，硅通孔阻挡层202可包括介电材料，以促进硅通孔导体204与基板102之间的电性绝缘或隔离。在至少一个实施例中，硅通孔阻挡层202可包括通过热氧化形成的氧化层。不过应当理解，还可使用其他材料和制程。本领域的技术人员应了解，可以有策略地设计硅通孔阻挡层202，以减少移动性离子污染物的电迁移。应当理解，硅通孔阻挡层202可形成于图16的硅通孔开口136中。
硅通孔导体层204可沉积于硅通孔阻挡层202的上方或上面，并可包括任意导电材料。在至少一个实施例中，硅通孔导体204可包括钨材料或铜材料。本领域的技术人员应了解，在用硅通孔导体层204填充之前，可先沉积晶种层，以改善沉积和界面质量。
一般而言，硅通孔导体层204可通过任意制程沉积，该制成能够充分填充各硅通孔开口136，以形成稳固的电性互连(例如，没有大量空洞)。应当理解，可对各硅通孔开口136进行过填充，以确保硅通孔开口136的充分填充。例如，可通过化学气相沉积、物理气相沉积或原子层沉积制程沉积硅通孔导体层204。
图18显示图17中去除多余材料后形成的结构。一般而言，可对集成电路系统100执行局部或全局的平坦化制程。在至少一个实施例中，可通过化学机械平坦化制程去除形成于钝化层134上方的硅通孔导体层204的多余部分，直到到达钝化层134，从而暴露硅通孔200和接触600。
值得注意的是，可通过采用本实施例描述的方法、系统和/或元件，实现硅通孔200和接触600彼此之间的物理隔离和电性隔离。
平坦化制程后，可对集成电路系统100执行清洗步骤，以去除表面污染物，例如微粒、移动性粒子污染物、有机物和原生氧化物。
因此，形成接触600后，使用例如氮化物掩膜之绝缘层300(如图16所示)定义硅通孔开口136有助于保护接触600免受污染和腐蚀。例如，在接触600上方形成的绝缘层300有助于在形成硅通孔开口136期间保护接触600免受腐蚀。而且，通过形成绝缘层300使形成硅通孔200和接触600的蚀刻制程相互分离，可降低交叉污染发生的几率。此外，通过形成绝缘层300来分离蚀刻制程允许硅通孔200的材料不同于接触600的材料，从而允许各自结构实现最优化。。
本领域的技术人员应了解，图1至图18的实施例所描述的硅通孔可形成于两个或多个相互结合呈三维堆叠结构的基板/晶圆之间。而且，任意三维堆叠结构(例如堆叠晶圆)在形成后可切割成单个堆叠式晶粒或芯片，各堆叠式晶粒或芯片内部具有多层集成电路。
图19显示依据本发明实施例集成电路系统100的制造方法1900的流程图。方法1900包括：在方块1902中，提供包括主动元件的基板；在方块1904中，形成硅通孔；在方块1906中，在该硅通孔的上方形成绝缘层，以保护该硅通孔；在方块1908中，在形成该绝缘层后，形成至该主动元件的接触；以及在方块1910中，去除该绝缘层。
所述方法、流程、装置、设备、产品和/或系统简单明了、经济有效、灵活多变、精确、灵敏而有效，可适应现有元件进行简单、有效、经济的制造、应用和使用。
本发明具有诸多优点。一个优点是本发明有助于在接触蚀刻期间保护硅通孔免受腐蚀。另一个优点是本发明有助于在硅通孔蚀刻期间保护接触免受腐蚀。
本发明通过形成绝缘层有助于分离硅通孔和接触的蚀刻制程，从而避免交叉污染问题。
本发明通过形成绝缘层来分离硅通孔和接触的蚀刻制程，提供了独立的硅通孔栓塞(plug)的形成方法。通过允许硅通孔和接触使用相互独立的材料，可使各结构分别实现最优化。
本发明的再一个重要优点是其符合降低成本、简化系统、提高性能的历史性发展趋势。
因此，本发明的上述以及其他优点提升了技术水平。
尽管本文结合特定实施例描述了本发明，应当理解的是，本领域技术人员可根据上述说明进行替换和更改。因此，所有此类替换和变更均落入权利要求范围。上述内容或附图所示内容均为描述性质，而非限制本发明。

Claims (10)

1.一种集成电路系统的制造方法，包括：
提供包括主动元件的基板；
在该基板中形成硅通孔；
在该硅通孔上方形成绝缘层，以保护该硅通孔；
形成该绝缘层后，形成至该主动元件的接触；以及
去除该绝缘层。
2.如权利要求1所述的集成电路系统的制造方法，其中，形成该绝缘层的步骤还包括形成氧化物或氮化物。
3.如权利要求1所述的集成电路系统的制造方法，其中，在该基板中形成该硅通孔的步骤还包括使该硅通孔穿过隔离结构。
4.如权利要求1所述的集成电路系统的制造方法，还包括：使该硅通孔和该接触穿过形成于该基板和该主动元件上方的钝化层的步骤。
5.如权利要求1所述的集成电路系统的制造方法，其中，去除该绝缘层的步骤还包括平坦化该集成电路系统，以暴露该硅通孔和该接触。
6.一种集成电路系统的制造方法，包括：
提供包括主动元件的基板；
形成至该主动元件的接触；
在该接触上方形成绝缘层，以保护该接触；
形成该绝缘层后，形成伸入该基板中的硅通孔开口；
去除该绝缘层；以及
形成硅通孔。
7.如权利要求6所述的集成电路系统的制造方法，其中，形成该绝缘层的步骤还包括形成氮化物。
8.如权利要求6所述的集成电路系统的制造方法，其中，形成伸入该基板中的该硅通孔开口的步骤还包括使该硅通孔开口穿过隔离结构。
9.如权利要求6所述的集成电路系统的制造方法，还包括：平坦化该集成电路系统，以暴露该硅通孔和该接触。
10.如权利要求6所述的集成电路系统的制造方法，其中，形成该绝缘层以在形成该硅通孔开口期间防止该接触被腐蚀。
CN2010101828891A 2009-05-21 2010-05-19 具有硅通孔的集成电路系统及其制造方法 Pending CN101894793A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/470,028 US7960282B2 (en) 2009-05-21 2009-05-21 Method of manufacture an integrated circuit system with through silicon via
US12/470,028 2009-05-21

Publications (1)

Publication Number Publication Date
CN101894793A true CN101894793A (zh) 2010-11-24

Family

ID=43103941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101828891A Pending CN101894793A (zh) 2009-05-21 2010-05-19 具有硅通孔的集成电路系统及其制造方法

Country Status (4)

Country Link
US (3) US7960282B2 (zh)
CN (1) CN101894793A (zh)
SG (1) SG166749A1 (zh)
TW (1) TW201104796A (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386138A (zh) * 2011-11-24 2012-03-21 上海华力微电子有限公司 通孔刻蚀方法、集成电路制造方法和集成电路
CN102544103A (zh) * 2012-01-10 2012-07-04 复旦大学 一种InP反型n沟道场效应管及其制备方法
CN102623444A (zh) * 2011-02-01 2012-08-01 南亚科技股份有限公司 集成电路装置及其制备方法
CN103325749A (zh) * 2012-03-22 2013-09-25 德州仪器公司 具有tsv和应力补偿层的集成电路(ic)
CN103348481A (zh) * 2011-01-27 2013-10-09 国际商业机器公司 具有完全硅化的鳍片的鳍片fet结构
CN103377999A (zh) * 2012-04-23 2013-10-30 格罗方德半导体公司 具有连接通孔结构的3维集成电路系统及用以形成该集成电路系统的方法
CN103794553A (zh) * 2012-10-29 2014-05-14 罗伯特·博世有限公司 用于在衬底中制造电覆镀通孔的方法以及具有电覆镀通孔的衬底
CN104465445A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 一种硅通孔底部衬垫露出的检测方法
CN104465492A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 穿透硅通孔结构的形成方法以及集成电路制造方法
CN104465393A (zh) * 2013-09-18 2015-03-25 格罗方德半导体公司 形成应力层于鳍式场效晶体管半导体器件的方法及器件
CN105390435A (zh) * 2014-08-20 2016-03-09 格罗方德半导体公司 自对准的后段工艺切口
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法
CN108091609A (zh) * 2017-11-23 2018-05-29 上海华力微电子有限公司 钨填充凹槽结构的方法

Families Citing this family (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406561B2 (en) 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US7960282B2 (en) 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
US20110080184A1 (en) * 2009-10-01 2011-04-07 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US9385088B2 (en) * 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
KR20110045632A (ko) * 2009-10-27 2011-05-04 삼성전자주식회사 반도체 칩, 스택 모듈 및 메모리 카드
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
KR20120000748A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
FR2969817B1 (fr) * 2010-12-23 2013-09-27 St Microelectronics Crolles 2 Réalisation de vias dans un circuit intégré
US20120168935A1 (en) * 2011-01-03 2012-07-05 Nanya Technology Corp. Integrated circuit device and method for preparing the same
US8487410B2 (en) 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8546886B2 (en) 2011-08-24 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the device performance by forming a stressed backside dielectric layer
KR101918609B1 (ko) * 2012-01-11 2018-11-14 삼성전자 주식회사 집적회로 소자
KR101934045B1 (ko) * 2012-03-22 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20130249011A1 (en) * 2012-03-22 2013-09-26 Texas Instruments Incorporated Integrated circuit (ic) having tsvs and stress compensating layer
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9269664B2 (en) 2012-04-10 2016-02-23 Mediatek Inc. Semiconductor package with through silicon via interconnect and method for fabricating the same
US9257392B2 (en) * 2012-04-11 2016-02-09 Mediatek Inc. Semiconductor package with through silicon via interconnect
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias
KR101324085B1 (ko) * 2012-04-20 2013-10-31 주식회사 동부하이텍 콘택 형성 방법
WO2013160976A1 (ja) * 2012-04-26 2013-10-31 パナソニック株式会社 半導体装置およびその製造方法
US8803292B2 (en) * 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9093506B2 (en) * 2012-05-08 2015-07-28 Skyworks Solutions, Inc. Process for fabricating gallium arsenide devices with copper contact layer
FR2991108A1 (fr) * 2012-05-24 2013-11-29 St Microelectronics Sa Ligne coplanaire blindee
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
US8624324B1 (en) 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US8796772B2 (en) * 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
US8610281B1 (en) * 2012-10-02 2013-12-17 Global Foundries Inc. Double-sided semiconductor structure using through-silicon vias
JP2014107304A (ja) * 2012-11-22 2014-06-09 Renesas Electronics Corp 半導体装置およびその製造方法
US8895211B2 (en) 2012-12-11 2014-11-25 GlobalFoundries, Inc. Semiconductor device resolution enhancement by etching multiple sides of a mask
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9653615B2 (en) 2013-03-13 2017-05-16 International Business Machines Corporation Hybrid ETSOI structure to minimize noise coupling from TSV
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9476927B2 (en) 2014-01-22 2016-10-25 GlobalFoundries, Inc. Structure and method to determine through silicon via build integrity
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
CN104269358A (zh) * 2014-09-16 2015-01-07 复旦大学 半导体器件的制备方法
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US9761509B2 (en) 2015-12-29 2017-09-12 United Microelectronics Corp. Semiconductor device with throgh-substrate via and method for fabrication the semiconductor device
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US10224396B1 (en) 2017-11-20 2019-03-05 Globalfoundries Inc. Deep trench isolation structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027293A1 (en) * 2001-06-28 2002-03-07 Fujitsu Limited Three dimensional semiconductor integrated circuit device and method for making the same
US20030203546A1 (en) * 2002-04-29 2003-10-30 Gert Burbach SOI transistor element having an improved backside contact and method of forming the same
US20080315418A1 (en) * 2007-06-20 2008-12-25 John Boyd Methods of post-contact back end of line through-hole via integration
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868631A (en) * 1985-11-18 1989-09-19 Texas Instruments Incorporated Bipolar transistor with shallow junctions and capable of high packing density
US6198116B1 (en) * 1998-04-14 2001-03-06 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor fabrication method
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
DE102004042729B4 (de) * 2004-09-03 2018-02-01 Robert Bosch Gmbh Bio-Chip mit einem Elektrodenarray auf einem Substrat
DE102005052000B3 (de) * 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
US7816231B2 (en) * 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US20090111263A1 (en) * 2007-10-26 2009-04-30 Kuan-Neng Chen Method of Forming Programmable Via Devices
US8384224B2 (en) * 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8169055B2 (en) * 2009-03-18 2012-05-01 International Business Machines Corporation Chip guard ring including a through-substrate via
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020027293A1 (en) * 2001-06-28 2002-03-07 Fujitsu Limited Three dimensional semiconductor integrated circuit device and method for making the same
US20030203546A1 (en) * 2002-04-29 2003-10-30 Gert Burbach SOI transistor element having an improved backside contact and method of forming the same
US20080315418A1 (en) * 2007-06-20 2008-12-25 John Boyd Methods of post-contact back end of line through-hole via integration
US20090051046A1 (en) * 2007-08-24 2009-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method for the same

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348481A (zh) * 2011-01-27 2013-10-09 国际商业机器公司 具有完全硅化的鳍片的鳍片fet结构
CN103348481B (zh) * 2011-01-27 2016-08-10 国际商业机器公司 具有完全硅化的鳍片的鳍片fet结构
CN102623444B (zh) * 2011-02-01 2014-10-08 南亚科技股份有限公司 集成电路装置及其制备方法
CN102623444A (zh) * 2011-02-01 2012-08-01 南亚科技股份有限公司 集成电路装置及其制备方法
CN102386138A (zh) * 2011-11-24 2012-03-21 上海华力微电子有限公司 通孔刻蚀方法、集成电路制造方法和集成电路
CN102544103A (zh) * 2012-01-10 2012-07-04 复旦大学 一种InP反型n沟道场效应管及其制备方法
CN102544103B (zh) * 2012-01-10 2014-09-03 复旦大学 一种InP反型n沟道场效应管及其制备方法
CN103325749A (zh) * 2012-03-22 2013-09-25 德州仪器公司 具有tsv和应力补偿层的集成电路(ic)
CN103377999A (zh) * 2012-04-23 2013-10-30 格罗方德半导体公司 具有连接通孔结构的3维集成电路系统及用以形成该集成电路系统的方法
CN103377999B (zh) * 2012-04-23 2016-06-29 格罗方德半导体公司 具有连接通孔结构的3维集成电路系统及用以形成该集成电路系统的方法
CN103794553B (zh) * 2012-10-29 2018-05-22 罗伯特·博世有限公司 用于在衬底中制造电覆镀通孔的方法以及具有电覆镀通孔的衬底
CN103794553A (zh) * 2012-10-29 2014-05-14 罗伯特·博世有限公司 用于在衬底中制造电覆镀通孔的方法以及具有电覆镀通孔的衬底
CN104465393A (zh) * 2013-09-18 2015-03-25 格罗方德半导体公司 形成应力层于鳍式场效晶体管半导体器件的方法及器件
CN104465393B (zh) * 2013-09-18 2017-10-27 格罗方德半导体公司 形成应力层于鳍式场效晶体管半导体器件的方法及器件
CN104465492A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 穿透硅通孔结构的形成方法以及集成电路制造方法
CN104465492B (zh) * 2013-09-23 2018-03-16 中芯国际集成电路制造(上海)有限公司 穿透硅通孔结构的形成方法以及集成电路制造方法
CN105390435A (zh) * 2014-08-20 2016-03-09 格罗方德半导体公司 自对准的后段工艺切口
CN105390435B (zh) * 2014-08-20 2019-03-15 格罗方德半导体公司 自对准的后段工艺切口
CN105428308A (zh) * 2014-09-16 2016-03-23 三星电子株式会社 利用衬垫层制造半导体器件的方法
CN105428308B (zh) * 2014-09-16 2020-11-17 三星电子株式会社 利用衬垫层制造半导体器件的方法
CN104465445A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 一种硅通孔底部衬垫露出的检测方法
CN108091609A (zh) * 2017-11-23 2018-05-29 上海华力微电子有限公司 钨填充凹槽结构的方法

Also Published As

Publication number Publication date
US8536705B2 (en) 2013-09-17
US7960282B2 (en) 2011-06-14
TW201104796A (en) 2011-02-01
US8236688B2 (en) 2012-08-07
SG166749A1 (en) 2010-12-29
US20110237072A1 (en) 2011-09-29
US20120205806A1 (en) 2012-08-16
US20100297844A1 (en) 2010-11-25

Similar Documents

Publication Publication Date Title
CN101894793A (zh) 具有硅通孔的集成电路系统及其制造方法
US10256158B1 (en) Insulated epitaxial structures in nanosheet complementary field effect transistors
US10608096B2 (en) Formation of air gap spacers for reducing parasitic capacitance
US10886391B2 (en) Single-electron transistor with wrap-around gate
US7276751B2 (en) Trench metal-insulator-metal (MIM) capacitors integrated with middle-of-line metal contacts, and method of fabricating same
US7566620B2 (en) DRAM including a vertical surround gate transistor
US8518758B2 (en) ETSOI with reduced extension resistance
JP7427012B2 (ja) フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル
JP2012501080A (ja) ダブルチャネルトランジスタを備えたｓｒａｍセルのためのボディコンタクト
TW202201720A (zh) 堆疊式叉形片電晶體
US7439127B2 (en) Method for fabricating a semiconductor component including a high capacitance per unit area capacitor
JP5926559B2 (ja) 同一の能動領域内に形成されるトランジスタにおいて能動領域内に局所的に埋め込み歪誘起半導体材質を設けることによる駆動電流調節
US9460957B2 (en) Method and structure for nitrogen-doped shallow-trench isolation dielectric
TW202201796A (zh) 具有在絕緣體上的應變源極或汲極結構之閘極全包圍式積體電路結構
CN110634866B (zh) 一种cmos晶体管、cmos晶体管的制备方法及电子设备
TWI779615B (zh) 具有石墨烯導電結構的半導體元件及其製備方法
US20220416027A1 (en) Nanoribbon sub-fin isolation by backside si substrate removal etch selective to source and drain epitaxy
JP2021500741A (ja) 半導体デバイス、半導体装置および半導体デバイス形成方法
US9589965B1 (en) Controlling epitaxial growth over eDRAM deep trench and eDRAM so formed
US20230087399A1 (en) Low temperature, high germanium, high boron sige:b pepi with a silicon rich capping layer for ultra-low pmos contact resistivity and thermal stability
US20230197817A1 (en) Low temperature, high germanium, high boron sige:b pepi with titanium silicide contacts for ultra-low pmos contact resistivity and thermal stability
US20230101725A1 (en) Silicon rich capping layer pre-amorphized with germanium and boron implants for thermal stability and low pmos contact resistivity
WO2023109395A1 (en) Separate gate complementary field-effect transistor
TW202336932A (zh) 用於電晶體之自對準背面接觸點整合
TW202236596A (zh) 包含自對準通道結構的混合式多堆疊半導體裝置及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20101124