CN102623444B - 集成电路装置及其制备方法 - Google Patents

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Abstract

本发明公开了一种集成电路装置及其制备方法，本发明的集成电路装置的一实施例，包含一下晶片，具有一第一介电区块及一第一导电区块，该第一导电区块设置于该第一介电区块之上；至少一堆叠晶片，具有一第二介电区块及一第二导电区块，该第二导电区块设置于该第二介电区块之上，其中该堆叠晶片以一中间粘着层予以接合该下晶片之上，且在该下晶片及该堆叠晶片之间没有焊垫；以及至少一导电插塞，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该导电插塞设置于该第一导电区块及该第二导电区块之内。本发明使焊垫制造相当复杂且昂贵的问题得以解决。

Description

集成电路装置及其制备方法
技术领域
本发明涉及一种具有穿硅导电插塞(through-silicon via，TSV)的堆叠晶片的集成电路装置及其制备方法，特别涉及一种堆叠晶片的集成电路装置及其制备方法，其在形成穿硅导电插塞之前接合(bonding)晶片，不需在接合晶片之间形成焊垫(bump pad)或使用焊料。
背景技术
集成电路装置的封装技术一直朝轻薄化与安装可靠性的方向研发。近年来，随着电子产品轻薄化与多功能性的要求，许多技术已经逐渐为此领域的人所公知。
以存储器装置为例，通过使用至少两芯片(chip)的堆叠方式，可通过半导体集成工艺，生产具有比公知存储器容量大两倍的存储器变的可能。此外，堆叠封装不只提供增加存储器容量的优势，亦增加安装密度及增加安装区域使用效率的优势。因此，关于堆叠封装技术的研究与开发已在逐渐加速。
以堆叠封装为例，TSV已经在此领域中被揭示。利用TSV技术的堆叠封装具有一TSV设置于芯片的结构，使得芯片可通过TSV与其它芯片以物理方式及电性方式彼此连接。一般而言，TSV的制备方法通过蚀刻技术而形成一贯穿基板的通孔，再以导电材料(例如铜)填满通孔。为了增加传输速度及制造高密度元件，具有多个集成电路装置(各具有TSV)的半导体晶片的厚度必须予以减少。
公开号为US 7,683,459的美国专利文献揭示一种混合式接合方法，用于具有TSV的晶片堆叠，其中图案化的粘着层粘合堆叠中的相邻两片晶片，而焊料则用以电气连接上晶片的TSV底端至下晶片的TSV顶端的焊垫。然而，在下晶片的TSV顶端形成焊垫(bump pad)需要种晶工艺、电镀工艺、光刻工艺以及蚀刻工艺，因此焊垫的制造相当复杂且昂贵。
发明内容
本发明的目的在于提供一种堆叠晶片的集成电路装置及其制备方法，其在形成穿硅导电插塞之前接合(bonding)晶片，不需在接合晶片之间形成焊垫(bump pad)或使用焊料。如此，焊垫的制造相当复杂且昂贵问题得以解决。
本发明的集成电路装置的一实施例，包含一下晶片，具有一第一介电区块及一第一导电区块，该第一导电区块设置于该第一介电区块之上；至少一堆叠晶片，具有一第二介电区块及一第二导电区块，该第二导电区块设置于该第二介电区块之上，其中该堆叠晶片以一中间粘着层予以接合该下晶片之上，且在该下晶片及该堆叠晶片之间没有焊垫；以及至少一导电插塞，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该导电插塞设置于该第一导电区块及该第二导电区块之内。
本发明的集成电路装置的制备方法的一实施例，包含下列步骤：形成一下晶片，具有一第一凹部、设置于该第一凹部之内的一第一介电区块及设置于该第一介电区块之上的一第一导电区块；形成至少一堆叠晶片，具有一第二凹部、设置于该第一凹部之内的一第二介电区块及设置于该第二介电区块之上的一第二导电区块；使用一中间粘着层接合该至少一堆叠晶片至该下晶片上，其中在该下晶片及该堆叠晶片之间没有形成焊垫；进行一蚀刻工艺以形成一通孔，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该通孔设置于该第一导电区块及该第二导电区块之内；以及使用导电材料填入该通孔以形成一导电插塞。
本发明的有益效果在于，相较于公开号为US 7,683,459的美国专利文献所揭示的技术在每个晶片上形成焊垫，本发明的实施例揭示的集成电路装置及其制备方法是先接合堆叠晶片及下晶片，再形成贯穿该堆叠晶片且深入该下晶片的导电插塞。如此本发明的实施例揭示的集成电路装置的制备方法无需在下晶片及堆叠晶片之间形成焊垫，解决了公知技术的焊垫制造相当复杂且昂贵的技术问题。
此外，本发明的实施例在形成该通孔之前形成该第一导电区块及该第二导电区块(作为该穿硅导电插塞的阻障层及种晶层)。换言之，该阻障层及种晶片形成于具有较小深宽比的凹部中，而不是形成于具有较高深宽比的通孔中，因此在高深宽比的通孔中形成阻障层及种晶片的问题得以解决。
上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征将描述于下文。本发明所属技术领域技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域技术人员亦应了解，这类等同建构无法脱离权利要求所界定的本发明的精神和范围。
附图说明
图1及图2为剖视图，例示本发明一实施例的硅晶片；
图3为剖视图，例示本发明一实施例的硅晶片；
图4为剖视图，例示本发明一实施例的下晶片；
图5为剖视图，例示本发明一实施例的硅晶片；
图6为剖视图，例示本发明一实施例的堆叠晶片；
图7为剖视图，例示本发明一实施例的堆叠晶片接合于下晶片；
图8为剖视图，例示本发明一实施例的通孔贯穿该堆叠晶片且深入该下晶片；
图9为剖视图，例示本发明一实施例的导电插塞形成于该通孔的中；
图10为俯视图，例示本发明一实施例的集成电路装置；
图11及图12为剖视图，例示本发明一实施例的硅晶片；
图13为剖视图，例示本发明一实施例的下晶片；
图14为剖视图，例示本发明一实施例的硅晶片；
图15为剖视图，例示本发明一实施例的堆叠晶片；
图16为剖视图，例示本发明一实施例的堆叠晶片；
图17为剖视图，例示本发明一实施例的通孔贯穿该堆叠晶片且深入该下晶片；以及
图18为剖视图，例示本发明一实施例的导电插塞形成于该通孔之中。
其中，附图标记说明如下：
10A 下晶片
10B 堆叠晶片
11A 硅晶片
11B 硅晶片
13A 第一凹部
13B 第二凹部
14 基部
15A 第一介电区块
15B 第二介电区块
16 环形侧壁
17A 第一导电区块
17B 第二导电区块
19A 粘着层
19B 粘着层
21A 载具
21B 载具
23 粘着层
25 硬基板
27A 粘着层
27B 粘着层
29 掩模层
31 通孔
33 导电插塞
35 内连线通道
110A 下晶片
110B 堆叠晶片
111A 硅晶片
111B 硅晶片
113A 凹部
113B 凹部
115A 第一介电区块
115B 第二介电区块
117A 第一导电区块
117B 第二导电区块
119B 粘着层
121B 载具
127A 粘着层
129 掩模层
131 通孔
133 导电插塞
135A 内连线层
135B 内连线层
100 集成电路装置
200 集成电路装置
具体实施方式
公开号为US 7,683,459的美国专利文献揭示的技术在每个晶片上形成焊垫，其工艺相当复杂且昂贵；相对地，本发明的实施例揭示的集成电路装置及其制备方法先接合堆叠晶片及下晶片，再形成贯穿该堆叠晶片且深入该下晶片的导电插塞。如此，本发明的实施例揭示的集成电路装置的制备方法无需在下晶片及堆叠晶片的间形成焊垫，解决公知技术的焊垫制造相当复杂且昂贵问题。
在接合晶片之后，制备该导电插塞必须先行形成具有高深宽比的通孔，在高深宽比的通孔中形成阻障/种晶层，以及在通孔中填入导电材料。为了实现此一技术，必须先行解决的难题：在高深宽比的通孔中形成阻障/种晶层。
图1至图10例示本发明一实施例的集成电路装置100的制备方法。图1及图2为剖视图，例示本发明一实施例的硅晶片11A。在本发明的一实施例中，首先进行工艺以在该硅晶片11A之中形成一第一凹部13A，一第一介电区块15A于该第一凹部13A之中，以及一第一导电区块17A于该第一介电区块15A之上，如图2所示。在本发明的一实施例中，该第一导电区块17A包含一阻障层及一种晶层，该阻障层包含钛，该种晶层包含铜。
图3为剖视图，例示本发明一实施例的硅晶片11A。在本发明的一实施例中，通过一粘着层19A将一载具21A粘着于该硅晶片11A之上端，再进行一薄化工艺(例如晶背研磨工艺或化学机械研磨工艺)以从该硅晶片11A的背面局部去除该硅晶片11A。在本发明的一实施例中，该薄化工艺局部去除该硅晶片11A的底部，使得该第一介电区块15A的底端曝露。该第一介电区块15A包含一基部14及一环形侧壁16，该环形侧壁16设置于该基部14之上；该第一导电区块17A包含一基部18及一环形侧壁20，该环形侧壁20设置于该基部18之上。
图4为剖视图，例示本发明一实施例的下晶片10A。在本发明的一实施例中，通过一粘着层23A将一硬基板25粘着于该硅晶片11A的底端，并将该粘着层19A及该载具21A予以去除，以形成该下晶片10A。之后，在该下晶片10A的上端形成一粘着层27A。在本发明的一实施例中，该粘着层27A被图案化以定义内连线通道(未显示于图中)。
图5为剖视图，例示本发明一实施例的硅晶片11B。在本发明的一实施例中，在另一硅晶片11B进行图1及图2所示的工艺以形成一第二凹部13B，一第二介电区块15B于该第二凹部13B之中，以及一第二导电区块17B于该第二介电区块15B之上。在本发明的一实施例中，该第二导电区块17B包含一阻障层及一种晶层，该阻障层包含钛，该种晶层包含铜。
图6为剖视图，例示本发明一实施例的堆叠晶片10B。在本发明的一实施例中，形成一粘着层27B于该硅晶片11B的上端，并通过一粘着层19B将一载具21B粘着于该硅晶片11B的上端。之后，进行一薄化工艺(例如晶背研磨工艺或化学机械研磨工艺)以从该硅晶片11B的背面局部去除该硅晶片11B以形成该堆叠晶片10B。在本发明的一实施例中，该薄化工艺局部去除该硅晶片11B的底部，使得该第二介电区块15B及该第二凹部13B的底端曝露。如此，该第二介电区块15B系呈环形。
图7为剖视图，例示本发明一实施例的堆叠晶片10B接合于下晶片10A。在本发明的一实施例中，通过该粘着层27A将该堆叠晶片10B接合于该下晶片10A，其中在该下晶片10A与该堆叠晶片10B之间没有形成焊垫。之后，将该载具21B及该粘着层19B从该堆叠晶片10B的上端移除。在本发明的一实施例中，该粘着层27A为该下晶片10A与该堆叠晶片10B之间的唯一膜层，亦即该堆叠晶片10B在没有使用焊料情形下接合于该下晶片10A。
在本发明的一实施例中，另一堆叠晶片10B可以相同技术接合于该堆叠晶片10B的上端，亦即本发明的实施例可接合一个或多个堆叠晶片10B于该下晶片10A的上端。在本发明的一实施例中，由于该堆叠晶片10B在接合于该下晶片10A时没有对齐，该第一导电区块17A可能没有对齐该第二导电区块17B，该第一介电区块15A可能没有对齐该第二介电区块15B。
图8为剖视图，例示本发明一实施例的通孔31贯穿该堆叠晶片10B且深入该下晶片10A。在本发明的一实施例中，通过光刻工艺形成一掩模层29于该堆叠晶片10B的上端；之后，使用含氟蚀刻气体进行一干蚀刻工艺以形成至少一通孔(via hole)31，其实质上以直线方式贯穿该堆叠晶片10B并深入该下晶片10A。在本发明的一实施例中，该通孔31形成于该第一导电区块17A及该第二导电区块17B之内。
图9为剖视图，例示本发明一实施例的导电插塞33形成于该通孔31之中。在本发明的一实施例中，将该掩模层29去除之后，进行一电镀工艺以在该通孔31内填入导电材料(例如铜)而形成该导电插塞33。在本发明的一实施例中，该导电插塞33贯穿该堆叠晶片10B并深入该下晶片10A。在本发明的一实施例中，该导电插塞33形成于该第一导电区块17A及该第二导电区块17B之内。
图10为俯视图，例示本发明一实施例的集成电路装置100。在本发明的一实施例中，该粘着层27B被图案化以定义内连线通道35而完成该集成电路装置100，其中该内连线通道35经配置以电气连接该导电插塞33至该堆叠晶片10B的电子元件(例如电晶體)。
相较于公开号为US 7,683,459的美国专利文献所揭示的技术在每个晶片上形成焊垫，本发明的实施例揭示的集成电路装置100的制备方法是先接合堆叠晶片10B及下晶片10A，再形成贯穿堆叠晶片10B且深入下晶片10B的导电插塞33。如此，本发明的实施例揭示的集成电路装置100的制备方法无需在下晶片10A及堆叠晶片10B的间形成焊垫，解决公知技艺的焊垫制造相当复杂且昂贵问题。
此外，本发明的实施例在形成该通孔31之前形成该第一导电区块17A及该第二导电区块17B(作为该穿硅导电插塞33的阻障层及种晶片)。换言之，该阻障层及种晶片形成于具有较小深宽比的第一凹部13A及13B中，而不是形成于具有较高深宽比的通孔31中，因此在高深宽比的通孔31中形成阻障层及种晶片的问题得以解决。
图11至图18例示本发明一实施例的集成电路装置200的制备方法。图11及图12为剖视图，例示本发明一实施例的硅晶片111A。在本发明的一实施例中，首先进行工艺以在该硅晶片111A的中形成一凹部113A，一第一介电区块115A于该凹部113A之中，以及一第一导电区块117A于该第一介电区块115A之上，如图12所示。在本发明的一实施例中，该第一导电区块117A包含一阻障层及一种晶层，该阻障层包含钛，该种晶层包含铜。
图13为剖视图，例示本发明一实施例的下晶片110A。在本发明的一实施例中，进行一沉积工艺以在该硅晶片110A的上端形成一内连线层135A以及在该内连线层135A之上形成一粘着层127A以形成该下晶片110A。
图14为剖视图，例示本发明一实施例的硅晶片111B。在本发明的一实施例中，在另一硅晶片111B进行图11至图13所示的工艺以形成一凹部113B，一第二介电区块115B于该凹部113B之中，以及一第二导电区块117B于该第二介电区块115B之上；之后，进行一沉积工艺以在该硅晶片110B的上端形成一内连线层135B。在本发明的一实施例中，该第二导电区块117B包含一阻障层及一种晶层，该阻障层包含钛，该种晶层包含铜。
图15为剖视图，例示本发明一实施例的堆叠晶片110B。在本发明的一实施例中，通过一粘着层119B将一载具121B粘着于该内连线层135B之上；之后，进行一薄化工艺(例如晶背研磨工艺或化学机械研磨工艺)以从该硅晶片111B的背面局部去除该硅晶片111B以形成该堆叠晶片110B。在本发明的一实施例中，该薄化工艺局部去除该硅晶片111B的底部，使得该第二介电区块115B及该凹部113B的底端曝露。如此，该二第介电区块115B呈环形。
图16为剖视图，例示本发明一实施例的堆叠晶片110B接合于下晶片110A。在本发明的一实施例中，通过该粘着层127A将该堆叠晶片110B接合于该下晶片110A，其中在该下晶片110A与该堆叠晶片110B之间没有形成焊垫。在本发明的一实施例中，该粘着层127A为该下晶片110A与该堆叠晶片110B之间的唯一膜层，亦即该堆叠晶片110B在没有使用焊料情形下接合于该下晶片110A。在本发明的一实施例中，可将该载具121B及该粘着层119B从该堆叠晶片110B的上端移除后，将另一堆叠晶片110B可以相同技术接合于该堆叠晶片110B的上端，亦即本发明的实施例可接合一个或多个堆叠晶片110B于该下晶片110A的上端。
图17为剖视图，例示本发明一实施例的通孔131贯穿该堆叠晶片110B且深入该下晶片110A。在本发明的一实施例中，将该载具121B及该粘着层119B从该堆叠晶片110B的上端移除后，通过光刻工艺形成一掩模层129于该堆叠晶片110B的上端；之后，使用含氟蚀刻气体进行一干蚀刻工艺以形成至少一通孔(via hole)131，其实质上以直线方式贯穿该堆叠晶片110B并深入该下晶片110A。在本发明的一实施例中，该通孔131形成于该第一导电区块117A及该第二导电区块117B之内。
图18为剖视图，例示本发明一实施例的导电插塞133形成于该通孔131之中。在本发明的一实施例中，将该掩模层129去除之后，进行一电镀工艺以在该通孔131内填入导电材料(例如铜)而形成该导电插塞133。在本发明的一实施例中，该导电插塞133贯穿该堆叠晶片110B并深入该下晶片110A。在本发明的一实施例中，该导电插塞133形成于该第一导电区块117A及该第二导电区块117B之内。
相较于公开号为US 7,683,459的美国专利文献所揭示的技术在每个晶片上形成焊垫，本发明的实施例揭示的集成电路装置200的制备方法是先接合堆叠晶片110B及下晶片110A，再形成贯穿堆叠晶片110B且深入下晶片110B的导电插塞133。如此，本发明的实施例揭示的集成电路装置200的制备方法无需在下晶片110A及堆叠晶片110B之间形成焊垫，解决公知技艺的焊垫制造相当复杂且昂贵问题。
此外，本发明的实施例在形成该通孔133之前形成该第一导电区块117A及该第二导电区块117B(作为该穿硅导电插塞133的阻障层及种晶片)。换言的，该阻障层及种晶片形成于具有较小深宽比的凹部113A及113B中，而不是形成于具有较高深宽比的通孔131中，因此在高深宽比的通孔131中形成阻障层及种晶片的问题得以解决。
本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域技术人员应了解，在不背离权利要求所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述两种方式的组合。
此外，本申请的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成分、装置、方法或步骤。本发明所属技术领域技术人员应了解，基于本发明教示及揭示工艺、机台、制造、物质的成分、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示者以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此的权利要求用以涵盖用以此类工艺、机台、制造、物质的成分、装置、方法或步骤。

Claims (18)

1.一种集成电路装置，包含：
一下晶片，具有一第一介电区块及一第一导电区块，该第一导电区块设置于该第一介电区块之上，并包含一基部及一环形侧壁，该环形侧壁设置于该基部之上；
至少一堆叠晶片，具有一第二介电区块及一第二导电区块，该第二导电区块呈环形并设置于该第二介电区块之上，其中该堆叠晶片以一中间粘着层予以接合该下晶片之上，且在该下晶片及该堆叠晶片之间没有焊垫；以及
至少一导电插塞，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该导电插塞设置于该第一导电区块及该第二导电区块之内。
2.根据权利要求1所述的集成电路装置，其特征在于，该第一导电区块包含一阻障层及一种晶层。
3.根据权利要求1所述的集成电路装置，其特征在于，该第一介电区块包含一基部及一环形侧壁，该环形侧壁设置于该基部之上。
4.根据权利要求1所述的集成电路装置，其特征在于，该第二介电区块呈环形。
5.根据权利要求1所述的集成电路装置，其特征在于，该下晶片及该堆叠晶片之间没有焊料。
6.根据权利要求1所述的集成电路装置，其特征在于，该下晶片还包含一内连线通道，电气连接于该导电插塞。
7.根据权利要求1所述的集成电路装置，其特征在于，该第一导电区块没有对齐该第二导电区块。
8.根据权利要求1所述的集成电路装置，其特征在于，该第一介电区块(15A)没有对齐该第二介电区块。
9.根据权利要求1所述的集成电路装置，其特征在于，该集成电路装置还包含一内连线层，设置于该下晶片之上。
10.一种集成电路装置的制备方法，包含下列步骤：
形成一下晶片，具有一第一凹部、设置于该第一凹部之中的一第一介电区块及设置于该第一介电区块之上的一第一导电区块，该第一导电区块包含一基部及一环形侧壁，该环形侧壁设置于该基部之上；
形成至少一堆叠晶片，具有一第二凹部、设置于该第一凹部之内的一第二介电区块及设置于该第二介电区块之上的一第二导电区块，该第二导电区块呈环形；
使用一中间粘着层接合该至少一堆叠晶片至该下晶片上，其中在该下晶片及该堆叠晶片之间没有形成焊垫；
进行一蚀刻工艺以形成一通孔，实质上以直线方式贯穿该堆叠晶片且深入该下晶片，其中该通孔设置于该第一导电区块及该第二导电区块之内；以及
使用导电材料填入该通孔以形成一导电插塞。
11.根据权利要求10所述的集成电路装置的制备方法，其特征在于，形成至少一堆叠晶片包含进行一薄化步骤以局部去除该堆叠晶片的底部。
12.根据权利要求11所述的集成电路装置的制备方法，其特征在于，该薄化步骤曝露该第二介电区块。
13.根据权利要求11所述的集成电路装置的制备方法，其特征在于，该薄化步骤曝露该第二凹部。
14.根据权利要求10所述的集成电路装置的制备方法，其特征在于，形成一下晶片包含进行一薄化步骤以局部去除该下晶片的底部。
15.根据权利要求14所述的集成电路装置的制备方法，其特征在于，该薄化步骤曝露该第一介电区块。
16.根据权利要求14所述的集成电路装置的制备方法，其特征在于，该薄化步骤曝露该第一凹部。
17.根据权利要求10所述的集成电路装置的制备方法，其特征在于，使用一中间粘着层接合该至少一堆叠晶片至该下晶片上没有使用焊料。
18.根据权利要求10所述的集成电路装置的制备方法，其特征在于，还制备方法还包含形成一内连线通道，电气连接于该导电插塞的步骤。
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