JP3450485B2

JP3450485B2 - 半導体装置の製造方法及び半導体製造装置

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Publication number: JP3450485B2
Application number: JP02107495A
Authority: JP
Inventors: 宏之大橋; 直人宮下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-21
Filing date: 1995-01-14
Publication date: 2003-09-22
Anticipated expiration: 2018-09-22
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
及びこの方法を実施するための半導体製造装置に関し、
とくに層間絶縁膜などの平坦化、トレンチ内へのポリシ
リコンやシリコン酸化膜の埋込みに用いられるポリッシ
ング方法及びポリッシング装置に関するものである。

【０００２】

【従来の技術】ＩＣやＬＳＩなどの半導体装置は、半導
体基板に形成する集積回路を設計する設計工程、集積回
路を形成するために用いられる電子ビームなどを描画す
るためのマスク作成工程、単結晶インゴットから所定の
厚みのウェーハを形成するウェーハ製造工程、ウェーハ
に集積回路などの半導体素子を形成するウェーハ処理工
程、ウェーハを各半導体基板に分離しパッケージングし
て半導体装置を形成する組立工程及び検査工程等を経て
形成される。各工程には、それぞれその工程に必要な製
造装置が用意される。半導体製造装置にはこの他にも前
処理装置や排ガス処理装置など設備、環境に必要な製造
装置も用いられる。従来ウェーハ処理工程においてトレ
ンチやコンタクトホールなどの溝（トレンチ）部に金
属、ポリシリコン、シリコン酸化膜（ＳｉＯ₂）などの
任意の材料を埋め込んだ後にその表面を平坦化する方法
としてエッチバックＲＩＥ(ReactiveIon Etching)法が
知られている。以下、図７及び図８を参照してこの方法
を説明する。

【０００３】まず、シリコン半導体などの半導体基板１
表面に熱酸化法等によるＳｉＯ₂膜２及びＣＶＤ法など
によりストッパー膜となるポリシリコン膜３を形成する
（図７（ａ））。次に、ポリシリコン膜３、ＳｉＯ₂膜
２及び半導体基板１表面をＲＩＥにより選択的に除去し
てそこに溝部４を形成する（図７（ｂ））。次に、前記
溝部４の内部及びポリシリコン膜３の表面にＳｉＯ₂膜
５をＣＶＤ法により堆積させる（図７（ｃ））。このと
き、溝部４の上にあたるＳｉＯ₂膜５表面には溝部４の
凹部に対応したへこみ５１ができる。さらに、ＳｉＯ₂
膜５表面の凹凸を小さくするために、エッチバックレジ
スト６をＳｉＯ₂膜５上に形成する（図８（ａ））。次
いで、エッチバックレジスト６とＳｉＯ₂膜５がほぼ同
じエッチングレートとなる条件でＲＩＥを行う（図８
（ｂ））。このエッチバックＲＩＥを用いると溝部４に
のみＳｉＯ₂膜５が埋め込まれ、ポリシリコン膜３の表
面、つまり、ウエーハ表面が平坦になる。しかし、凹み
５１のあった部分には幾分凸部５２が残っており十分な
平坦化が難しい。このウエーハ１表面の平坦化は、スト
ッパー膜となるポリシリコン膜３のエッチングレートが
ＳｉＯ₂膜５より小さくなるように設定することにより
可能となる。

【０００４】ＳｉＯ₂膜５がエッチングされ、ポリシリ
コン膜３表面が露出し始めると、プラズマ放電中に含ま
れるスペクトルにポリシリコンのＳｉに対応する信号の
ピークが発生する。この放電スペクトルの変化をモニタ
し、前記ポリシリコンの信号ピークを検出することによ
り、エッチバックＲＩＥによるＳｉＯ₂膜５のエッチン
グ終点が検出でき、この検出によって溝部４内へのＳｉ
Ｏ₂膜５の埋め込みが完了する。このＲＩＥにおいて、
ストッパー膜は被エッチング膜のエッチング終点を検出
するために重要な働きをする。尚、ストッパー膜の種類
は使用する工程や装置、条件により最も有効であると考
えられるものは全て使用する事ができる。しかしなが
ら、このエッチバックＲＩＥ方法は、エッチバックレジ
ストの塗布などの工程が多くなること、ウェーハ表面に
ＲＩＥダメージが入りやすいこと、良好な平坦化が難し
いこと、また真空系の装置を用いるため、構造が複雑
で、危険なエッチングガスを使用することなどから様々
な問題点が多い。半導体装置に形成される集積回路が高
集積化、微細化するにつれてパターンの縮小と同時に表
面形状も複雑になる。そのため従来の平坦化技術では十
分対応することができなくなる。

【０００５】そのため、近年エッチバックＲＩＥに代わ
って、ＣＭＰ(Chemical MechanicalPolishing) 法が盛
んに研究されるようになってきた。次に、図９にウェー
ハ表面を平坦化するために用いられるＣＭＰ用のポリッ
シング装置の概略を示し、その構成を説明する。台１１
上にベアリング１３を介して研磨盤受け１５が配置され
ている。この研磨受け１５上には研磨盤１７が取り付け
られている。この研磨盤１７上にはウェーハを研磨する
研磨布１９が張り付けられている。研磨受け１５及び研
磨盤１７を回転させるためにこれらの中心部分に駆動シ
ャフト２１が接続されている。この駆動シャフト２１
は、モータ２３により回転ベルト２５を介して回転され
る。一方、ウェーハ２０は研磨布１９と対抗する位置に
くるように真空または水張りにより、テンプレート２９
及び吸着布３１が設けられた吸着盤３３により吸着され
ている。この吸着盤３３は、駆動シャフト３５に接続さ
れている。またこの駆動シャフト３５は、モーター３７
によりギア３９及び４１を介し回転される。駆動シャフ
ト３５は、上下方向の移動に対し駆動台４３に固定され
ている。

【０００６】このような構造によって、シリンダ４５に
よる上下の移動に伴い、駆動台４３が上下移動し、これ
により吸着盤３３に固定されたウェーハ２０が研磨布１
９に押しつけられたり研磨布１９から離れたりする。ウ
ェーハ２０と研磨布１９の間には目的に応じて研磨剤が
流され、これによりウェーハ２０のポリッシングが行わ
れる。また、図面には示さないが、ウェーハは、ポリッ
シングの間に別の駆動系によりＸ−Ｙ方向（水平方向）
に移動可能となっている。

【０００７】次に、図１０及び図１１を参照して図９に
示すポリッシング装置を用いたＣＭＰ法によるウェーハ
表面の平坦化処理の一例を説明する。半導体基板１上に
ＣＶＤ法などによりＳｉ₃Ｎ₄膜７を形成する（図１０
（ａ））。次に、パターニングを行ってＳｉ₃Ｎ₄膜７
及び半導体基板１の所定部分をエッチングし、そこに溝
部８を形成する（図１０（ｂ））。そして、Ｓｉ₃Ｎ₄
膜７上及び溝部８内にＳｉＯ₂膜５をＣＶＤ法により積
層する（図１１（ａ））。続いて、ＣＭＰ法によりＳｉ
Ｏ₂膜５をポリッシングし、ストッパー膜となるＳｉ₃
Ｎ₄膜７の露出を検出した段階でＳｉＯ₂膜５のポリッ
シングを終了させることにより、溝部８内へのＳｉＯ₂
膜５の埋込みが完了すると共に半導体基板１表面の平坦
化が行われる（図１１（ｂ））。このＣＭＰ法は、図７
及び図８に示すエッチバックＲＩＥ法と比べ工程が短縮
され、また良好な平坦化が達成される。尚、ＣＭＰ法自
体は新しい技術ではなく、前述した半導体装置の製造工
程におけるウェーハ製造工程での製造プロセスで用いら
れている技術である。

【０００８】最近、ＣＭＰ技術が高集積デバイスの製造
プロセスに用いられるようになっている。そこで、次
に、図１２乃至図１４を参照してその応用例を説明す
る。図１２は、トレンチ素子分離プロセスにおけるＣＭ
Ｐ法の応用である。半導体基板１表面を熱酸化してＳｉ
Ｏ₂膜２を形成した後ポリッシングのストッパー膜とな
るＳｉ₃Ｎ₄膜７をこのＳｉＯ₂膜の上にＣＶＤ法によ
り形成する。次に、リソグラフィによるパターニングで
素子分離形成領域のＳｉ₃Ｎ₄膜７と、ＳｉＯ₂膜２及
び半導体基板１の一部を除去して溝部９を形成する。続
いて溝部９内の半導体基板１表面を酸化し、さらに溝部
９の底にボロンをイオン注入し、チャネルカット領域１
０を形成する。次に、Ｓｉ₃Ｎ₄膜７上及び溝部９内に
ポリシリコン膜３をＣＶＤ法により形成する（図１２
（ａ））。ポリシリコン膜に代えてＳｉＯ₂を利用して
も良い。次に、半導体基板１表面のポリシリコン３をＳ
ｉ₃Ｎ₄膜７が露出するまでポリッシングする（図１２
（ｂ））。このときのポリッシング条件では、ポリシリ
コン膜と比べＳｉ₃Ｎ₄膜７のポリッシングレートは、
約１／１０〜１／２００程度と小さい条件を用いている
ためにＳｉ₃Ｎ₄膜７でポリッシングを止めることがで
き、溝内部にのみポリシリコン膜３が埋め込まれる。

【０００９】このようにポリッシングでのストッパー膜
は、ポリッシングしたい膜と比べポッシングレートの小
さいものを選び、ポリッシング時間を指定することでこ
のストッパー膜が露出した段階でポリッシングを終了さ
せることができる。次に、図１３及び図１４を参照して
金属配線を絶縁膜の溝部内へ埋め込む場合に用いるＣＭ
Ｐ法の応用例を説明する。半導体基板１上にＣＶＤ法に
よるＳｉＯ₂膜５及びプラズマＳｉＯ₂膜１２を続けて
形成する（図１３（ａ））。続いて、プラズマＳｉＯ₂
膜１２をパターニングして所定箇所に溝部１４を形成す
る（図１３（ｂ））。溝部１４内及びプラズマＳｉＯ₂
膜１２の全面にＣｕ膜１６を積層する（図１３
（ｃ））。プラズマＳｉＯ₂膜１２をストッパー膜とし
てＣｕ膜１６をポリッシングする。プラズマＳｉＯ₂膜
１２が露出した段階でＣｕ膜１６のポリッシングを終了
させることにより溝部１４内にのみＣｕ膜１４が埋め込
まれ、Ｃｕ埋め込み配線が形成される（図１４
（ａ））。このポリッシングにより半導体基板１の表面
が平坦化され、続く２層目のプラズマＳｉＯ₂膜１８の
形成が容易になる（図１４（ｂ））。このＣＭＰ法によ
る平坦化により２層目、３層目の電極配線（図示せず）
の形成が容易となる。

【００１０】

【発明が解決しようとする課題】図９のポリッシング装
置の研磨布は、硬度の違い（圧縮率、回復率）によって
ポリッシングレート、ウェーハ面内のばらつき（面内ば
らつき）に差がある。また、この研磨布は、被ポリッシ
ング膜とポリッシングを止めるストッパー膜との選択比
のパターン依存性に差がある。柔らかい（高圧縮率）研
磨布は、ポリッシングレートが速い反面、面内ばらつき
が大きく、選択比のパターン依存性が大きくなってしま
う。また、硬い（低圧縮率）研磨布は、ポリッシングレ
ートが遅く面内ばらつきが小さい反面、選択比のパター
ン依存性は少なくなるという利点を有している。そのた
め、面内ばらつきが大きくなってもポリッシングレート
の速さを取ろうとすると、選択比のパターン依存性が生
じてしまい、パターン依存性を少なくすると、ポリッシ
ングレートが低く面内ばらつきが小さくなるためにバラ
ンス良くポリッシングすることは困難である。この様
に、層間絶縁膜などをＣＭＰ法により平坦化する際にポ
リッシングレートを増加させて生産効率を向上させるこ
と及びウェーハ面内のばらつきを減少することと、被ポ
リッシング膜とストッパー膜との選択比のパターン依存
性を少なくすることを同時に図ることは困難である。本
発明は、この様な事情によりなされたものであり、ポリ
ッシングレートの増加による生産効率の向上及び面内ば
らつきの減少を図ると同時に、被ポリッシング膜とスト
ッパー膜との選択比のパターン依存性の少ないポリッシ
ング方法を備えた半導体装置の製造方法及びこの方法に
用いるポリッシング装置を備えた半導体製造装置を提供
することを目的にしている。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、主面にポリッシングを止める第１の膜及びこ
の第１の膜の上にポリッシングされるべき第２の膜が形
成されている半導体基板上の前記第２の膜を所定の時
間、所定の圧縮率の第１の研磨布を用いて第１のポリッ
シングを行う工程と、前記第２の膜の残りを前記第１の
膜が露出するまで前記第１の研磨布より圧縮率の低い研
磨布を用いて第２のポリッシングを行う工程を備えてい
ることを特徴としている。

【００１２】また、主面にポリッシングを止める第１の
膜及びこの第１の膜の上にポリッシングされるべき第２
の膜が形成されている半導体基板上の前記第２の膜を所
定の時間、所定の回復率の第１の研磨布を用いて第１の
ポリッシングを行う工程と、前記第２の膜の残りを前記
第１の膜が露出するまで前記第１の研磨布より回復率の
低い研磨布を用いて第２のポリッシングを行う工程を備
えていることを特徴としている。

【００１３】前記第１の研磨布の圧縮率は、６以上であ
り、前記第２の研磨布の圧縮率は、６未満であるように
しても良い。前記第１及び第２の膜は、絶縁膜、金属
膜、半導体膜のいづれかであるようにしても良い。

【００１４】

【作用】ポリッシング装置の研磨布に圧縮率の異なる少
なくとも２種類以上のものを用いることにより、高圧縮
率の研磨布を用いてポリッシング時間を短縮するととも
に低圧縮率の研磨布を用いてパターン依存性を少なくし
かつ面内ばらつきを少なくすることによってバランスの
良いポリッシングを可能にする。

【００１５】

【実施例】以下、図１乃至図６を参照して本発明の実施
例を説明する。まず、図１及び図２を用いてこの実施例
に用いるポリッシング装置について説明する。図２は、
研磨布を備えた研磨盤及びこれを動かす研磨盤駆動装置
の断面図である。この研磨盤及び研磨盤駆動装置の上に
配置されるウェーハを移動させる移動装置は、前述の図
９のポリッシング装置のウェーハ移動装置を用いる。こ
の時、ウェーハを研磨盤の間を移動させるには、図１に
示す吸着盤（トップリング）３３に取り付けた駆動シャ
フトを操作する。操作する方法としては、この駆動シャ
フトにスイングアームを取り付け、この動作によって吸
着盤に取り付けたウェーハを一方の研磨盤から他方の研
磨盤へ移動させる。また、この駆動シャフトに門型のシ
ャフトを取り付け、この門型シャフトを研磨盤の両脇に
配置したレール上を移動させることによりウェーハを移
動させる。図１は、研磨盤とこれに付属する部分を表示
した概略斜視図であり、研磨盤駆動装置などは省略し、
移動装置は、吸着盤（トップリング）とシャフトのみを
示す。このポリッシング装置では２つの研磨盤を備えて
いることに特徴がある。第１の研磨盤１７１と第２の研
磨盤１７２は並列に配置されている。

【００１６】研磨盤１７１、１７２の表面には、研磨布
１９１、１９２が取り付けられている。第１の研磨盤１
７１の上には第１の研磨布１９１が取り付けられてお
り、第２の研磨布１７２には第２の研磨布１９２が取り
付けられている。第１の研磨布１９１には、圧縮率６以
上の低い硬度の研磨布を用い、第２の研磨布１９２には
圧縮率６未満の高い硬度の研磨布を用いる。シリコンウ
ェーハなどの半導体ウェーハは、この上で駆動シャフト
に取り付けられた吸着盤３３により支持されてポリッシ
ングされる。吸着盤３３は、ウェーハ（図示せず）を吸
着してウェーハのポリッシング面を研磨布１９１、１９
２に接触させてポリッシングを行う。駆動シャフトは、
前記のように操作され、この操作によって、駆動シャフ
ト先端に取り付けられた吸着盤３３に支持されたウェー
ハは、第１の研磨布１９１と第２の研磨布１９２間を移
動される。

【００１７】次に、図２を参照して研磨盤と研磨盤駆動
装置を説明する。図１に示すポリッシング装置は、２つ
の研磨盤を有するので、第１の研磨盤１７１を駆動する
第１の駆動装置及び第２の研磨盤１７２を駆動する第２
駆動装置を備えている。第１の駆動装置には、台１１１
上にベアリング１３１を介して研磨盤受け１５１が配置
されている。この研磨受け１５１上には研磨盤１７１が
取り付けられている。この研磨盤１７１上には、ウェー
ハを研磨する研磨布１９１が張り付けられている。研磨
受け１５１及び研磨盤１７１を回転させるためにこれら
の中心部分に駆動シャフト２１１が接続されている。こ
の駆動シャフト２１１は、モータ２３１により回転ベル
ト２５１を介して回転される。ウェーハは研磨布１９１
と対向する位置に配置されるように真空または水張りに
より、テンプレート及び吸着布が設けられた吸着盤によ
り吸着されている。一方、第２の駆動装置には、台１１
２上にベアリング１３２を介して研磨盤受け１５２が配
置され、その上には研磨布１９２を有する研磨盤１７２
が取り付けられている。研磨盤１７２を回転させるため
にその中心部分に駆動シャフト２１２が接続されてい
る。駆動シャフト２１２は、モータ２３２により回転ベ
ルト２５２を介して回転される。ウェーハは研磨布１９
２と対向する位置に配置されるように真空または水張り
により、テンプレート及び吸着布が設けられた吸着盤に
より吸着されている。

【００１８】吸着布を介して吸着盤に支持されたウェー
ハは、このような構造のポリッシング装置の研磨盤の上
を第１の研磨布から次の研磨布へとポリッシングのため
に移動していく。ポリッシング装置には、ポリッシング
段階の数にあわせて研磨盤が配置される。したがって、
この実施例のように２段階でポリッシングを行うときに
は、２つの研磨盤とそれを駆動する駆動装置が必要であ
る。ウェーハは、第１及び第２の研磨布１９１、１９２
に押しつけられたり研磨布から離れたりする。ウェーハ
と研磨布１９１、１９２の間には目的に応じて研磨剤が
流され、ウェーハのポリッシングが行われる。次に、こ
のポリッシング装置を用いてウェーハをポリッシングす
る方法を説明する。この方法では複数段階、例えば、２
段階にわけてウェーハ表面の絶縁膜、金属膜、半導体膜
などの被ポリッシング膜をポリッシングする。

【００１９】この実施例では、第１段階として硬度の低
い研磨布を用い、次に、第２段階として硬度の高い研磨
布を用いてポリッシングの終点まで行う。第１及び第２
の研磨盤の回転数は、２０〜２００ｒｐｍ、吸着盤（ト
ップリング）回転数は、２０〜２００ｒｐｍであり、ウ
ェーハを研磨布で研磨する加工圧は、５０〜５００ｇ／
ｃｍ²である。この様な条件を維持しながらウェーハを
第１の研磨盤から第２の研磨盤へそのまま移動させる。
即ち、第１の研磨布で行う第１の段階のポリッシング条
件を変えないで第２の研磨布で行う第２段階のポリッシ
ングを行うのでバランスの良いポリッシングが実行でき
る。また、ポリッシングの終点を検出し、その時期を知
る１例には、つぎのような方法がある。第１の方法とし
ては、研磨盤駆動用モータのトルク電流の変化を検知す
ることによって終点検出を行う。第２の方法としては、
研磨盤の温度変化を検知することによって終点検出を行
う。第３の方法としては、研磨盤の振動による変化を検
知することによって終点検出を行う。

【００２０】また、ウェーハの研磨を第１の研磨布から
第２の研磨布へ移行する切り換えタイミングは、ポリッ
シング時間によって決める。まず、ポリッシングの第１
段目は、所定の時間を指定してポリッシングを行い、被
ポリッシング膜が無くなる前に止める。その後ポリッシ
ングの第２段目を行い、ストッパー膜までポリッシュ
し、その時点で終点検出をかけるようにする。次に、図
３を参照して研磨布の硬度を示す圧縮率とポリッシング
レート及びウェーハ面内のばらつき（面内ばらつき）と
の関係を説明する。図は、ポリッシングレート及び面内
ばらつきの研磨布の圧縮率依存性を示す特性図であり、
縦軸にポリッシングレート（ｎｍ／ｍｉｎ）及び面内ば
らつき（％）を示し、横軸に研磨布の圧縮率を示す。研
磨布は、圧縮率が大きいと硬度は低く、圧縮率が小さい
と硬度が高い。ポリッシングレートは、圧縮率が６まで
はほぼ圧縮率に比例して増加していくが、圧縮率が６以
上では、８程度までは６未満と同じ様に増加していく
が、それ以上は変化が少なくなり微増している。面内ば
らつきは、圧縮率が６未満までは微増しているが、６以
上で面内ばらつきの変化が大きくなり、約１５％で飽和
する。

【００２１】圧縮率が６以上であると、短いポリッシン
グ時間でポリッシングができるが、圧縮率が６未満であ
ると、ポリッシングレートは低下するものの、面内ばら
つきを低くすることができる。この他に、研磨布の硬
い、柔らかいは、回復率（圧縮弾性率）によっても規定
することができる。圧縮率は、（Ｔ１−Ｔ２）／Ｔ１×
１００（％）で表わされ、回復率は、（Ｔ１−Ｔ３）／
（Ｔ１−Ｔ２）×１００（％）で表わされる。第１荷重
３００ｇ／ｃｍ²をかけたときの研磨布の厚みをＴ１、
第２荷重１８００ｇ／ｃｍ²をかけたときの研磨布の厚
みをＴ２、１分間放置後、荷重３００ｇ／ｃｍ²をかけ
たときの研磨布の厚みをＴ３として上記圧縮率及び回復
率を計算する。次に、図４を参照して研磨布の圧縮率と
選択比との関係を説明する。図は、選択比の前記圧縮率
依存性を示す特性図であり、縦軸に選択比を示し、横軸
に前記圧縮率を示す。選択比は、ポリシリコン膜などの
被ポリッシング膜に対するエッチングレートとＳｉ₃Ｎ
₄膜などのストッパー膜に対するエッチングレートとの
比を表わしている。特性曲線は、パターン面積が５００
μｍ、１００μｍ、２０μｍの場合についてそれぞれ示
している。

【００２２】圧縮率が６未満の場合、高い選択比を維持
することができ、しかも選択比はパターン面積によらな
い。しかし、圧縮率が６以上の場合、圧縮率が大きくな
るにしたがって選択比は大きく低下し、とくにパターン
面積が小さくなるに従って著しく選択比は低下する。つ
まり、圧縮率が６未満であると選択比のパターン面積依
存性を低くすることができる。回復率は、圧縮率が６の
場合において７０に相当する。前記第１の段階では、速
いポリッシングレートで被ポリッシング膜はポリッシン
グされる。被ポリッシング膜のポリッシング前の膜厚を
１０とすると、第１の段階で８〜９の膜厚をポリッシン
グする。ついで、第２の段階では残りの１〜２の膜厚の
被ポリッシング膜をポリッシングする。その結果、選択
比のパターン面積依存性が殆ど無く、それと同時に面内
ばらつきも殆ど無く均一にポリッシングされる。すなわ
ち、２段階のポリッシングによりポリッシング時間を短
くするとともに同時に選択比のパターン面積依存性を無
くすことができる。

【００２３】次に、図５及び図６を参照してポリッシン
グ処理後のストッパー膜（Ｓｉ₃Ｎ₄膜）の残膜状態を
説明する。図５は、ウェーハのセンターとエッジとを説
明するウェーハの平面図、図６は、Ｓｉ₃Ｎ₄膜の残膜
のウェーハ無いの位置依存性を示す特性図であり、縦軸
に残膜厚（ｎｍ）を示し、横軸にウェーハ内の位置を示
している。従来Ｓｉ₃Ｎ₄膜の残膜は、部分的に片寄り
があったが、本発明の方法では、均一に残膜している。
従って、本発明では、ポリッシング後の残膜のばらつき
も減少する。前述の実施例では、ポリッシングの第１の
段階で低硬度の柔らかい研磨布を用い、第２の段階で高
硬度の硬い研磨布を用いることにより、図３及び図４に
示すような特性を利用してポリッシング時間を短縮する
とともにパターン依存性を少なくしかつ面内ばらつきを
少なくすることが可能になってバランスの良いポリッシ
ングが行われる。

【００２４】この実施例とはことなり、３段階以上でそ
れぞれ異なる硬度の研磨布を用いてポリッシングを行う
ことも可能である。この場合、第１の段階と最終の段階
の間に１回以上の中間の段階を挿入することになるが、
第１の段階と最終の段階とに用いる研磨布の硬度が大き
くことなる場合には両者の中間の硬度の研磨布を使用す
ることによってポリッシングをバランス良く行うことが
できる。即ち、研磨布の硬度を段階的に高くするか、段
階的に低くすることによってバランスの良いポリッシン
グを行う。本発明は、とくに、図１０乃至図１４を参照
して説明したウェーハ処理工程を含む半導体装置の製造
方法などに適用される。

【００２５】

【発明の効果】本発明は、圧縮率もしくは回復率の異な
る複数の研磨布でウェーハ表面をポリッシングするの
で、高圧縮率もしくは高回復率の研磨布を用いてポリッ
シング時間を短縮するとともに低圧縮率もしくは低回復
率の研磨布を用いてパターン依存性を少なくし、かつ面
内ばらつきを少なくし、その結果ポリッシング時間を短
くすると共に高精度でバランスの良いポリッシングを行
うことができる。

【図面の簡単な説明】

【図１】本発明の半導体製造装置のポリッシング装置の
部分斜視図。

【図２】本発明の半導体製造装置のポリッシング装置の
部分断面図。

【図３】本発明の製造方法を説明するポリッシングレー
ト及び面内ばらつきの圧縮率依存性を示す特性図。

【図４】本発明の製造方法を説明する選択比の圧縮率依
存性を示す特性図。

【図５】本発明及び従来のポリッシング装置を用いてポ
リッシングしたときのストッパー膜（Ｓｉ₃Ｎ₄膜）の
残膜膜厚のウェーハ面内分布を示すウェーハ平面図。

【図６】本発明及び従来のポリッシング装置を用いてポ
リッシングしたときのストッパー膜（Ｓｉ₃Ｎ₄膜）の
残膜膜厚のウェーハ面内分布を示す特性図。

【図７】従来のエッチバックＲＩＥ法による積層された
膜の平坦化プロセス断面図。

【図８】従来のエッチバックＲＩＥ法による積層された
膜の平坦化プロセス断面図。

【図９】従来のポリッシング装置の断面図。

【図１０】本発明及び従来のＣＭＰ法によるＳｉＯ₂膜
の平坦化プロセス断面図。

【図１１】本発明及び従来のＣＭＰ法によるＳｉＯ₂膜
の平坦化プロセス断面図。

【図１２】本発明及び従来のＣＭＰ法によるトレンチ素
子分離プロセス断面図。

【図１３】本発明及び従来のＣＭＰ法による金属配線埋
込みプロセス断面図。

【図１４】本発明及び従来のＣＭＰ法による金属配線埋
込みプロセス断面図。

【符号の説明】

１・・・半導体基板、２、５、１２、１８・・・Ｓ
ｉＯ₂膜、３・・・ポリシリコン膜、４、８、９、
１４・・・溝部、６・・・エッチバックレジスト、
７・・・Ｓｉ₃Ｎ₄膜、１０・・・チャネルカ
ット領域、１１、１１１、１１２・・・台、１
３、１３１、１３２、１３３、１３４・・・ベアリン
グ、１５、１５１、１５２・・・研磨盤受け、１６
・・・Ｃｕ膜、１７、１７１、１７２・・・研磨
盤、１９、１９１、１９２・・・研磨布、２０
・・・ウェーハ、２１、３５、２１１、２１２・・
・駆動シャフト、２３、３７、２３１、２３２・・
・モータ、２５、２５１、２５２・・・回転ベルト、
２９・・・テンプレート、３１・・・吸着布、３
３・・・吸着盤、３９、４１・・・ギア、４３・・
・駆動台、４５・・・シリンダ、５１・・・へ
こみ、５２・・・凸部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/304 B24B 37/04

Claims

(57)【特許請求の範囲】

【請求項１】主面にポリッシングを止める第１の膜及
びこの第１の膜の上にポリッシングされるべき第２の膜
が形成されている半導体基板上の前記第２の膜を所定の
時間、所定の圧縮率の第１の研磨布を用いて第１のポリ
ッシングを行う工程と、前記第２の膜の残りを前記第１の膜が露出するまで前記
第１の研磨布より圧縮率の低い研磨布を用いて第２のポ
リッシングを行う工程とを備えていることを特徴とする
半導体装置の製造方法。
【請求項２】前記第１の研磨布の圧縮率は、６以上で
あり、前記第２の研磨布の圧縮率は、６未満であること
を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】主面にポリッシングを止める第１の膜及
びこの第１の膜の上にポリッシングされるべき第２の膜
が形成されている半導体基板の前記第２の膜を所定の時
間、所定の回復率の第１の研磨布を用いて第１のポリッ
シングを行う工程と、前記第２の膜の残りを前記第１の膜が露出するまで前記
第１の研磨布より回復率の低い研磨布を用いて第２のポ
リッシングを行う工程とを備えていることを特徴とする
半導体装置の製造方法。
【請求項４】前記第１及び第２の膜は、絶縁膜、金属
膜、半導体膜のいずれかであることを特徴とする請求項
１乃至請求項３のいずれかに記載の半導体装置の製造方
法。