CN101661902A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，尤其涉及在取代栅极工艺中用以保护一电阻结构的一种半导体装置及其制造方法。
背景技术
集成电路(IC)工业已历经快速的成长。集成电路(IC)材料和设计的技术发展已使每一个集成电路世代的电路较前一个世代小且更复杂。然而，这些发展会增加集成电路工艺和制造方法的复杂度，且为了实现这些技术发展，需要发展较简单的集成电路工艺和制造方法。
在集成电路发展的过程中，当几何尺寸(意即可利用一工艺制造的最小元件(或线宽))缩小时，通常会增加功能密度(functional density)(意即每个晶片面积的相互连接元件的数量)。这种尺寸微缩的工艺通常具有增加工艺效率和降低成本的优点。这种尺寸微缩的工艺会使例如互补式金属氧化物半导体晶体管(以下简称CMOS)的低消耗功率元件消耗较高的功率。典型地，CMOS元件具有栅极氧化层和多晶硅栅极。在特征尺寸持续微缩的同时，为了改善元件性能，会想要以高介电常数(high-k)栅极介电层和金属栅极取代栅极氧化层和多晶硅栅极。然而，当要将高介电常数(high-k)栅极介电层/金属栅极与CMOS工艺整合时，会因为例如材料不相容、工艺复杂或热预算(thermalbudget)等不同因素而产生许多问题。
举例来说，多晶硅电阻已广泛地应用于包括电阻-电容振荡器(RCoscillator)、限流电阻(current limitation resistance)、静电放电防护(ESDprotect)、射频后端驱动器(RF post driver)、晶片内建终端元件(on-chiptermination)、电感匹配(impedance matching)等公知的集成电路设计中。多晶硅电子保险丝(eFuses)也已广泛地应用于公知的存储器集成电路设计中。然而，要如何整合高介电常数(high-k)栅极介电层/金属栅极工艺与上述元件是一种挑战。在一些情形中，经过上述工艺形成的多晶硅电阻和多晶硅电子保险丝的电阻率会低于理想的电阻率(意即例如栅极填充工艺和化学机械研磨工艺取代栅极工艺产生的不良影响)，因而这些元件可能无法具有预期的功能。
因此，在此技术领域中，有需要一种半导体装置及其制造方法，以克服公知技术的缺点。
发明内容
有鉴于此，本发明的一实施例提供半导体装置及其制造方法，其于一取代栅极工艺中用以保护一电阻结构。本发明一实施例的半导体装置的制造方法包括提供一半导体基板；于上述半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；于上述半导体基板上方形成至少一个电阻结构，其包括一栅极；暴露至少一个上述电阻结构的上述栅极的一部分；于上述半导体基板上方及包括上述栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述虚设栅极，以形成一开口；于至少一个上述栅极结构的上述开口中形成一金属栅极。
本发明的另一实施例提供一种半导体装置的制造方法，包括提供一半导体基板，其具有一第一区域和一第二区域；于上述半导体基板上方的上述第一区域中形成至少一个栅极结构，其中上述栅极结构包括一高介电常数栅极介电层、一虚设多晶硅栅极和一硬掩模层；于上述半导体基板上方的上述第二区域中形成至少一个电阻结构，其中上述电阻结构包括一高介电常数栅极介电层、一多晶硅栅极和一硬掩模层。上述半导体装置的制造方法还包括从至少一个上述电阻结构移除上述硬掩模层，以形成一开口，且暴露上述多晶硅栅极的一部分；于上述半导体基板上方及包括于上述开口的内部和上述多晶硅栅极的暴露部分的上方形成一蚀刻停止层；从至少一个上述栅极结构移除上述多晶硅虚设栅极和上述硬掩模层，以形成一开口；于上述开口中形成一金属栅极。
本发明的又一实施例提供一种半导体装置，其于一取代栅极工艺中用以保护一电阻结构，上述半导体装置包括一半导体基板，其具有一第一区域和一第二区域；一栅极结构，设置于上述半导体基板上方的上述第一区域中，其中上述栅极结构包括一金属栅极；一电阻结构，设置于上述半导体基板上方的上述第二区域中，其中上述电阻结构包括一多晶硅栅极和设置于上述多晶硅栅极上方的一蚀刻停止层。
本发明于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。
附图说明
图1为本发明实施例的半导体装置的制造方法的工艺流程图。
图2A至图2G为依据图1的本发明不同实施例的半导体装置的制造方法的工艺剖面图。
其中，附图标记说明如下：
100～方法；
200～半导体装置；
102、104、106、108、110、112～步骤；
210～半导体基板；
211A～第一区域；
211B～第二区域；
212～隔绝区域；
220～栅极结构；
221～电阻结构；
222～栅极介电层；
223～介电层；
224～导电层；
226～虚设多晶硅栅极；
227～多晶硅栅极；
228、229～硬掩模层；
230、231～栅极间隙壁垫层；
232、233～栅极间隙壁；
234～蚀刻停止层；
236～第一金属层；
238～第二金属层。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分均使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
请参考图1至图2G，其显示方法100和半导体装置200。图1为本发明实施例的半导体装置200的制造方法的工艺流程图。图2A至图2G为依据本发明实施例的方法100不同步骤的半导体装置200的部分或全体剖面图。可以了解的是，可于方法100之前、之中或之后提供额外的步骤，且对于上述方法的额外实施例而言，后续描述的一些步骤可以被替换或省略。另外，可以了解的是，在半导体装置200中可以增加额外的元件，对于上述半导体装置200的额外的实施例而言，后续描述的一些元件可以被替换或省略。本发明实施例的方法100和半导体装置200于取代栅极工艺中提供一电阻结构的保护方式，以防止上述电阻结构的电阻率受到不良的影响。
可利用包括一前栅极工艺(gate first process)和一后栅极工艺(gate lastprocess)的一混合栅极工艺形成半导体装置200。在前栅极工艺(gate firstprocess)中，可先形成一金属栅极结构，之后再利用互补式金属氧化物半导体晶体管工艺(CMOS process)以形成最终的装置。在后栅极工艺(gate lastprocess)中，可先形成一虚设多晶硅栅极结构，之后再利用一标准互补式金属氧化物半导体晶体管工艺(CMOS process)直到层间介电层(ILD)沉积步骤，然后可移除上述虚设多晶硅栅极结构，并以一金属栅极结构取代上述虚设多晶硅栅极结构。在混合栅极工艺中，可先形成一种装置的一金属栅极结构，之后再形成另一种装置的一金属栅极结构。
请参考图1和图2A，方法100起始于步骤102，步骤102提供一半导体基板210，其包括一第一区域211A和一第二区域211B。半导体基板210可为包括包含结晶结构、多晶结构或非晶结构的硅或锗的元素半导体、包括碳化硅(silicon carbide)、砷化锗(gallium arsenic)(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)的化合物半导体、包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP的合金半导体或其他适合的材料及/或上述组合。在本发明一实施例中，合金半导体基板可具有一梯度SiGe，其中硅和锗的成分比例随着梯度SiGe的不同位置而改变。在本发明其他实施例中，SiGe合金形成于一硅基板上方。在本发明其他实施例中，SiGe基板受到应力。此外，上述半导体基板可为例如一绝缘层上覆硅(silicon on insulator，SOI)的绝缘层上覆半导体，或者为一薄膜晶体管。在本发明一些实施例中，上述半导体基板可包括一掺杂外延层或一埋藏层。在本发明其他实施例中，上述化合物半导体基板可包括一多层的化合物半导体基板，或上述硅基板可包括一多层化合物半导体基板。
在本发明一实施例中，第一区域211A包括至少一有源区域，且第二区域211B包括至少一无源区域。在不同实施例中，上述有源区域可包括多种有源微电子元件，举例来说，P型沟道场效应晶体管(PFETs)、N型沟道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、双载流子晶体管(bipolar transistors)、高压晶体管(high voltage transistors)、高频晶体管(high frequency transistors)、存储器晶胞(memory cells)、其他适合的有源元件及/或上述组合。上述无源区域可包括多种无源微电子元件，举例来说，电阻、电容、电感、保险丝、其他适合的元件及/或上述组合。在本发明一实施例中，方法100将于第一区域211A内部形成一金属栅极，并于第二区域211B内部形成一电阻。
半导体装置200可包括形成于半导体基板210上方的至少一隔绝区域212。可利用例如区域性硅氧化物(LOCOS)工艺或浅沟槽隔绝物(STI)工艺等隔绝工艺形成隔绝区域212，以定义和电性隔绝不同的第一区域211A和第二区域211B。在本实施例中，隔绝区域212包括浅沟槽隔绝物(STI)。可利用任何适合的工艺形成例如本实施例的浅沟槽隔绝物(STI)的隔绝区域212。在本发明一实施例中，浅沟槽隔绝物(STI)的形成方式可包括利用一常用光刻蚀刻工艺图案化半导体基板，于半导体基板中蚀刻出一沟槽(举例来说，可利用干蚀刻、湿蚀刻及/或等离子体蚀刻工艺)，且利用例如氧化硅、氮化硅、氮氧化硅、掺氟的硅玻璃(Fluorinated Silicate Glass，FSG)、一低介电常数(low-k)介电材料、其他适合的材料及/或上述组合的一介电材料填入上述沟槽中。在一些实施例中，被填充的沟槽可具有例如以氮化硅或氧化硅填充的一热氧化垫层的一多层结构。在其他实施例中，可利用后续描述的工艺顺序形成浅沟槽隔绝物(STI)：成长一垫氧化层、形成一低压化学气相沉积(LPCVD)氮化物层、利用光致抗蚀剂和光掩模图案化一浅沟槽隔绝物开口、于半导体基板中蚀刻出一沟槽、选择性成长一热氧化沟槽垫层以改善沟槽界面、利用化学气相沉积(CVD)氧化物填入上述沟槽、利用化学机械研磨工艺以回蚀刻和平坦化且利用一氮化物剥除工艺以移除氮化硅。
进行方法100的步骤104，于第一区域211A中形成至少一个栅极结构220，且于第二区域211B中形成至少一个电阻结构221。可以了解的是，可形成多个栅极结构220和电阻结构221。栅极结构220和电阻结构221设置于半导体基板210上方。在本发明实施例中，栅极结构220包括一栅极介电层222、一导电层224、一虚设多晶硅栅极226、一硬掩模层228、栅极间隙壁垫层230和栅极间隙壁232。电阻结构221包括一介电层223、一多晶硅栅极227、一硬掩模层229、栅极间隙壁垫层231和栅极间隙壁233。在本发明实施例中，栅极结构220和电阻结构221实质上位于相同平面上，意即栅极结构220和电阻结构221设置于半导体基板210上方的一共平面上。在一些实施例中，栅极结构220和电阻结构221可位于不同平面上，意即栅极结构220的顶面与电阻结构221的顶面的高度不同。
可利用任何适合的工艺形成至少一个栅极结构220和至少一个电阻结构221。举例来说，可利用常用的沉积工艺、光刻图案化工艺和蚀刻工艺及/或上述组合形成栅极结构220和电阻结构221。上述沉积工艺可包括化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、溅镀法、电镀法、其他适合的方式及/或上述方式组合。上述光刻图案化工艺可包括光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、浸润、烘干(例如硬烤)、其他适合的方式及/或上述方式组合。可使用例如无光掩模光刻工艺、电子束写入法、离子束写入法或分子拓印等方式应用或取代上述光刻曝光工艺。上述蚀刻工艺可为干蚀刻、湿蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺也可包括纯化学工艺(等离子体蚀刻工艺)、纯物理工艺(离子研磨工艺(ion milling))及/或上述组合。可以了解的是，可利用上述工艺的任意组合形成栅极结构220和电阻结构221。可以了解的是，可利用相同工艺步骤或工艺材料同时形成栅极结构220和电阻结构221，或利用不同工艺步骤或工艺材料分别形成栅极结构220和电阻结构221，或利用相同或不同工艺步骤或工艺材料的组合形成栅极结构220和电阻结构221。
栅极介电层222和介电层223设置于半导体基板210上方。可利用任何适合的工艺形成栅极介电层222和介电层223。栅极介电层222和介电层223可为任何适合的介电材料。栅极介电层222和介电层223可还包括一多层结构，其包括多种介电材料。较佳地，上述介电材料可具有较高的集成度和较低的漏电流。在本发明实施例中，栅极介电层222和介电层223可包括高介电常数(high-k)介电材料。其可择自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、HfO2、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、其他适合的高介电常数(high-k)材料及/或上述组合。举例来说，介电材料包含多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅的含氧材料、含锗材料、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝合金、其他适合的材料及/或上述材料组合的含硅材料。在一些实施例中，栅极介电层222和介电层223可包括一二氧化硅层和一高介电常数(high-k)材料层。在一些实施例中，栅极介电层222和介电层223可包括相同或不同掺杂物的掺杂多晶硅。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、热氧化法、电镀法、其他适合的方式及/或上述方式组合形成栅极介电层222和介电层223。
栅极结构220的导电层224设置于栅极介电层222上方。导电层224可包括任何适合的材料。在本发明实施例中，导电层224包括金属，举例来说，铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、其他适合的材料及/或上述组合。导电层224可还包括相同或不同掺杂物的掺杂多晶硅。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、热氧化法、电镀法、其他适合的方式及/或上述方式组合形成导电层224。可以了解的是，在一些实施例中，电阻结构221也可包括一导电层。
栅极结构220的虚设多晶硅栅极226设置于导电层224上方。电阻结构221的多晶硅栅极227设置于半导体基板210上方。虚设多晶硅栅极226和多晶硅栅极227可包括多晶硅、含硅材料、含锗材料、例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、其他适当的材料及/或上述组合的金属。在本实施例中，虚设多晶硅栅极226和多晶硅栅极227包括多晶硅。可以了解的是，在其他实施例中，虚设多晶硅栅极226和多晶硅栅极227可包括其他适合的材料且可包括多层结构。导电层224可还包括相同或不同掺杂物的掺杂多晶硅。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、热氧化法、电镀法、其他适合的方式及/或上述方式组合形成虚设多晶硅栅极226和多晶硅栅极227。
在本发明实施例中，硬掩模层228和229分别设置于虚设多晶硅栅极226和多晶硅栅极227上方。在本发明实施例中，硬掩模层228和229包括一含氮材料，举例来说，氮化硅、氮氧化硅、其他适当的含氮材料及/或上述组合。在其他实施例中，硬掩模层228和229可包括一非晶态碳材料，举例来说，碳化硅、其他适当的介电材料及/或上述组合。可利用例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强型化学气相沉积(plasma-enhancedCVD)、快速升温化学气相沉积(rapid thermal CVD)、原子层沉积(ALD)、金属-有机物化学气相沉积(metal-organic CVD)、其他适合的工艺及/或上述组合的任何适当的工艺形成硬掩模层228和229。可以了解的是，硬掩模层228和229可包括类似或不同的成分和厚度等等。
栅极结构220还包括栅极间隙壁垫层230和栅极间隙壁232，且电阻结构221还包括栅极间隙壁垫层231和栅极间隙壁233。栅极间隙壁垫层230和231可包括任何适当的材料，且可利用任何适当的工艺形成栅极间隙壁垫层230和231。在本实施例中，栅极间隙壁垫层230和231可包括一间隙壁氧化物。在其他实施例中，可完全省略栅极间隙壁垫层230和231。在其他实施例中，栅极间隙壁垫层230和231可包括多层结构。位于栅极结构220每一侧的栅极间隙壁232和位于电阻结构221每一侧的栅极间隙壁233可包括一介电材料，举例来说，氮化硅、氧化硅、碳化硅、氮氧化硅、其他适当的材料及/或上述组合。在一些实施例中，栅极间隙壁232和233可包括一多层结构。可利用化学气相沉积(CVD)法、原子层沉积(ALD)法、物理气相沉积(PVD)法及/或其他适合的工艺沉积介电材料，之后再蚀刻上述介电材料形成栅极间隙壁232和233。
可以了解的是，栅极结构220和电阻结构221可包括位于虚设多晶硅栅极226和多晶硅栅极227上方或下方的额外层。举例来说，栅极结构220和电阻结构221可包括界面层、覆盖层、阻障层/缓冲层、介电层、金属层、其他适当层及/或上述组合。半导体装置200也可包括抗反射层或底层抗反射层。之后，可以了解的是，可对栅极结构220和电阻结构221进行互补式金属氧化物半导体晶体管(CMOS)或金属氧化物半导体晶体管(MOS)工艺，以形成常用的不同种类的元件。举例来说，在一些实施例中，可利用例如离子注入工艺和任何适当的掺杂物的任何适当的工艺，于半导体基板210中形成轻掺杂区域(视为轻掺杂源漏极区域(LDD))。在另一实施例中，可利用离子注入工艺或利用适当的掺杂物的扩散工艺(可依例如NMOS和PMOS的元件的组成而定)形成源极和漏极区域(视为源/漏极区域(S/D))，上述轻掺杂区域、源极和漏极区域分别位在接近于栅极结构220和电阻结构221的每一个末端。在一些实施例中，上述轻掺杂源漏极区域(LDD)、源/漏极区域(S/D)、栅极结构220及/或电阻结构221可包括硅化物区域，上述硅化物区域可包括任何适当的成分。
如上所述，通常可经由类似的工艺，同时或各别地形成栅极结构220和电阻结构221。在取代栅极工艺中，工艺往往包括利用一栅极填充工艺(例如以金属层取代虚设多晶硅栅极)和一化学机械研磨工艺(CMP)形成一金属栅极，以取代虚设多晶硅栅极。举例来说，可移除栅极结构220的虚设多晶硅栅极226和硬掩模层228，以便可形成一真实的金属栅极以取代虚设多晶硅栅极226，同时包括多晶硅栅极227的电阻结构221被一掩模覆盖。然而，值得注意的是，在后续的栅极填充工艺和化学机械研磨工艺中，在第二区域211B中的电阻结构221的顶电极(多晶硅栅极227)会造成一些过研磨(over-polishing)(或碟化效应(dishing effect))的现象。在第一区域211A和第二区域211B中的不同图案化结构和不同的图案密度可能会导致上述过研磨或碟化效应。另外，上述工艺会对电阻结构221的电阻率造成不良的影响。
因此，本发明实施例提供一种方法，其中电阻结构221，特别是多晶硅栅极227，可避免遭受例如栅极填充工艺和化学机械研磨工艺的取代栅极工艺的不良影响。上述电阻结构221的保护方式可易于与现行的取代栅极工艺整合，最小化额外工艺成本，以及在不需额外复杂工艺的情形下，保护上述电阻结构221。特别地，本发明实施例形成较低厚度的虚设多晶硅栅极226和多晶硅栅极227，且于例如栅极填充工艺和化学机械研磨工艺的取代栅极工艺中，提供保护多晶硅栅极227的蚀刻停止层。
举例来说，在本发明实施例中，在步骤104中，当形成虚设多晶硅栅极226和多晶硅栅极227时，以较低的厚度沉积虚设多晶硅栅极226和多晶硅栅极227，如图2A所示，其中虚设多晶硅栅极226和多晶硅栅极227的高度实质上小于栅极结构220和电阻结构221的高度。更特别的是，虚设多晶硅栅极226和多晶硅栅极227的顶面实质上凹陷于栅极结构220和电阻结构221的顶面。在一些实施例中，虚设多晶硅栅极226和多晶硅栅极227的厚度范围约介于
Figure G2009101635824D00101
至
Figure G2009101635824D00102
之间。在一些实施例中，硬掩模层228和229包括一厚度，其值约为
Figure G2009101635824D00103
请参考图1和图2B，进行步骤106，暴露电阻结构221的多晶硅栅极227的一部分。在本发明实施例中，利用移除沉积电阻结构221上方的硬掩模层229，以暴露多晶硅栅极207的顶面。可利用任何适当的工艺移除硬掩模层229。举例来说，移除硬掩模层229的步骤可包括于半导体装置上方形成一光致抗蚀剂层；利用一常用光刻工艺图案化上述光致抗蚀剂层；以及蚀刻上述光致抗蚀剂层以移除硬掩模层229。接着，可移除上述光致抗蚀剂层。
请参考图1和图2C，在步骤108中，于半导体装置200上方形成一蚀刻停止层(etching stop layer，ESL)234。特别地，蚀刻停止层234形成于多晶硅栅极227的暴露部分的上方。蚀刻停止层234于会对多晶硅栅极227造成过研磨及/或碟化效应的例如栅极填充工艺和化学机械研磨工艺的取代栅极工艺中，保护电阻结构221的多晶硅栅极227。蚀刻停止层234可包括氮化硅、氮氧化硅及/或其他适当的材料。可依照半导体装置200的一个或多个额外的元件的蚀刻选择比来选择蚀刻停止层234的成分。在本发明实施例中，蚀刻停止层234为包括氮化硅的接触孔蚀刻停止层(contact etching stop layer，CESL)。如图2D所示，进行沉积工艺之后，可利用一化学机械研磨工艺平坦化蚀刻停止层234，直到暴露出的位于虚设多晶硅栅极226上方的硬掩模层228的顶面。上述化学机械研磨工艺可具有较高的选择比，以对栅极结构、电阻结构和蚀刻停止层提供的实质上平坦的表面。上述化学机械研磨工艺也可具有较浅的碟化效应及/或金属腐蚀效应。另外，应该注意的是，经过化学机械研磨工艺的具有较低厚度的多晶硅栅极227容许蚀刻停止层234继续设置于多晶硅栅极227的上方。当如后续描述方式形成栅极结构220的真实的金属栅极时，蚀刻停止层234会继续设置于多晶硅栅极227的上方。
请参考图1和图2E，在步骤110中，移除栅极结构220的多晶硅虚设栅极226。在本发明实施例中，也会移除位于栅极结构220的多晶硅虚设栅极226上方的硬掩模层228。可利用任何适当的工艺移除硬掩模层228和多晶硅虚设栅极226。举例来说，移除硬掩模层228和多晶硅虚设栅极226的步骤可包括于半导体装置上方形成一光致抗蚀剂层；利用一常用光刻工艺图案化上述光致抗蚀剂层；以及蚀刻上述光致抗蚀剂层以移除硬掩模层。接着，可移除上述光致抗蚀剂层。在其他实施例中，可利用一常用的蚀刻工艺选择性蚀刻硬掩模层228和多晶硅虚设栅极226，以移除硬掩模层228和多晶硅虚设栅极226。
请参考图1和图2F，在步骤112中，以一金属栅极取代已移除的多晶硅虚设栅极226。在一实施例中，可于半导体基板210上方形成金属材料层，并填入在第一区域211A中已移除的多晶硅虚设栅极226形成的开口中。在本发明实施例中，于半导体装置200上方形成一第一金属层236，且于第一金属层236上方形成一第二金属层238。如图2F所示，于栅极结构220中移多晶硅虚设栅极226形成的开口中填入第一金属层236和第二金属层238。第一金属层236和第二金属层238可包括例如铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、金属碳化物、金属氮化物、掺杂导电物的金属氧化物、介电材料及/或上述组合的任何适当的材料。
可利用任何适当的工艺形成第一金属层236和第二金属层238。可利用常用的沉积工艺、光刻图案化工艺、蚀刻工艺及/或上述组合形成第一金属层236和第二金属层238。上述沉积工艺可包括物理气相沉积(PVD)法、化学气相沉积(CVD)法、原子层沉积(ALD)法、溅镀法、电镀法、其他适合的方式及/或上述方式组合。上述光刻图案化工艺可包括光致抗蚀剂涂布(例如旋转涂布)、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、浸润、烘干(例如硬烤)、其他适合的方式及/或上述方式组合。可使用例如无光掩模光刻工艺、电子束写入法、离子束写入法或分子拓印等方式应用或取代上述光刻曝光工艺。上述蚀刻工艺可为干蚀刻、湿蚀刻及/或其他蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺也可包括纯化学工艺(等离子体蚀刻工艺)、纯物理工艺(离子研磨工艺(ion milling))及/或上述组合。可以了解的是，可利用上述工艺的任意组合形成第一金属层236和第二金属层238。
如图2G所示，经过沉积工艺之后，可利用金属化学机械研磨工艺平坦化第一金属层236和第二金属层238，以提供实质上平坦的表面。上述化学机械研磨工艺可具有较高的选择比，以对栅极结构、电阻结构和蚀刻停止层提供实质上平坦的表面。上述化学机械研磨工艺也可具有较浅的碟化效应及/或金属腐蚀效应。另外，应该注意的是，设置于多晶硅栅极227上方的蚀刻停止层234会保护多晶硅栅极227不受栅极填充工艺和化学机械研磨工艺的不良影响(例如不会改变电阻结构的电阻率)。蚀刻停止层234易于与现行的取代栅极工艺整合，且可不需公知技术中用于保护电阻结构221，特别是多晶硅栅极227不受栅极填充工艺和化学机械研磨工艺的不良影响的复杂额外的工艺步骤。可以了解的是，可对半导体装置200进行互补式金属氧化物半导体晶体管(CMOS)或金属氧化物半导体晶体管(MOS)工艺，以形成常用的不同种类的元件。在另一实施例中，可于半导体基板210上形成且组成不同的接触孔插塞/介层孔插塞和多层内连线物(金属层和层间介电层)，以连接半导体装置200的不同元件或结构。
总而言之，本发明实施例提供下述的一个多个优点：(1)于取代栅极工艺中保护电阻结构。(2)可以缩小电阻结构的栅极的尺寸。(3)保护电阻结构的方式易于与现行的取代栅极工艺整合。(4)保护电阻结构的电阻率不受例如栅极填充工艺和化学机械研磨工艺的取代栅极工艺的不良影响。(5)不需例如于电阻结构上方提供一掩模的复杂的额外工艺保护电阻结构。(6)在最小化额外工艺成本的情形下提供保护电阻结构的方式。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体装置的制造方法，包括下列步骤：
提供一半导体基板；
于该半导体基板上方形成至少一个栅极结构，其包括一虚设栅极；
于该半导体基板上方形成至少一个电阻结构，其包括一栅极；
暴露至少一个该电阻结构的该栅极的一部分；
于该半导体基板上方及包括该栅极的暴露部分的上方形成一蚀刻停止层；
从至少一个该栅极结构移除该虚设栅极，以形成一开口；以及
于至少一个该栅极结构的该开口中形成一金属栅极。
2.如权利要求1所述的半导体装置的制造方法，其中形成包括该虚设栅极的至少一个该栅极结构和形成包括该栅极的至少一个该电阻结构包括形成该虚设栅极和该栅极，其中该虚设栅极的顶面和该栅极的顶面实质上凹陷于该栅极结构的顶面和该电阻结构的顶面。
3.如权利要求1所述的半导体装置的制造方法，其中于该半导体基板上方及包括该栅极的暴露部分的上方形成该蚀刻停止层之后包括对该蚀刻停止层进行一化学机械研磨工艺。
4.如权利要求1所述的半导体装置的制造方法，其中于至少一个该栅极结构的该开口中形成该金属栅极包括下列步骤：
于该开口上方形成一第一金属层；
于该第一金属层上方形成一第二金属层；以及
于该第一金属层上方形成该第二金属层之后对该第一金属层和该第二金属层进行一化学机械研磨工艺。
5.如权利要求1所述的半导体装置的制造方法，其中至少一个该电阻结构的该栅极和至少一个该栅极结构的该虚设栅极包括多晶硅。
6.如权利要求1所述的半导体装置的制造方法，其中至少一个该电阻结构的该栅极的厚度介于
Figure A2009101635820002C1
至
Figure A2009101635820002C2
之间。
7.如权利要求1所述的半导体装置的制造方法，其中该蚀刻停止层包括一接触停止层，该接触停止层包括氮化硅。
8.如权利要求1所述的半导体装置的制造方法，其中形成至少一个该栅极结构和形成至少一个该电阻结构包括于该半导体基板和该虚设栅极之间形成一介电层以及于该半导体基板和该栅极之间形成一介电层。
9.如权利要求1所述的半导体装置的制造方法，其中暴露至少一个该电阻结构的该栅极的该部分包括移除沉积于该栅极上方的一硬掩模层。
10.如权利要求1所述的半导体装置的制造方法，其中从至少一个该栅极结构移除该虚设栅极，以形成该开口包括移除沉积于该虚设栅极上方的一硬掩模层。
11.一种半导体装置，其于一取代栅极工艺中用以保护一电阻结构，该半导体装置包括：
一半导体基板，其具有一第一区域和一第二区域；
一栅极结构，设置于该半导体基板上方的该第一区域中，其中该栅极结构包括一金属栅极；
一电阻结构，设置于该半导体基板上方的该第二区域中，其中该电阻结构包括一多晶硅栅极和设置于该多晶硅栅极上方的一蚀刻停止层。
12.如权利要求11所述的半导体装置，其中该金属栅极的顶面和该多晶硅栅极的顶面实质上凹陷于该栅极结构的顶面和该电阻结构的顶面。
13.如权利要求11所述的半导体装置，其中保护该电阻结构的该蚀刻停止层利用包括一栅极填充工艺和一化学机械研磨工艺的该取代栅极工艺形成。
14.如权利要求11所述的半导体装置，其中该金属栅极包括一第一金属层和一第二金属层。
15.如权利要求11所述的半导体装置，其中该栅极结构和该电阻结构还包括一高介电常数介电层。
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