KR101910238B1 - 다수의 포토 다수의 에칭을 사용하는 비아 패턴화 - Google Patents

다수의 포토 다수의 에칭을 사용하는 비아 패턴화 Download PDF

Info

Publication number
KR101910238B1
KR101910238B1 KR1020160044731A KR20160044731A KR101910238B1 KR 101910238 B1 KR101910238 B1 KR 101910238B1 KR 1020160044731 A KR1020160044731 A KR 1020160044731A KR 20160044731 A KR20160044731 A KR 20160044731A KR 101910238 B1 KR101910238 B1 KR 101910238B1
Authority
KR
South Korea
Prior art keywords
layer
mask layer
trench
photoresist
mask
Prior art date
Application number
KR1020160044731A
Other languages
English (en)
Other versions
KR20170083943A (ko
Inventor
중-하우 시우
충-치 코
체-리앙 리
웬-쿠오 시에
유-윤 펭
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170083943A publication Critical patent/KR20170083943A/ko
Application granted granted Critical
Publication of KR101910238B1 publication Critical patent/KR101910238B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

방법은 유전체 층을 형성하는 단계, 상기 유전체 층 위에 포토 레지스트를 형성하는 단계, 상기 포토 레지스트 위에 제1 마스크 층을 형성하는 단계 및 상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭이 수행되고, 제1-포토-제1-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭이 수행되고, 제2-포토-제2-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 상기 제1 마스크 층은 에칭 마스크로서 상기 제2 마스크 층을 사용하여 에칭된다. 제1 비아 패턴 및 제2 비아 패턴을 유전체 층 내로 동시에 전사하기 위해 포토 레지스트 및 유전체 층이 에칭된다.

Description

다수의 포토 다수의 에칭을 사용하는 비아 패턴화{VIA PATTERNING USING MULTIPLE PHOTO MULTIPLE ETCH}
웨이퍼 상에 집적 회로(intergrated circuit)의 피처(feature)를 형성하기 위해, 리소그래피 프로세스(lithography process)가 이용된다. 전형적인 리소그래피 프로세스는 포토 레지스트를 도포하는 것, 및 포토 레지스트 상에 패턴을 정의하는 것과 관련한다. 패턴화 포토 레지스트에서의 패턴은 리소그래피 마스크에 정의되고, 투명 부분(transparent portion)에 의해 또는 리소그래피 마스크에서의 불투명 부분(opaque portion)에 의해 정의된다. 패턴화 포토 레지스트에서의 패턴은 그 후에 에칭 단계를 통해 하부 피처에 전사되고, 여기서 패턴화 포토 레지스트는 에칭 마스크로서 사용된다. 에칭 단계 후에, 패턴화 포토 레지스트가 제거된다.
집적 회로의 증가하는 다운스케일링(downscaling)으로, 광학 근접성 영향은 리소그래피 마스크로부터 웨이퍼로 패턴을 전사하는데 있어서 점진적으로 더 큰 문제점을 발생시킨다. 2개의 별개 피처가 서로 너무 가까워질 때, 광학 근접성 영향은 최종 형성 피처가 서로 짧아지게 야기할 수 있다. 그와 같은 문제점을 해결하기 위해, 광학 근접성 영향을 발생시키지 않고서 피처 밀도를 강화하기 위해 더블-패턴화(double-patterning) 기술이 도입되었다. 더블 패턴화 기술 중 하나는 2-패턴화-2-에칭(2P2E)을 이용한다. 가깝게 위치된 피처는 2개의 리소그래피 마스크로 분리되고, 동일한 포토 레지스트 또는 2개의 포토 레지스트를 노출하기 위해 양쪽 리소그래피 마스크가 사용되었으며, 따라서 가깝게 위치된 패턴은 로우-k 유전체 층과 같은 동일한 층에 전사될 수 있다. 더블 패턴화 리소그래피 마스크의 각각에서, 피처 사이의 거리는 그 외의 단일 패턴화 마스크에서의 피처 사이의 거리에 걸쳐 증가한다. 더블 패턴화 리소그래피 마스크에서의 거리는 광학 근접성 영향의 임계 거리보다 더 크고, 따라서 광학 근접성 영향은 적어도 감소하거나 실질적으로 제거된다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1 내지 도 13은 일부 실시예에 따른 금속 라인 및 하부 비아의 형성에서 중간 스테이지의 단면도를 도시한다.
도 14는 일부 실시예에 따른 동일한 금속 라인 하부에 있고 연결되는 2개의 비아를 포함하는 집적 회로 구조의 단면도를 도시한다.
도 15는 일부 실시예에 따른 각각의 하부 금속 라인 하부에 있고 연결되는 2개의 비아를 포함하는 집적 회로 구조를 형성하기 위한 프로세스 흐름을 도시한다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것은 아니다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
집적 회로의 상호연결 구조에서 가깝게 위치된 비아를 형성하기 위한 다수의 패턴화 방법이 다양한 예시적인 실시예에 따라 제공된다. 비아를 형성하는 중간 스테이지(stage)가 도시된다. 일부 실시예의 일부 변화가 논의된다. 다양한 도면 및 예시적인 실시예 전반에서, 유사 엘리먼트를 지시하기 위해 유사 참조 부호가 사용된다.
도 1 내지 13은 일부 실시예에 따른 비아의 형성시에 중간 스테이지의 단면도를 도시한다. 도 1 내지 13에 도시되는 단계는 또한 도 15에 도시되는 프로세스 흐름(20)에 개략적으로 도시된다. 후속적인 논의에서, 도 1 내지 13에 도시된 프로세스 스텝은 도 15에서의 프로세스 스텝을 참조하여 논의된다.
도 1은 웨이퍼(10)의 단면도를 도시하고, 도시된 부분은 디바이스 다이의 일부이다. 본 개시물의 일부 실시예에 따르면, 웨이퍼(10)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스(active device) 및 가능하게는 커패시터, 인덕터, 저항기 및/또는 등과 같은 수동 디바이스를 포함하는 디바이스 웨이퍼이다.
본 개시물의 일부 실시예에 따르면, 웨이퍼(10)는 반도체 기판(12) 및 반도체 기판(12)의 상부 표면에 형성된 피처를 포함한다. 반도체 기판(12)은 결정 실리콘(crystalline silicon), 결정 게르마늄(crystalline germanium), 실리콘 게르마늄 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP\ 등과 같은 III-V 화합물 반도체를 포함할 수 있다. 반도체 기판(12)은 또한 벌크 실리콘 기판 또는 실리콘-온-절연체(Silicon-On-Insulator: SOI) 기판일 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation: STI) 구역(도시되지 않음)은 반도체 기판(12)에서의 능동 구역을 격리시키기 위해 반도체 기판(12)에 형성될 수 있다. 도시되지 않더라도, 스루-비아(through-via)는 웨이퍼(10)의 반대 측 상에 피처를 전기적으로 인터-커플링(inter-couple)하기 위해 사용된다. 그 내부에 트랜지스터를 포함할 수 있는 능동 디바이스(14)는 기판(12)의 상부 표면에 형성된다.
이하에 금속-간 유전체(Inter-Metal Dielectric: IMD) 층(16)으로 대안적으로 지칭되는 유전체 층(16)이 도 1에 더 도시된다. 본 개시물의 일부 실시예에 따르면, IMD 층(16)은 약 3.0, 약 2.5 또는 훨씬 더 낮은 유전체 상수(k-값)를 가지는 로우-k 유전체 재료로 형성된다. IMD 층(16)은 블랙 다이아몬드(Black Diamond)(어플라이드 머티어리얼즈(Applied Materials)의 등록 상표), 탄소-함유 로우-k 유전체 재료, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스퀴옥산(MethylSilsesQuioxane: MSQ) 등으로 형성될 수 있다. 본 개시물의 일부 실시예에 따르면, IMD 층(16)의 형성은 포로겐(porogen)-함유 유전체 재료를 증착하는 것과 그 후에 포로겐을 몰아내기 위해 경화 프로세스(curing process)를 수행하는 것을 포함하고, 그러므로 나머지 IMD 층(16)이 다공성이다.
전도성 피처(22)가 IMD(16)에 형성된다. 일부 실시예에 따르면, 확산 배리어 층(diffusion barrier layer)(18) 및 확산 배리어 층(18) 위에 구리-함유 재료(20)를 포함하는 전도성 피처(22)가 금속 라인이다. 확산 배리어 층(18)은 티타늄, 티타늄 질화물, 탄탈륨(tantalum), 탄탈륨 질화물 등을 포함할 수 있고 구리-함유 재료(20)에서의 구리가 IMD(16) 내로 확산하는 것을 방지하는 기능을 가질 수 있다. 전도성 라인(22)은 이후에 금속 라인(22)으로 지칭된다. 전도성 피처(22)는 단일 다마신 구조(damascene structure), 듀얼(dual) 다마신 구조를 가질 수 있고, 일부 실시예에서의 컨택트 플러그(contact plug)일 수 있다.
유전체 층(24)은 유전체 층(16) 및 전도성 라인(22) 위에 형성된다. 유전체 층(24)은 에칭 스톱 층(Etch Stop Layer: ESL)으로서 사용될 수 있고, 그러므로 설명 전반에 ESL(24)로 지칭된다. ESL(24)은 질화물, 실리콘-탄소 기반 재료, 탄소-도핑 산화물 및/또는 그 조합을 포함할 수 있다. 형성 방법은 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Depostion: PECVD) 또는 고밀도 플라즈마 CVD(High-Density Plasma CVD: HDPCVD), 원자 층 CVD(Atomic Layer CVD: ALCVD) 등을 포함한다. 일부 실시예에 따르면, 유전체 층(24)은 또한 구리와 같은 바람직하지 않은 엘리먼트가 후속적으로 형성되는 로우-k 유전체 층 내로 확산하는 것을 방지하기 위한 확산 배리어 층으로서 사용된다. ESL(24)은 탄소-도핑 산화물(Carbon-Doped Oxide: CDO), 탄소 포함 실리콘 산화물(SiOC) 또는 오르니틴 디카복실라아제(Ornithine decarboxylase: ODC)를 포함할 수 있다. ESL(24)은 또한 질소-도핑 실리콘 카바이드(Nitrogen-Doped silicon Carbide: NDC)로 형성될 수 있다. ESL(24)은 단일 층일 수 있거나 하나 이상의 층을 포함할 수 있다.
유전체 층(26)은 ESL(24) 위에 형성된다. 본 개시물의 일부 예시적인 실시예에 따르면, 유전체 층(26)은 로우-k 유전체 재료로 형성되고, 이하에 로우-k 유전체 층(26)으로 지칭된다. 로우-k 유전체 층(26)은 유전체 층(16)을 형성하기 위해 동일한 후보 재료로부터 선택된 재료를 사용하여 형성될 수 있다. 동일한 후보 재료로부터 선택될 때, 유전체 층(16 및 26)의 재료는 동일하거나 서로 다를 수 있다.
일부 실시예에 따르면, 층(28, 30 및 32)이 로우-k 유전체 층(26) 위에 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(202)로서 도시된다. 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)(28)은 로우-k 유전체 층(26) 위에 형성된다. ARL(28)은 일부 예시적인 실시예에 따라 산화물로 형성될 수 있는 무질소 ARL(Nitrogen-Free ARL: NFARL)일 수 있다. 예를 들어, NFARL은 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여 형성되는 실리콘 산화물을 포함할 수 있다.
마스크 층(30)이 ARL(28) 위에 형성된다. 마스크 층(30)은 또한 이하에서 하드마스크 층(30)으로 지칭된다. 일부 실시예에 따르면, 하드마스크 층(30)은 금속 질화물의 형태로 있을 수 있는 금속을 포함한다. 하드마스크 층(30)은 또한 실리콘 질화물과 같은 비-금속 질화물, 실리콘 산화질화물과 같은 산화질화물 등으로 형성될 수 있다. ARL(32)은 하드마스크 층(30) 위에 더 형성될 수 있다. ARL(32)은 또한 PECVD를 이용하여 형성된 실리콘 산화물과 같은 산화물로 형성될 수 있는 NFARL일 수 있다.
ARL(32) 및 마스크 층(30)이 트렌치(34)에, 트렌치(34)로부터 패턴화된다. 일부 실시예에 따르면, 트렌치(34)는 2-패턴화-2-에칭(2P2E) 프로세스를 이용하여 형성되고, 여기서 이웃하는 트렌치(34)가 광학 근접성 효과를 발생시키지 않고 서로 가까이 위치될 수 있도록 2개의 이웃하는 트렌치(34)가 서로 다른 리소그래피 프로세스를 이용하여 형성된다.
도 2를 참조하면, ARL(28) 및 로우-k 유전체 층(26)을 에칭하기 위해 패턴화 ARL(32) 및 마스크 층(30)이 에칭 마스크로서 사용된다. 따라서, 트렌치(34)가 로우-k 유전체 층(26) 내로 연장한다. 각각의 단계는 도 15에 도시된 프로세스 흐름에서 단계(205)로서 도시된다. 트렌치(34)의 바닥 표면이 로우-k 유전체 층(26)의 상부 표면과 하부 표면 사이의 중간 레벨에 있을 때 에칭이 완료된다. 에칭 동안, ARL(32)(도 1)은 마스크층(30)을 최상부 층으로 남겨둔채 소모될 수 있다.
도 3을 참조하면, 포토 레지스트(36)가 마스크 층(30) 위에 형성되고, 트렌치(34) 내로 충전된 일부 부분을 가진다(도 2). 각각의 단계는 도 15에 도시된 프로세스 흐름에서의 단계(206)로서 도시된다. 포토 레지스트(36)는 포토 레지스트(36)를 오버라잉하는 후속적으로 형성된 층이 평탄화 층일 수 있도록, 그리고 여전히 등각이면서 매우 얇을 수 있도록(예를 들어, 수백 옹스트롬의 두께를 가짐) 평탄한 상부 표면을 가진다.
다음에, 또한 마스크 층(38)으로 지칭되는 고-에칭-선택적 층(38)이 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(208)로서 도시된다. 고-에칭-선택적 층(38)은 서로 다른 특성을 가지는 적어도 2개의 층을 포함하고, 따라서 적절한 에천트가 사용될 때 고 에칭 선택성을 가진다. 본 개시물의 일부 실시예에 따르면, 층(38)은 층(40), 층(40) 위의 층(42) 및 층(42) 위의 층(44)을 포함한다. 예를 들어, 층(38)은 저온(Low-Temperature: LT) 산화물 층(40), LT 산화물 층(40) 위의 (TiN, AlN 또는 Al2O3와 같은) 금속 및/또는 질화물 함유 층을 포함한다. 층(42)은 하드마스크로서 사용될 수 있고, LT 산화물 층(40)은 로우-k 유전체 층(26)의 에칭에서의 마스크 층(42) 및/또는 하드마스크의 패턴화에서의 에칭 스톱 층으로서 사용될 수 있다.
대안적인 실시예에 따르면, 층(38)은 층(40 및 42)을 포함하지만 층(44)을 포함하지 않는다. 다른 대안적인 실시예에 따르면, 층(38)은 층(42 및 44)을 포함하지만 층(38)을 포함하지 않는다. 금속을 함유한 이후의 금속 질화물 층(42)은 층(38)에서의 하부 층이 에칭 스톱 층으로서 사용되는 동안, 에칭이 오버라잉 층을 층(38) 내에 패턴화되게 할 수 있도록, 적절한 에천트가 선택될 때 LT 산화물 층(40 및 44)에 대해 고 에칭 선택성을 가질 수 있다. 포토 레지스트(36)의 존재로 인해, 포토 레지스트(36)의 손상을 방지하기 위해 저온에서 층(40, 42 및 44)이 형성된다. 층(40, 42 및 44)의 형성 온도는 약 200℃보다 더 낮을 수 있고, 약 75℃ 내지 약 170℃ 사이의 범위에 있을 수 있다. 포토 레지스트(36) 상에 형성되는 층(40)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 다른 방법이 또한 이용될 수 있으면서, 플라즈마에 의해 포토 레지스트(36)에 대한 손상을 최소화하기 위해 원자 층 증착(Atomic Layer Deposition: ALD)을 이용하여 형성될 수 있다. (TiN과 같은) 층(42)은 PVD를 이용하여 형성될 수 있다. 층(40, 42 및 44)의 두께는 약 200Å 내지 약 400Å 사이의 범위에 있을 수 있다.
층(40, 42 및 44)의 재료는 다양한 조합으로부터 선택될 수 있다. 예를 들어, 복수의 에천트 그룹이 이하에 정렬되고, 그룹의 각각은 일부 비-에칭가능 재료가 또한 정렬되는 동안, 일부 에칭가능한 재료를 에칭하기 위해 적합한 에천트를 포함한다. 따라서, 층(38)에 오버라잉 층을 형성하기 위해 에칭가능한 재료가 사용될 수 있고, 층(38)에 바로 밑의 하부 층을 형성하기 위해 비-에칭가능한 재료가 사용될 수 있다. 예를 들어, H3PO4 또는 HNO3는 (알루미늄과 같은) 금속 또는 SiN을 위해 적합하고, SiO2, Si 및 포토 레지스트 중 어느 하나를 에칭하기 위해 적합하지 않다. NH4OH 또는 H2O2는 알루미늄 또는 폴리머를 에칭하기 위해 적합하고, SiO2, Si 및 SiN 중 어느 하나를 에칭하기 위해 적합하지 않다. 에칭은 또한 건식 에칭을 이용하여 수행될 수 있다. 예를 들어, 금속은 Cl2를 사용하여 에칭될 수 있고, 유전체 재료는 CxFy를 사용하여 에칭될 수 있고, 프로세스 가스의 흐름 속도는 에칭에서의 선택성을 개선하기 위해 조정될 수 있다.
도 3 내지 8은 비아 패턴을 형성하기 위한 2-포토-2-에칭 프로세스를 도시한다. 도 3 내지 5는 제1 패턴을 형성하기 위한 제1-포토-제1-에칭 프로세스에서의 중간 스테이지를 도시한다. 본 개시물의 일부 실시예에 따르면, 3중-층이 층(38) 위에 형성되고, 3중-층은 (또한 하부 층으로 알려지는) 바닥 층(46), 바닥 층(46) 위에 중간 층(48) 및 중간 층(48) 위에 상부 층(50)을 포함한다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서 단계(210)로서 도시된다. 일부 실시예에 따르면, 바닥 층(46) 및 상부 층(50)은 포토 레지스트로 형성된다. 중간 층(48)은 (실리콘 질화물과 같은) 질화물), (실리콘 산화질화물과 같은) 산화질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 재료로 형성될 수 있다. 중간 층(48)은 상부 층(50) 및 바닥 층(46)에 대해 높은 에칭 선택성을 가지고, 따라서 상부 층(50)은 중간 층(48)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있고, 중간 층(48)은 바닥 층(46)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있다. 개구(52)를 생성하기 위해, 로우-k 유전체층(26)에 형성되는 비아(70A)의 패턴을 가지는 상부 층(50)이 패턴화된다.
다음에, 상부 층(50)의 패턴이 중간 층(48)으로 전사되도록 에칭 마스크로서 패턴화 상부 층(50)을 사용하여 에칭된다. 최종 구조는 도 4에 도시된다. 중간 층(48)의 패턴화 동안, 상부 층(50)이 적어도 부분적으로, 또는 전부 소모된다. 중간 층(48)이 관통 에칭된 후에, 바닥 층(46)이 패턴화되고, 여기서 중간 층(48)은 에칭 마스크로서 사용된다. 상부 층(50)은 또한 중간 층(48)의 패턴화에서 완전히 소모되지 않았다면 바닥 층의 패턴화 동안 완전히 소모될 것이다.
하부 층(44)을 에칭하기 위해 바닥 층(46) 및 오버라잉 중간 층(48)이 에칭 마스크로서 사용되고, 그 에칭 프로세스는 제1 에칭 프로세스로 지칭된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서 단계(212)로서 도시된다. 개구(52)는 따라서 층(44) 내로 연장하고, 층(42)은 개구(52)에 대해 노출된다. 중간 층(48) 및 층(44) 둘 다가 무기 재료로 형성되고, 서로에 관하여 낮은 에칭 선택성을 가질 수 있을 수 있기 때문에, 중간 층(48)이 소모될 수 있고, 바닥 층(46)은 층(44)의 후속적인 에칭에서 에칭 마스크로서 동작한다. 층(44)의 패턴화 동안, 중간 층(48) 및 층(44)에서보다 더 낮은 에칭 속도에서라도, 바닥 층(46)이 또한 소모된다. 따라서, 층(44)의 패턴화가 완료된 때에, 바닥 층(46)의 두께가 감소한다.
에칭 후에, 포토 레지스트를 포함하는 나머지 바닥 층(46)이 애싱 프로세스(ashing process)에서 제거되고, 여기서 산소가 바닥 층(46)을 제거하기 위해 사용된다. 최종 구조는 도 5에 도시된다. 도 4 및 5에 도시된 바와 같이, 로우-k 유전체 층(26) 및 포토 레지스트(36)는 층(40 및 42)에 의해 제공되는 보호로 인해 애싱 프로세스에서 손상되지 않는다.
도 6 내지 8은 층(44)의 패턴화에서 제2-포토-제2-에칭 프로세스를 도시한다. 본 개시물의 일부 실시예에 따르면, 도 6에 도시된 바와 같이, 제2의 3중-층이 층(44)위에 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(214)로서 도시된다. 제2의 3중-층은 바닥 층(54), 바닥 층(54) 위에 중간 층(56) 및 중간 층(56) 위에 상부 층(58)을 포함한다. 일부 실시예에 따르면, 바닥 층(46) 및 상부 층(50)은 포토 레지스트로 형성된다. 중간 층(56)은 (실리콘 질화물과 같은) 질화물, (실리콘 산화질화물과 같은) 산화질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 재료로 형성될 수 있다. 중간 층(56)은 상부 층(58) 및 바닥 층(54)에 대해 높은 에칭 선택성을 가지고, 따라서 상부 층(58)은 중간 층(56)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있고, 중간 층(56)은 바닥 층(54)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있다. 개구(60)를 생성하기 위해, 로우-k 유전체 층(26)에 형성되는 비아(70B)의 패턴(도 13)을 가지는 상부 층(58)이 패턴화된다.
상부 층(58)의 패턴이 중간 층(56)에 전사되도록 에칭 마스크로서 패턴화 상부 층(58)을 사용하여 중간 층(56)이 에칭된다. 최종 구조는 도 7에 도시된다. 중간 층(56)의 패턴화 동안, 상부 층(58)이 또한 소모될 수 있다. 중간 층(56)이 관통 에칭된 후에, 바닥 층(54)이 패턴화된 후에, 층(44)의 에칭이 후속한다. 개구(60)는 따라서 층(44) 내로 연장하고, 층(42)이 개구(60)에 대해 노출된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(216)로서 도시된다. 에칭 후에, 포토 레지스트를 포함하는 나머지 바닥 층(54)(도 7)은 애싱 프로세스에서 제거되고, 바닥 층(54)을 제거하기 위해 산소가 사용된다. 최종 구조는 도 8에 도시된다. 도 7 및 8에 도시된 바와 같이, 층(40 및 42)에 의해 제공되는 보호로 인해 로우-k 유전체 층(26) 및 포토 레지스트(36)가 애싱 프로세스에서 손상되지 않는다.
도 9 및 10은 로우-k 유전체 층(26) 내로의 비아 패턴의 전사를 도시한다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(218)로서 도시된다. 도 9를 참조하면, 하부 층(40)을 에칭하기 위해 층(42)(도 8)이 에칭 마스크로서 사용된다. 본 개시물의 일부 실시예에 따르면, 도 9에 도시된 바와 같이 패턴화 층(40)을 남겨두면서, 에칭 후에 하드마스크 층(42)이 제거된다. 대안적인 실시예에 따르면, 층(40)의 패턴화 후에, 도 9에서의 점선에 의해 도시된 바와 같이, 하드마스크 층(42)(도 8)이 비제거된 채로 남아있다.
후속적인 단계에서, 도 10에 도시된 바와 같이, 포토 레지스트(36)가 에칭되고, 여기서 층(40)(또는 제거되지 않는다면 층(42))은 에칭 마스크로서 사용된다. 포토 레지스트(36)의 에칭은 로우-k 유전체 층(26)의 상부 표면 상에서 스톱한다. 비아 개구(64 및 66)가 로우-k 유전체 층(26)의 하부 부분에 형성되도록, 로우-k 유전체 층(26)을 에칭하기 위해 포토 레지스트(36)가 에칭 마스크로서 사용된다. ESL(24)이 노출될 때까지 에칭이 수행된다. ESL(24)이 하나 이상의 층을 포함할 때, ESL(24)의 최상부 층이 또한 관통 에칭되고, 에칭은 ESL(24)의 바닥 층 상에서 스톱한다.
비아 개구(64 및 66)의 형성 후에, 예를 들어, 프로세스 가스로서 산소(O2)를 사용한 애싱을 통해, 애싱 프로세스에서 나머지 포토 레지스트(36)가 제거된다. 마스크 층(30)이 그 후에 에칭되고, 도 11에서의 구조를 발생시킨다.
일부 실시예에 따르면, 도 3 내지 8에 도시된 바와 같이, 제1-포토-제1-에칭 및 제2-포토-제2-에칭에서 형성되는 패턴은 로우-k 유전체 층(26)에 직접 형성되기보다는 오히려, 포토 레지스트(36) 위에 층(층(44) 도 8)에서 보존된다. 따라서, 로우-k 유전체 층(26)에서의 비아 개구(64 및 66)의 형성은 단지 포토 레지스트(36)의 단일 애싱 프로세스에 관련한다. 이것은 종래의 2P2E 프로세스와 다르고, 여기서 2P2E 프로세스의 각각에서의 비아 개구의 형성은 로우-k 유전체 층 내로 직접 에칭하는 것과 관련하고, 따라서 포토 레지스트는 2P2E 프로세스의 각각에 대해 형성되어야 한다. 결과적으로, 종래의 2P2E 프로세스는 2개의 포토 레지스트의 애싱 및 2개의 애싱 프로세스에 대한 로우-k 유전체 층의 노출을 필요로 한다. 애싱 프로세스는 단일 애싱 프로세스를 채택함으로써, 로우-k 유전체 층의 손상을 야기하기 때문에, 로우-k 유전체 층의 손상은 본 개시물의 실시예에 따라 최소화된다.
도 12를 참조하면, 에칭 스톱 층(24)이 관통 에칭되어, 하부의 전도성 라인(22)을 드러나게 한다. 도 13은 비아 개구(64 및 66)(도 12) 각각에서의 전도성 비아(70)(70A 및 70B를 포함)의 형성을 도시한다. 전도성 라인(68)(68A 및 68B를 포함)이 또한 트렌치(34)에 형성된다(도 12). 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(220)로서 도시된다. 비아(70) 및 전도성 라인(68)은 확산 배리어 층, 접착 층 등과 같은 라이너(liner)(72)를 포함할 수 있다. 라이너(72)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 다른 대안으로 형성될 수 있다. 전도성 라인(68)의 내부 재료(74)는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄 등과 같은 전도성 재료를 포함한다. 일부 실시예에 따르면, 비아(70) 및 전도성 라인(68)의 형성은 라이너(72)를 형성하기 위해 블랭킷 증착을 수행하는 것, 구리 또는 구리 합금의 얇은 시드 층(seed layer)을 증착하는 것, 및 예를 들어, 전기-도금(electro-plating), 무전해 도금(electro-less plating), 증착 등을 통해 금속(74)으로 비아 개구(64/66) 및 트렌치(34)의 나머지를 충전하는 것을 포함한다. 전도성 라인(68)의 표면 높이를 맞추기 위해, 그리고 유전체 층(26)의 상부 표면으로부터 과잉 전도성 재료를 제거하기 위해 화학 기계적 평탄화(CMP)와 같은 평탄화가 수행될 수 있다. 후속적인 단계에서, 유전체 ESL 층(76)이 형성되고, 더 많은 로우-k 유전체 층 및 금속 라인 및 비아(도시되지 않음)가 형성될 수 있다.
일부 실시예에 따르면, 논의된 바와 같으 프로세스 스텝은 3-포토-3-에칭 프로세스 상에서 이용될 수 있다. 이들 실시예에서, 층(44)에 제3 비아의 패턴을 형성하기 위해 제3-포토-제3-에칭이 수행될 수 있고, 여기서 제3 패턴은 개구(52 및 60)(도 8)로서 로우-k 유전체 층(26)까지 아래로 동시에 전사된다. 도 8에 도시되는 단계와 도 9에 도시되는 단계 사이에 제3-포토-제3-에칭이 삽입될 수 있다. 제3-포토-제3-에칭의 프로세스 스텝은 도 6 내지 8에 도시된 단계와 유사하고, 따라서 본원에서 반복되지 않는다.
도 1 내지 13에 도시되는 프로세스 스텝은 각각 그 자신의 오버라잉 금속 라인에 연결되는 2개의 비아의 형성을 도시한다. 동일한 오버라잉 금속 라인 바로 아래에 있고 그에 연결되는 비아를 형성하기 위해 동일한 프로세스 스텝이 이용될 수 있다. 프로세스 스텝은 동시에 수행되고, 도 1 내지 13에 도시되는 프로세스 스텝을 공유하고, 어떠한 추가적인 프로세스 스텝도 추가되지 않는다. 예를 들어, 도 14는 2P2E 프로세스를 이용하여 형성되는 비아(174 및 274)를 포함하는 구조를 도시한다. 비아(174 및 274)는 동일한 오버라잉 전도성 라인(168) 아래에 있고 그에 연결된다. 더욱이, 도 13에서의 비아(70A)의 패턴을 정의하는 바와 같이, 동일한 프로세스 스텝(3-5)에 의해, 비아(174)의 패턴이 동시에 정의되고, 도 13에서의 비아(70B)의 패턴을 정의하는 바와 같이, 동일한 프로세스 스텝(6-8)에 의해, 비아(274)의 패턴이 동시에 정의된다.
본 개시물의 실시예는 일부 유용한 피처를 가진다. 본 개시물의 일부 실시예에 따르면, 2P2E(또는 3P3E) 프로세스에 형성되는 패턴을 보존하기 위해 마스크 층이 사용된다. 패턴은 그 후에 로우-k 유전체 층 내로 동시에 전사된다. 따라서, 얼마나 많은 포토-및-에칭 단계가 이용되든지 관계없이, 비아 및 금속 라인의 형성은 그 애싱이 로우-k 유전체 층의 손상을 야기할 수 있는 단일 포토 레지스트 층에만 관련한다. 로우-k 유전체 층은 오버라잉 포토 레지스트 및 마스크 층에 의해 보호되기 때문에 2P2E 프로세스에서의 포토 레지스트의 애싱은 로우-k 유전체 층의 손상을 발생시키지 않는다. 추가로, 2P2E 프로세스를 통해, 비아가 오버라잉 금속 라인에 접합하는 코너는 불리하게 둥글게 되기보다는, 날카로운 프로파일(profile)을 가진다.
본 개시물의 일부 실시예에 따르면, 방법은 유전체 층을 형성하는 단계, 유전체 층 위에 포토 레지스트를 형성하는 단계, 포토 레지스트 위에 제1 마스크 층을 형성하는 단계, 및 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭이 수행되고, 제1-포토-제1-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱한다. 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭이 수행되고, 제2-포토-제2-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 제1 마스크 층은 에칭 마스크로서 상기 제2 마스크 층을 사용하여 에칭된다. 제1 비아 패턴 및 제2 비아 패턴을 유전체 층 내로 동시에 전사하기 위해 포토 레지스트 및 유전체 층이 에칭된다.
본 개시물의 일부 실시예에 따르면, 방법은 기판 위에 로우-k 유전체 층을 형성하는 단계, 트렌치를 형성하기 위해 로우-k 유전체 층을 에칭하는 단계, 로우-k 유전체 층 위에 제1 마스크 층을 형성하는 단계 및 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 방법은 제1 패턴화 스텝에서, 제2 마스크 층에 제1 비아 패턴을 형성하는 단계 및 제2 패턴화 스텝에서, 제2 마스크 층에 제2 비아 패턴을 형성하는 단계를 더 포함한다. 제1 비아 패턴 및 제2 비아 패턴을 제1 마스크 층 내로 동시에 전사하기 위해 에칭 마스크로서 제2 마스크 층을 사용하여 제1 마스크 층이 에칭된다. 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하기 위해 에칭 마스크로서 제1 마스크 층을 사용하여 로우-k 유전체 층이 에칭된다.
본 개시물의 일부 실시예에 따르면, 반도체 기판 위에 로우-k 유전체 층을 형성하는 단계, 제1 트렌치 및 제2 트렌치를 형성하기 위해 로우-k 유전체 층을 에칭하는 단계, 제1 트렌치를 충전하는 제1 부분 및 제2 트렌치를 충전하는 제2 부분을 가지는 포토 레지스트를 도포하는 단계, 포토 레지스트를 커버링하는 제1 마스크 층을 형성하는 단계 및 제1 마스크 층 위에 놓이는 제2 마스크 층을 형성하는 단계를 포함한다. 제1 마스크 층은 평탄한 블랭킷 층(blanket layer)이다. 별개의 프로세스 스텝을 이용하여 상기 제1 마스크 층에 제1 비아 개구 및 제2 비아 개구가 형성된다. 제1 비아 개구 및 제2 비아 개구가 형성될 때, 포토 레지스트는 제1 마스크 층에 의해 완전히 커버된다. 제1 비아 개구 및 제2 비아 개구를 제1 마스크 층 내로 연장하기 위해 제1 마스크 층이 에칭된다. 포토 레지스트의 제1 부분 및 제2 부분 각각 내로 제1 비아 개구 및 제2 비아 개구가 연장된다. 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구 각각을 형성하기 위해 에칭 마스크로서 포토 레지스트를 사용하여 로우-k 유전체 층이 에칭된다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    유전체 층을 형성하는 단계;
    상기 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭함으로써, 상기 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하는 단계;
    상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 포토 레지스트를 형성하는 단계로서, 상기 포토 레지스트는 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지는 것인, 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트 위에 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계;
    상기 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭(first-photo-first-etching)―상기 제1-포토-제1-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱(stop)함―을 수행하는 단계;
    상기 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭―상기 제2-포토-제2-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱함―을 수행하는 단계;
    에칭 마스크로서 상기 제2 마스크 층을 사용하여 상기 제1 마스크 층을 에칭하는 단계; 및
    상기 제1 비아 패턴 및 상기 제2 비아 패턴을 상기 유전체 층 내로 동시에 전사하기 위해, 에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 포토 레지스트의 상기 제1 부분과 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭하고 상기 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 유전체 층은 에칭 마스크로서 상기 에칭된 포토 레지스트를 사용하여 에칭되는 것인,
    방법.
  3. 제1항에 있어서,
    상기 포토 레지스트는 상기 제1 트렌치 및 상기 제2 트렌치를 충전하고, 상기 제1 비아 패턴은 상기 제1 트렌치 및 상기 제2 트렌치 하부에 있고 상기 제1 트렌치 및 상기 제2 트렌치에 연결되는 비아 개구(via opening)로서 전사되는 것인,
    방법.
  4. 제1항에 있어서,
    상기 제1 마스크 층 하부에 제3 마스크 층을 형성―상기 제1 마스크 층을 에칭하는 것은 상기 제3 마스크 층의 상부 표면 상에서 스톱함―하는 단계; 및
    에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 제3 마스크 층을 에칭하는 단계
    를 더 포함하는,
    방법.
  5. 제1항에 있어서,
    상기 제1-포토-제1-에칭 및 상기 제2-포토-제2-에칭은 각각 삼중-층(tri-layer)을 사용하여 수행되는 것인,
    방법.
  6. 제1항에 있어서,
    상기 포토 레지스트는 평탄한 상부 표면을 가지고, 상기 제1 마스크 층 및 상기 제2 마스크 층은 평탄한 층인 것인,
    방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 로우-k 유전체 층(low-k dielectric layer)을 형성하는 단계;
    상기 로우-k 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 로우-k 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하기 위해, 상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭하는 단계;
    상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 포토 레지스트를 형성하는 단계로서, 상기 포토 레지스트는 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지는 것인, 포토 레지스트를 형성하는 단계;
    상기 로우-k 유전체 층 위에 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계;
    제1 패턴화 스텝(patterning step)에서, 상기 제2 마스크 층에 제1 비아 패턴을 형성하는 단계;
    제2 패턴화 스텝에서, 상기 제2 마스크 층에 제2 비아 패턴을 형성하는 단계;
    상기 제1 비아 패턴 및 상기 제2 비아 패턴을 상기 제1 마스크 층 내로 동시에 전사하기 위해 에칭 마스크로서 상기 제2 마스크 층을 사용하여 상기 제1 마스크 층을 에칭하는 단계; 및
    상기 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하기 위해, 에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 포토 레지스트의 상기 제1 부분과 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭하고 상기 로우-k 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
  8. 제7항에 있어서,
    상기 포토 레지스트는 상기 제1 트렌치 및 상기 제2 트렌치를 충전하고, 상기 제1 마스크 층은 상기 포토 레지스트 위에 놓이는 것인,
    방법.
  9. 제7항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치는 상기 로우-k 유전체 층의 상부 표면과 하부 표면 사이의 중간 레벨에 바닥부를 가지는 것인,
    방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 로우-k 유전체 층(low-k dielectric layer)을 형성하는 단계;
    상기 로우-k 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 로우-k 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하기 위해 상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭하는 단계;
    포토 레지스트가 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지도록, 상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 상기 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트를 커버링하는 제1 마스크 층―상기 제1 마스크 층은 평탄한 블랭킷 층(blanket layer)임―을 형성하는 단계;
    상기 제1 마스크 층 위에 놓이는 제2 마스크 층을 형성하는 단계;
    별개의 프로세스 스텝을 이용하여 상기 제2 마스크 층에 제1 비아 개구 및 제2 비아 개구를 형성―상기 제1 비아 개구 및 상기 제2 비아 개구가 형성될 때, 상기 포토 레지스트는 상기 제1 마스크 층에 의해 완전히 커버됨―하는 단계;
    상기 제1 비아 개구 및 상기 제2 비아 개구를 상기 제1 마스크 층 내로 연장하기 위해 상기 제1 마스크 층을 에칭하는 단계;
    상기 포토 레지스트의 상기 제1 부분 및 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭함으로써, 상기 포토 레지스트의 상기 제1 부분 및 상기 제2 부분 내로 각각 상기 제1 비아 개구 및 상기 제2 비아 개구를 연장하는 단계; 및
    상기 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 각각 형성하기 위해 에칭 마스크로서 상기 포토 레지스트를 사용하여 상기 로우-k 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
KR1020160044731A 2016-01-11 2016-04-12 다수의 포토 다수의 에칭을 사용하는 비아 패턴화 KR101910238B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/992,515 US9412648B1 (en) 2016-01-11 2016-01-11 Via patterning using multiple photo multiple etch
US14/992,515 2016-01-11

Publications (2)

Publication Number Publication Date
KR20170083943A KR20170083943A (ko) 2017-07-19
KR101910238B1 true KR101910238B1 (ko) 2018-10-19

Family

ID=56556009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160044731A KR101910238B1 (ko) 2016-01-11 2016-04-12 다수의 포토 다수의 에칭을 사용하는 비아 패턴화

Country Status (5)

Country Link
US (5) US9412648B1 (ko)
KR (1) KR101910238B1 (ko)
CN (1) CN107017154B (ko)
DE (1) DE102016100766B4 (ko)
TW (1) TWI603382B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190035595A (ko) * 2017-09-25 2019-04-03 마벨 월드 트레이드 리미티드 울트라-하이 밀도 집적 회로들 내에서 정렬된 비아들을 생성하는 방법

Families Citing this family (313)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US9412648B1 (en) 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) * 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US10381226B2 (en) 2016-07-27 2019-08-13 Asm Ip Holding B.V. Method of processing substrate
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
CN108122820B (zh) * 2016-11-29 2020-06-02 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
CN107799401A (zh) * 2017-10-20 2018-03-13 上海华力微电子有限公司 一种增加高深宽比层次光刻工艺窗口的方法
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
WO2019103610A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. Apparatus including a clean mini environment
TWI779134B (zh) 2017-11-27 2022-10-01 荷蘭商Asm智慧財產控股私人有限公司 用於儲存晶圓匣的儲存裝置及批爐總成
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Asm 智慧財產控股公司 沈積方法
US11482412B2 (en) 2018-01-19 2022-10-25 Asm Ip Holding B.V. Method for depositing a gap-fill layer by plasma-assisted deposition
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Asm 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
CN112292477A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10515803B1 (en) * 2018-07-12 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple layer scheme patterning process
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Asm Ip私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
KR102674584B1 (ko) * 2019-01-04 2024-06-11 삼성전자주식회사 반도체 장치
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Asm 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
US11127825B2 (en) 2019-03-22 2021-09-21 International Business Machines Corporation Middle-of-line contacts with varying contact area providing reduced contact resistance
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー.ブイ. ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
US10847417B1 (en) * 2019-08-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー.ブイ. 成膜原料混合ガス生成装置及び成膜装置
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11205590B2 (en) 2019-09-21 2021-12-21 International Business Machines Corporation Self-aligned contacts for MOL
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
CN112635282A (zh) 2019-10-08 2021-04-09 Asm Ip私人控股有限公司 具有连接板的基板处理装置、基板处理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Asm Ip私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー.ブイ. 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210078405A (ko) 2019-12-17 2021-06-28 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
CN113161284A (zh) * 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
TW202129068A (zh) 2020-01-20 2021-08-01 荷蘭商Asm Ip控股公司 形成薄膜之方法及修飾薄膜表面之方法
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Asm Ip私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Asm Ip私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Asm Ip控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Asm Ip控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Asm Ip私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Asm Ip私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Asm Ip私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Asm Ip私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Asm Ip私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Asm Ip私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Asm Ip私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Asm Ip私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Asm Ip私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Asm Ip私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Asm Ip私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Asm Ip私人控股有限公司 注入器、及基板處理設備
TWI751819B (zh) * 2020-12-02 2022-01-01 華邦電子股份有限公司 半導體裝置之製造方法
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Asm Ip私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
US11908731B2 (en) * 2021-05-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Via-first self-aligned interconnect formation process
US11929281B2 (en) * 2021-06-17 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing oxidation by etching sacrificial and protection layer separately
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US20240047350A1 (en) * 2022-08-03 2024-02-08 Nanya Technology Corporation Metal structure having funnel-shaped interconnect and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070093057A1 (en) * 2005-05-27 2007-04-26 Ko-Ting Chen Method of reducing charging damage to integrated circuits during semiconductor manufacturing
US20120129337A1 (en) * 2010-11-22 2012-05-24 Shin-Chi Chen Dual damascene process
US20150380315A1 (en) 2010-07-26 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Crown Active Regions for FinFETs

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259680B1 (en) * 1997-10-01 2001-07-10 Adtran, Inc. Method and apparatus for echo cancellation
TW483104B (en) * 2001-01-10 2002-04-11 Macronix Int Co Ltd Dual damascene manufacturing method using photoresist top surface image method to improve trench first
US6853043B2 (en) 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
JP2006024811A (ja) 2004-07-09 2006-01-26 Sony Corp 半導体装置の製造方法
JP5532826B2 (ja) 2009-11-04 2014-06-25 富士通セミコンダクター株式会社 半導体素子の製造方法
US8916337B2 (en) 2012-02-22 2014-12-23 International Business Machines Corporation Dual hard mask lithography process
CN104124203B (zh) * 2013-04-28 2017-11-03 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN104216233B (zh) * 2013-06-05 2016-08-10 中芯国际集成电路制造(上海)有限公司 曝光方法
US9412648B1 (en) 2016-01-11 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Via patterning using multiple photo multiple etch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070093057A1 (en) * 2005-05-27 2007-04-26 Ko-Ting Chen Method of reducing charging damage to integrated circuits during semiconductor manufacturing
US20150380315A1 (en) 2010-07-26 2015-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming Crown Active Regions for FinFETs
US20120129337A1 (en) * 2010-11-22 2012-05-24 Shin-Chi Chen Dual damascene process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190035595A (ko) * 2017-09-25 2019-04-03 마벨 월드 트레이드 리미티드 울트라-하이 밀도 집적 회로들 내에서 정렬된 비아들을 생성하는 방법
KR102619000B1 (ko) 2017-09-25 2023-12-28 마벨 월드 트레이드 리미티드 울트라-하이 밀도 집적 회로들 내에서 정렬된 비아들을 생성하는 방법

Also Published As

Publication number Publication date
US20190326164A1 (en) 2019-10-24
TWI603382B (zh) 2017-10-21
US9754818B2 (en) 2017-09-05
US10340178B2 (en) 2019-07-02
US20190096752A1 (en) 2019-03-28
DE102016100766A1 (de) 2017-07-13
TW201737312A (zh) 2017-10-16
US20170365508A1 (en) 2017-12-21
CN107017154B (zh) 2019-11-01
US20170200636A1 (en) 2017-07-13
CN107017154A (zh) 2017-08-04
KR20170083943A (ko) 2017-07-19
US9412648B1 (en) 2016-08-09
US10141220B2 (en) 2018-11-27
US10510584B2 (en) 2019-12-17
DE102016100766B4 (de) 2019-02-07

Similar Documents

Publication Publication Date Title
KR101910238B1 (ko) 다수의 포토 다수의 에칭을 사용하는 비아 패턴화
US11049763B2 (en) Multi-patterning to form vias with straight profiles
KR101711264B1 (ko) 반도체 디바이스용 상호 접속 구조체를 형성하는 방법
CN106057772B (zh) 互连结构及其形成方法
US11171040B2 (en) Removing polymer through treatment
TWI536520B (zh) 半導體裝置及方法
KR20190013413A (ko) 상호접속 구조체 및 방법
US10163778B2 (en) Structure and formation method of damascene structure
US11594419B2 (en) Reduction of line wiggling
US20220102212A1 (en) Self-Aligned Via Formation Using Spacers
US20220102143A1 (en) Metal Hard Masks for Reducing Line Bending
US10879108B2 (en) Topographic planarization method for lithography process
TWI803209B (zh) 製造半導體元件之方法
KR102221324B1 (ko) 유전체 재료 내의 비아 프로파일을 튜닝하기 위한 프로세스
US20220367252A1 (en) Via-First Self-Aligned Interconnect Formation Process

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant