KR101910238B1 - 다수의 포토 다수의 에칭을 사용하는 비아 패턴화 - Google Patents

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Abstract

방법은 유전체 층을 형성하는 단계, 상기 유전체 층 위에 포토 레지스트를 형성하는 단계, 상기 포토 레지스트 위에 제1 마스크 층을 형성하는 단계 및 상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭이 수행되고, 제1-포토-제1-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭이 수행되고, 제2-포토-제2-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 상기 제1 마스크 층은 에칭 마스크로서 상기 제2 마스크 층을 사용하여 에칭된다. 제1 비아 패턴 및 제2 비아 패턴을 유전체 층 내로 동시에 전사하기 위해 포토 레지스트 및 유전체 층이 에칭된다.

Description

다수의 포토 다수의 에칭을 사용하는 비아 패턴화{VIA PATTERNING USING MULTIPLE PHOTO MULTIPLE ETCH}
웨이퍼 상에 집적 회로(intergrated circuit)의 피처(feature)를 형성하기 위해, 리소그래피 프로세스(lithography process)가 이용된다. 전형적인 리소그래피 프로세스는 포토 레지스트를 도포하는 것, 및 포토 레지스트 상에 패턴을 정의하는 것과 관련한다. 패턴화 포토 레지스트에서의 패턴은 리소그래피 마스크에 정의되고, 투명 부분(transparent portion)에 의해 또는 리소그래피 마스크에서의 불투명 부분(opaque portion)에 의해 정의된다. 패턴화 포토 레지스트에서의 패턴은 그 후에 에칭 단계를 통해 하부 피처에 전사되고, 여기서 패턴화 포토 레지스트는 에칭 마스크로서 사용된다. 에칭 단계 후에, 패턴화 포토 레지스트가 제거된다.
집적 회로의 증가하는 다운스케일링(downscaling)으로, 광학 근접성 영향은 리소그래피 마스크로부터 웨이퍼로 패턴을 전사하는데 있어서 점진적으로 더 큰 문제점을 발생시킨다. 2개의 별개 피처가 서로 너무 가까워질 때, 광학 근접성 영향은 최종 형성 피처가 서로 짧아지게 야기할 수 있다. 그와 같은 문제점을 해결하기 위해, 광학 근접성 영향을 발생시키지 않고서 피처 밀도를 강화하기 위해 더블-패턴화(double-patterning) 기술이 도입되었다. 더블 패턴화 기술 중 하나는 2-패턴화-2-에칭(2P2E)을 이용한다. 가깝게 위치된 피처는 2개의 리소그래피 마스크로 분리되고, 동일한 포토 레지스트 또는 2개의 포토 레지스트를 노출하기 위해 양쪽 리소그래피 마스크가 사용되었으며, 따라서 가깝게 위치된 패턴은 로우-k 유전체 층과 같은 동일한 층에 전사될 수 있다. 더블 패턴화 리소그래피 마스크의 각각에서, 피처 사이의 거리는 그 외의 단일 패턴화 마스크에서의 피처 사이의 거리에 걸쳐 증가한다. 더블 패턴화 리소그래피 마스크에서의 거리는 광학 근접성 영향의 임계 거리보다 더 크고, 따라서 광학 근접성 영향은 적어도 감소하거나 실질적으로 제거된다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1 내지 도 13은 일부 실시예에 따른 금속 라인 및 하부 비아의 형성에서 중간 스테이지의 단면도를 도시한다.
도 14는 일부 실시예에 따른 동일한 금속 라인 하부에 있고 연결되는 2개의 비아를 포함하는 집적 회로 구조의 단면도를 도시한다.
도 15는 일부 실시예에 따른 각각의 하부 금속 라인 하부에 있고 연결되는 2개의 비아를 포함하는 집적 회로 구조를 형성하기 위한 프로세스 흐름을 도시한다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것은 아니다.
또한, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작시에 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에서 사용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
집적 회로의 상호연결 구조에서 가깝게 위치된 비아를 형성하기 위한 다수의 패턴화 방법이 다양한 예시적인 실시예에 따라 제공된다. 비아를 형성하는 중간 스테이지(stage)가 도시된다. 일부 실시예의 일부 변화가 논의된다. 다양한 도면 및 예시적인 실시예 전반에서, 유사 엘리먼트를 지시하기 위해 유사 참조 부호가 사용된다.
도 1 내지 13은 일부 실시예에 따른 비아의 형성시에 중간 스테이지의 단면도를 도시한다. 도 1 내지 13에 도시되는 단계는 또한 도 15에 도시되는 프로세스 흐름(20)에 개략적으로 도시된다. 후속적인 논의에서, 도 1 내지 13에 도시된 프로세스 스텝은 도 15에서의 프로세스 스텝을 참조하여 논의된다.
도 1은 웨이퍼(10)의 단면도를 도시하고, 도시된 부분은 디바이스 다이의 일부이다. 본 개시물의 일부 실시예에 따르면, 웨이퍼(10)는 트랜지스터 및/또는 다이오드와 같은 능동 디바이스(active device) 및 가능하게는 커패시터, 인덕터, 저항기 및/또는 등과 같은 수동 디바이스를 포함하는 디바이스 웨이퍼이다.
본 개시물의 일부 실시예에 따르면, 웨이퍼(10)는 반도체 기판(12) 및 반도체 기판(12)의 상부 표면에 형성된 피처를 포함한다. 반도체 기판(12)은 결정 실리콘(crystalline silicon), 결정 게르마늄(crystalline germanium), 실리콘 게르마늄 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP\ 등과 같은 III-V 화합물 반도체를 포함할 수 있다. 반도체 기판(12)은 또한 벌크 실리콘 기판 또는 실리콘-온-절연체(Silicon-On-Insulator: SOI) 기판일 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation: STI) 구역(도시되지 않음)은 반도체 기판(12)에서의 능동 구역을 격리시키기 위해 반도체 기판(12)에 형성될 수 있다. 도시되지 않더라도, 스루-비아(through-via)는 웨이퍼(10)의 반대 측 상에 피처를 전기적으로 인터-커플링(inter-couple)하기 위해 사용된다. 그 내부에 트랜지스터를 포함할 수 있는 능동 디바이스(14)는 기판(12)의 상부 표면에 형성된다.
이하에 금속-간 유전체(Inter-Metal Dielectric: IMD) 층(16)으로 대안적으로 지칭되는 유전체 층(16)이 도 1에 더 도시된다. 본 개시물의 일부 실시예에 따르면, IMD 층(16)은 약 3.0, 약 2.5 또는 훨씬 더 낮은 유전체 상수(k-값)를 가지는 로우-k 유전체 재료로 형성된다. IMD 층(16)은 블랙 다이아몬드(Black Diamond)(어플라이드 머티어리얼즈(Applied Materials)의 등록 상표), 탄소-함유 로우-k 유전체 재료, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스퀴옥산(MethylSilsesQuioxane: MSQ) 등으로 형성될 수 있다. 본 개시물의 일부 실시예에 따르면, IMD 층(16)의 형성은 포로겐(porogen)-함유 유전체 재료를 증착하는 것과 그 후에 포로겐을 몰아내기 위해 경화 프로세스(curing process)를 수행하는 것을 포함하고, 그러므로 나머지 IMD 층(16)이 다공성이다.
전도성 피처(22)가 IMD(16)에 형성된다. 일부 실시예에 따르면, 확산 배리어 층(diffusion barrier layer)(18) 및 확산 배리어 층(18) 위에 구리-함유 재료(20)를 포함하는 전도성 피처(22)가 금속 라인이다. 확산 배리어 층(18)은 티타늄, 티타늄 질화물, 탄탈륨(tantalum), 탄탈륨 질화물 등을 포함할 수 있고 구리-함유 재료(20)에서의 구리가 IMD(16) 내로 확산하는 것을 방지하는 기능을 가질 수 있다. 전도성 라인(22)은 이후에 금속 라인(22)으로 지칭된다. 전도성 피처(22)는 단일 다마신 구조(damascene structure), 듀얼(dual) 다마신 구조를 가질 수 있고, 일부 실시예에서의 컨택트 플러그(contact plug)일 수 있다.
유전체 층(24)은 유전체 층(16) 및 전도성 라인(22) 위에 형성된다. 유전체 층(24)은 에칭 스톱 층(Etch Stop Layer: ESL)으로서 사용될 수 있고, 그러므로 설명 전반에 ESL(24)로 지칭된다. ESL(24)은 질화물, 실리콘-탄소 기반 재료, 탄소-도핑 산화물 및/또는 그 조합을 포함할 수 있다. 형성 방법은 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Depostion: PECVD) 또는 고밀도 플라즈마 CVD(High-Density Plasma CVD: HDPCVD), 원자 층 CVD(Atomic Layer CVD: ALCVD) 등을 포함한다. 일부 실시예에 따르면, 유전체 층(24)은 또한 구리와 같은 바람직하지 않은 엘리먼트가 후속적으로 형성되는 로우-k 유전체 층 내로 확산하는 것을 방지하기 위한 확산 배리어 층으로서 사용된다. ESL(24)은 탄소-도핑 산화물(Carbon-Doped Oxide: CDO), 탄소 포함 실리콘 산화물(SiOC) 또는 오르니틴 디카복실라아제(Ornithine decarboxylase: ODC)를 포함할 수 있다. ESL(24)은 또한 질소-도핑 실리콘 카바이드(Nitrogen-Doped silicon Carbide: NDC)로 형성될 수 있다. ESL(24)은 단일 층일 수 있거나 하나 이상의 층을 포함할 수 있다.
유전체 층(26)은 ESL(24) 위에 형성된다. 본 개시물의 일부 예시적인 실시예에 따르면, 유전체 층(26)은 로우-k 유전체 재료로 형성되고, 이하에 로우-k 유전체 층(26)으로 지칭된다. 로우-k 유전체 층(26)은 유전체 층(16)을 형성하기 위해 동일한 후보 재료로부터 선택된 재료를 사용하여 형성될 수 있다. 동일한 후보 재료로부터 선택될 때, 유전체 층(16 및 26)의 재료는 동일하거나 서로 다를 수 있다.
일부 실시예에 따르면, 층(28, 30 및 32)이 로우-k 유전체 층(26) 위에 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(202)로서 도시된다. 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)(28)은 로우-k 유전체 층(26) 위에 형성된다. ARL(28)은 일부 예시적인 실시예에 따라 산화물로 형성될 수 있는 무질소 ARL(Nitrogen-Free ARL: NFARL)일 수 있다. 예를 들어, NFARL은 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여 형성되는 실리콘 산화물을 포함할 수 있다.
마스크 층(30)이 ARL(28) 위에 형성된다. 마스크 층(30)은 또한 이하에서 하드마스크 층(30)으로 지칭된다. 일부 실시예에 따르면, 하드마스크 층(30)은 금속 질화물의 형태로 있을 수 있는 금속을 포함한다. 하드마스크 층(30)은 또한 실리콘 질화물과 같은 비-금속 질화물, 실리콘 산화질화물과 같은 산화질화물 등으로 형성될 수 있다. ARL(32)은 하드마스크 층(30) 위에 더 형성될 수 있다. ARL(32)은 또한 PECVD를 이용하여 형성된 실리콘 산화물과 같은 산화물로 형성될 수 있는 NFARL일 수 있다.
ARL(32) 및 마스크 층(30)이 트렌치(34)에, 트렌치(34)로부터 패턴화된다. 일부 실시예에 따르면, 트렌치(34)는 2-패턴화-2-에칭(2P2E) 프로세스를 이용하여 형성되고, 여기서 이웃하는 트렌치(34)가 광학 근접성 효과를 발생시키지 않고 서로 가까이 위치될 수 있도록 2개의 이웃하는 트렌치(34)가 서로 다른 리소그래피 프로세스를 이용하여 형성된다.
도 2를 참조하면, ARL(28) 및 로우-k 유전체 층(26)을 에칭하기 위해 패턴화 ARL(32) 및 마스크 층(30)이 에칭 마스크로서 사용된다. 따라서, 트렌치(34)가 로우-k 유전체 층(26) 내로 연장한다. 각각의 단계는 도 15에 도시된 프로세스 흐름에서 단계(205)로서 도시된다. 트렌치(34)의 바닥 표면이 로우-k 유전체 층(26)의 상부 표면과 하부 표면 사이의 중간 레벨에 있을 때 에칭이 완료된다. 에칭 동안, ARL(32)(도 1)은 마스크층(30)을 최상부 층으로 남겨둔채 소모될 수 있다.
도 3을 참조하면, 포토 레지스트(36)가 마스크 층(30) 위에 형성되고, 트렌치(34) 내로 충전된 일부 부분을 가진다(도 2). 각각의 단계는 도 15에 도시된 프로세스 흐름에서의 단계(206)로서 도시된다. 포토 레지스트(36)는 포토 레지스트(36)를 오버라잉하는 후속적으로 형성된 층이 평탄화 층일 수 있도록, 그리고 여전히 등각이면서 매우 얇을 수 있도록(예를 들어, 수백 옹스트롬의 두께를 가짐) 평탄한 상부 표면을 가진다.
다음에, 또한 마스크 층(38)으로 지칭되는 고-에칭-선택적 층(38)이 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(208)로서 도시된다. 고-에칭-선택적 층(38)은 서로 다른 특성을 가지는 적어도 2개의 층을 포함하고, 따라서 적절한 에천트가 사용될 때 고 에칭 선택성을 가진다. 본 개시물의 일부 실시예에 따르면, 층(38)은 층(40), 층(40) 위의 층(42) 및 층(42) 위의 층(44)을 포함한다. 예를 들어, 층(38)은 저온(Low-Temperature: LT) 산화물 층(40), LT 산화물 층(40) 위의 (TiN, AlN 또는 Al2O3와 같은) 금속 및/또는 질화물 함유 층을 포함한다. 층(42)은 하드마스크로서 사용될 수 있고, LT 산화물 층(40)은 로우-k 유전체 층(26)의 에칭에서의 마스크 층(42) 및/또는 하드마스크의 패턴화에서의 에칭 스톱 층으로서 사용될 수 있다.
대안적인 실시예에 따르면, 층(38)은 층(40 및 42)을 포함하지만 층(44)을 포함하지 않는다. 다른 대안적인 실시예에 따르면, 층(38)은 층(42 및 44)을 포함하지만 층(38)을 포함하지 않는다. 금속을 함유한 이후의 금속 질화물 층(42)은 층(38)에서의 하부 층이 에칭 스톱 층으로서 사용되는 동안, 에칭이 오버라잉 층을 층(38) 내에 패턴화되게 할 수 있도록, 적절한 에천트가 선택될 때 LT 산화물 층(40 및 44)에 대해 고 에칭 선택성을 가질 수 있다. 포토 레지스트(36)의 존재로 인해, 포토 레지스트(36)의 손상을 방지하기 위해 저온에서 층(40, 42 및 44)이 형성된다. 층(40, 42 및 44)의 형성 온도는 약 200℃보다 더 낮을 수 있고, 약 75℃ 내지 약 170℃ 사이의 범위에 있을 수 있다. 포토 레지스트(36) 상에 형성되는 층(40)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 다른 방법이 또한 이용될 수 있으면서, 플라즈마에 의해 포토 레지스트(36)에 대한 손상을 최소화하기 위해 원자 층 증착(Atomic Layer Deposition: ALD)을 이용하여 형성될 수 있다. (TiN과 같은) 층(42)은 PVD를 이용하여 형성될 수 있다. 층(40, 42 및 44)의 두께는 약 200Å 내지 약 400Å 사이의 범위에 있을 수 있다.
층(40, 42 및 44)의 재료는 다양한 조합으로부터 선택될 수 있다. 예를 들어, 복수의 에천트 그룹이 이하에 정렬되고, 그룹의 각각은 일부 비-에칭가능 재료가 또한 정렬되는 동안, 일부 에칭가능한 재료를 에칭하기 위해 적합한 에천트를 포함한다. 따라서, 층(38)에 오버라잉 층을 형성하기 위해 에칭가능한 재료가 사용될 수 있고, 층(38)에 바로 밑의 하부 층을 형성하기 위해 비-에칭가능한 재료가 사용될 수 있다. 예를 들어, H3PO4 또는 HNO3는 (알루미늄과 같은) 금속 또는 SiN을 위해 적합하고, SiO2, Si 및 포토 레지스트 중 어느 하나를 에칭하기 위해 적합하지 않다. NH4OH 또는 H2O2는 알루미늄 또는 폴리머를 에칭하기 위해 적합하고, SiO2, Si 및 SiN 중 어느 하나를 에칭하기 위해 적합하지 않다. 에칭은 또한 건식 에칭을 이용하여 수행될 수 있다. 예를 들어, 금속은 Cl2를 사용하여 에칭될 수 있고, 유전체 재료는 CxFy를 사용하여 에칭될 수 있고, 프로세스 가스의 흐름 속도는 에칭에서의 선택성을 개선하기 위해 조정될 수 있다.
도 3 내지 8은 비아 패턴을 형성하기 위한 2-포토-2-에칭 프로세스를 도시한다. 도 3 내지 5는 제1 패턴을 형성하기 위한 제1-포토-제1-에칭 프로세스에서의 중간 스테이지를 도시한다. 본 개시물의 일부 실시예에 따르면, 3중-층이 층(38) 위에 형성되고, 3중-층은 (또한 하부 층으로 알려지는) 바닥 층(46), 바닥 층(46) 위에 중간 층(48) 및 중간 층(48) 위에 상부 층(50)을 포함한다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서 단계(210)로서 도시된다. 일부 실시예에 따르면, 바닥 층(46) 및 상부 층(50)은 포토 레지스트로 형성된다. 중간 층(48)은 (실리콘 질화물과 같은) 질화물), (실리콘 산화질화물과 같은) 산화질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 재료로 형성될 수 있다. 중간 층(48)은 상부 층(50) 및 바닥 층(46)에 대해 높은 에칭 선택성을 가지고, 따라서 상부 층(50)은 중간 층(48)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있고, 중간 층(48)은 바닥 층(46)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있다. 개구(52)를 생성하기 위해, 로우-k 유전체층(26)에 형성되는 비아(70A)의 패턴을 가지는 상부 층(50)이 패턴화된다.
다음에, 상부 층(50)의 패턴이 중간 층(48)으로 전사되도록 에칭 마스크로서 패턴화 상부 층(50)을 사용하여 에칭된다. 최종 구조는 도 4에 도시된다. 중간 층(48)의 패턴화 동안, 상부 층(50)이 적어도 부분적으로, 또는 전부 소모된다. 중간 층(48)이 관통 에칭된 후에, 바닥 층(46)이 패턴화되고, 여기서 중간 층(48)은 에칭 마스크로서 사용된다. 상부 층(50)은 또한 중간 층(48)의 패턴화에서 완전히 소모되지 않았다면 바닥 층의 패턴화 동안 완전히 소모될 것이다.
하부 층(44)을 에칭하기 위해 바닥 층(46) 및 오버라잉 중간 층(48)이 에칭 마스크로서 사용되고, 그 에칭 프로세스는 제1 에칭 프로세스로 지칭된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서 단계(212)로서 도시된다. 개구(52)는 따라서 층(44) 내로 연장하고, 층(42)은 개구(52)에 대해 노출된다. 중간 층(48) 및 층(44) 둘 다가 무기 재료로 형성되고, 서로에 관하여 낮은 에칭 선택성을 가질 수 있을 수 있기 때문에, 중간 층(48)이 소모될 수 있고, 바닥 층(46)은 층(44)의 후속적인 에칭에서 에칭 마스크로서 동작한다. 층(44)의 패턴화 동안, 중간 층(48) 및 층(44)에서보다 더 낮은 에칭 속도에서라도, 바닥 층(46)이 또한 소모된다. 따라서, 층(44)의 패턴화가 완료된 때에, 바닥 층(46)의 두께가 감소한다.
에칭 후에, 포토 레지스트를 포함하는 나머지 바닥 층(46)이 애싱 프로세스(ashing process)에서 제거되고, 여기서 산소가 바닥 층(46)을 제거하기 위해 사용된다. 최종 구조는 도 5에 도시된다. 도 4 및 5에 도시된 바와 같이, 로우-k 유전체 층(26) 및 포토 레지스트(36)는 층(40 및 42)에 의해 제공되는 보호로 인해 애싱 프로세스에서 손상되지 않는다.
도 6 내지 8은 층(44)의 패턴화에서 제2-포토-제2-에칭 프로세스를 도시한다. 본 개시물의 일부 실시예에 따르면, 도 6에 도시된 바와 같이, 제2의 3중-층이 층(44)위에 형성된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(214)로서 도시된다. 제2의 3중-층은 바닥 층(54), 바닥 층(54) 위에 중간 층(56) 및 중간 층(56) 위에 상부 층(58)을 포함한다. 일부 실시예에 따르면, 바닥 층(46) 및 상부 층(50)은 포토 레지스트로 형성된다. 중간 층(56)은 (실리콘 질화물과 같은) 질화물, (실리콘 산화질화물과 같은) 산화질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 재료로 형성될 수 있다. 중간 층(56)은 상부 층(58) 및 바닥 층(54)에 대해 높은 에칭 선택성을 가지고, 따라서 상부 층(58)은 중간 층(56)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있고, 중간 층(56)은 바닥 층(54)을 패턴화하기 위한 에칭 마스크로서 사용될 수 있다. 개구(60)를 생성하기 위해, 로우-k 유전체 층(26)에 형성되는 비아(70B)의 패턴(도 13)을 가지는 상부 층(58)이 패턴화된다.
상부 층(58)의 패턴이 중간 층(56)에 전사되도록 에칭 마스크로서 패턴화 상부 층(58)을 사용하여 중간 층(56)이 에칭된다. 최종 구조는 도 7에 도시된다. 중간 층(56)의 패턴화 동안, 상부 층(58)이 또한 소모될 수 있다. 중간 층(56)이 관통 에칭된 후에, 바닥 층(54)이 패턴화된 후에, 층(44)의 에칭이 후속한다. 개구(60)는 따라서 층(44) 내로 연장하고, 층(42)이 개구(60)에 대해 노출된다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(216)로서 도시된다. 에칭 후에, 포토 레지스트를 포함하는 나머지 바닥 층(54)(도 7)은 애싱 프로세스에서 제거되고, 바닥 층(54)을 제거하기 위해 산소가 사용된다. 최종 구조는 도 8에 도시된다. 도 7 및 8에 도시된 바와 같이, 층(40 및 42)에 의해 제공되는 보호로 인해 로우-k 유전체 층(26) 및 포토 레지스트(36)가 애싱 프로세스에서 손상되지 않는다.
도 9 및 10은 로우-k 유전체 층(26) 내로의 비아 패턴의 전사를 도시한다. 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(218)로서 도시된다. 도 9를 참조하면, 하부 층(40)을 에칭하기 위해 층(42)(도 8)이 에칭 마스크로서 사용된다. 본 개시물의 일부 실시예에 따르면, 도 9에 도시된 바와 같이 패턴화 층(40)을 남겨두면서, 에칭 후에 하드마스크 층(42)이 제거된다. 대안적인 실시예에 따르면, 층(40)의 패턴화 후에, 도 9에서의 점선에 의해 도시된 바와 같이, 하드마스크 층(42)(도 8)이 비제거된 채로 남아있다.
후속적인 단계에서, 도 10에 도시된 바와 같이, 포토 레지스트(36)가 에칭되고, 여기서 층(40)(또는 제거되지 않는다면 층(42))은 에칭 마스크로서 사용된다. 포토 레지스트(36)의 에칭은 로우-k 유전체 층(26)의 상부 표면 상에서 스톱한다. 비아 개구(64 및 66)가 로우-k 유전체 층(26)의 하부 부분에 형성되도록, 로우-k 유전체 층(26)을 에칭하기 위해 포토 레지스트(36)가 에칭 마스크로서 사용된다. ESL(24)이 노출될 때까지 에칭이 수행된다. ESL(24)이 하나 이상의 층을 포함할 때, ESL(24)의 최상부 층이 또한 관통 에칭되고, 에칭은 ESL(24)의 바닥 층 상에서 스톱한다.
비아 개구(64 및 66)의 형성 후에, 예를 들어, 프로세스 가스로서 산소(O2)를 사용한 애싱을 통해, 애싱 프로세스에서 나머지 포토 레지스트(36)가 제거된다. 마스크 층(30)이 그 후에 에칭되고, 도 11에서의 구조를 발생시킨다.
일부 실시예에 따르면, 도 3 내지 8에 도시된 바와 같이, 제1-포토-제1-에칭 및 제2-포토-제2-에칭에서 형성되는 패턴은 로우-k 유전체 층(26)에 직접 형성되기보다는 오히려, 포토 레지스트(36) 위에 층(층(44) 도 8)에서 보존된다. 따라서, 로우-k 유전체 층(26)에서의 비아 개구(64 및 66)의 형성은 단지 포토 레지스트(36)의 단일 애싱 프로세스에 관련한다. 이것은 종래의 2P2E 프로세스와 다르고, 여기서 2P2E 프로세스의 각각에서의 비아 개구의 형성은 로우-k 유전체 층 내로 직접 에칭하는 것과 관련하고, 따라서 포토 레지스트는 2P2E 프로세스의 각각에 대해 형성되어야 한다. 결과적으로, 종래의 2P2E 프로세스는 2개의 포토 레지스트의 애싱 및 2개의 애싱 프로세스에 대한 로우-k 유전체 층의 노출을 필요로 한다. 애싱 프로세스는 단일 애싱 프로세스를 채택함으로써, 로우-k 유전체 층의 손상을 야기하기 때문에, 로우-k 유전체 층의 손상은 본 개시물의 실시예에 따라 최소화된다.
도 12를 참조하면, 에칭 스톱 층(24)이 관통 에칭되어, 하부의 전도성 라인(22)을 드러나게 한다. 도 13은 비아 개구(64 및 66)(도 12) 각각에서의 전도성 비아(70)(70A 및 70B를 포함)의 형성을 도시한다. 전도성 라인(68)(68A 및 68B를 포함)이 또한 트렌치(34)에 형성된다(도 12). 각각의 단계는 도 15에 도시되는 프로세스 흐름에서의 단계(220)로서 도시된다. 비아(70) 및 전도성 라인(68)은 확산 배리어 층, 접착 층 등과 같은 라이너(liner)(72)를 포함할 수 있다. 라이너(72)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 또는 다른 대안으로 형성될 수 있다. 전도성 라인(68)의 내부 재료(74)는 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄 등과 같은 전도성 재료를 포함한다. 일부 실시예에 따르면, 비아(70) 및 전도성 라인(68)의 형성은 라이너(72)를 형성하기 위해 블랭킷 증착을 수행하는 것, 구리 또는 구리 합금의 얇은 시드 층(seed layer)을 증착하는 것, 및 예를 들어, 전기-도금(electro-plating), 무전해 도금(electro-less plating), 증착 등을 통해 금속(74)으로 비아 개구(64/66) 및 트렌치(34)의 나머지를 충전하는 것을 포함한다. 전도성 라인(68)의 표면 높이를 맞추기 위해, 그리고 유전체 층(26)의 상부 표면으로부터 과잉 전도성 재료를 제거하기 위해 화학 기계적 평탄화(CMP)와 같은 평탄화가 수행될 수 있다. 후속적인 단계에서, 유전체 ESL 층(76)이 형성되고, 더 많은 로우-k 유전체 층 및 금속 라인 및 비아(도시되지 않음)가 형성될 수 있다.
일부 실시예에 따르면, 논의된 바와 같으 프로세스 스텝은 3-포토-3-에칭 프로세스 상에서 이용될 수 있다. 이들 실시예에서, 층(44)에 제3 비아의 패턴을 형성하기 위해 제3-포토-제3-에칭이 수행될 수 있고, 여기서 제3 패턴은 개구(52 및 60)(도 8)로서 로우-k 유전체 층(26)까지 아래로 동시에 전사된다. 도 8에 도시되는 단계와 도 9에 도시되는 단계 사이에 제3-포토-제3-에칭이 삽입될 수 있다. 제3-포토-제3-에칭의 프로세스 스텝은 도 6 내지 8에 도시된 단계와 유사하고, 따라서 본원에서 반복되지 않는다.
도 1 내지 13에 도시되는 프로세스 스텝은 각각 그 자신의 오버라잉 금속 라인에 연결되는 2개의 비아의 형성을 도시한다. 동일한 오버라잉 금속 라인 바로 아래에 있고 그에 연결되는 비아를 형성하기 위해 동일한 프로세스 스텝이 이용될 수 있다. 프로세스 스텝은 동시에 수행되고, 도 1 내지 13에 도시되는 프로세스 스텝을 공유하고, 어떠한 추가적인 프로세스 스텝도 추가되지 않는다. 예를 들어, 도 14는 2P2E 프로세스를 이용하여 형성되는 비아(174 및 274)를 포함하는 구조를 도시한다. 비아(174 및 274)는 동일한 오버라잉 전도성 라인(168) 아래에 있고 그에 연결된다. 더욱이, 도 13에서의 비아(70A)의 패턴을 정의하는 바와 같이, 동일한 프로세스 스텝(3-5)에 의해, 비아(174)의 패턴이 동시에 정의되고, 도 13에서의 비아(70B)의 패턴을 정의하는 바와 같이, 동일한 프로세스 스텝(6-8)에 의해, 비아(274)의 패턴이 동시에 정의된다.
본 개시물의 실시예는 일부 유용한 피처를 가진다. 본 개시물의 일부 실시예에 따르면, 2P2E(또는 3P3E) 프로세스에 형성되는 패턴을 보존하기 위해 마스크 층이 사용된다. 패턴은 그 후에 로우-k 유전체 층 내로 동시에 전사된다. 따라서, 얼마나 많은 포토-및-에칭 단계가 이용되든지 관계없이, 비아 및 금속 라인의 형성은 그 애싱이 로우-k 유전체 층의 손상을 야기할 수 있는 단일 포토 레지스트 층에만 관련한다. 로우-k 유전체 층은 오버라잉 포토 레지스트 및 마스크 층에 의해 보호되기 때문에 2P2E 프로세스에서의 포토 레지스트의 애싱은 로우-k 유전체 층의 손상을 발생시키지 않는다. 추가로, 2P2E 프로세스를 통해, 비아가 오버라잉 금속 라인에 접합하는 코너는 불리하게 둥글게 되기보다는, 날카로운 프로파일(profile)을 가진다.
본 개시물의 일부 실시예에 따르면, 방법은 유전체 층을 형성하는 단계, 유전체 층 위에 포토 레지스트를 형성하는 단계, 포토 레지스트 위에 제1 마스크 층을 형성하는 단계, 및 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭이 수행되고, 제1-포토-제1-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱한다. 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭이 수행되고, 제2-포토-제2-에칭은 제1 마스크 층의 상부 표면 상에서 스톱한다. 제1 마스크 층은 에칭 마스크로서 상기 제2 마스크 층을 사용하여 에칭된다. 제1 비아 패턴 및 제2 비아 패턴을 유전체 층 내로 동시에 전사하기 위해 포토 레지스트 및 유전체 층이 에칭된다.
본 개시물의 일부 실시예에 따르면, 방법은 기판 위에 로우-k 유전체 층을 형성하는 단계, 트렌치를 형성하기 위해 로우-k 유전체 층을 에칭하는 단계, 로우-k 유전체 층 위에 제1 마스크 층을 형성하는 단계 및 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계를 포함한다. 방법은 제1 패턴화 스텝에서, 제2 마스크 층에 제1 비아 패턴을 형성하는 단계 및 제2 패턴화 스텝에서, 제2 마스크 층에 제2 비아 패턴을 형성하는 단계를 더 포함한다. 제1 비아 패턴 및 제2 비아 패턴을 제1 마스크 층 내로 동시에 전사하기 위해 에칭 마스크로서 제2 마스크 층을 사용하여 제1 마스크 층이 에칭된다. 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하기 위해 에칭 마스크로서 제1 마스크 층을 사용하여 로우-k 유전체 층이 에칭된다.
본 개시물의 일부 실시예에 따르면, 반도체 기판 위에 로우-k 유전체 층을 형성하는 단계, 제1 트렌치 및 제2 트렌치를 형성하기 위해 로우-k 유전체 층을 에칭하는 단계, 제1 트렌치를 충전하는 제1 부분 및 제2 트렌치를 충전하는 제2 부분을 가지는 포토 레지스트를 도포하는 단계, 포토 레지스트를 커버링하는 제1 마스크 층을 형성하는 단계 및 제1 마스크 층 위에 놓이는 제2 마스크 층을 형성하는 단계를 포함한다. 제1 마스크 층은 평탄한 블랭킷 층(blanket layer)이다. 별개의 프로세스 스텝을 이용하여 상기 제1 마스크 층에 제1 비아 개구 및 제2 비아 개구가 형성된다. 제1 비아 개구 및 제2 비아 개구가 형성될 때, 포토 레지스트는 제1 마스크 층에 의해 완전히 커버된다. 제1 비아 개구 및 제2 비아 개구를 제1 마스크 층 내로 연장하기 위해 제1 마스크 층이 에칭된다. 포토 레지스트의 제1 부분 및 제2 부분 각각 내로 제1 비아 개구 및 제2 비아 개구가 연장된다. 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구 각각을 형성하기 위해 에칭 마스크로서 포토 레지스트를 사용하여 로우-k 유전체 층이 에칭된다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    유전체 층을 형성하는 단계;
    상기 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭함으로써, 상기 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하는 단계;
    상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 포토 레지스트를 형성하는 단계로서, 상기 포토 레지스트는 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지는 것인, 포토 레지스트를 형성하는 단계;
    상기 포토 레지스트 위에 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계;
    상기 제2 마스크 층에 제1 비아 패턴을 형성하기 위해 제1-포토-제1-에칭(first-photo-first-etching)―상기 제1-포토-제1-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱(stop)함―을 수행하는 단계;
    상기 제2 마스크 층에 제2 비아 패턴을 형성하기 위해 제2-포토-제2-에칭―상기 제2-포토-제2-에칭은 상기 제1 마스크 층의 상부 표면 상에서 스톱함―을 수행하는 단계;
    에칭 마스크로서 상기 제2 마스크 층을 사용하여 상기 제1 마스크 층을 에칭하는 단계; 및
    상기 제1 비아 패턴 및 상기 제2 비아 패턴을 상기 유전체 층 내로 동시에 전사하기 위해, 에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 포토 레지스트의 상기 제1 부분과 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭하고 상기 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 유전체 층은 에칭 마스크로서 상기 에칭된 포토 레지스트를 사용하여 에칭되는 것인,
    방법.
  3. 제1항에 있어서,
    상기 포토 레지스트는 상기 제1 트렌치 및 상기 제2 트렌치를 충전하고, 상기 제1 비아 패턴은 상기 제1 트렌치 및 상기 제2 트렌치 하부에 있고 상기 제1 트렌치 및 상기 제2 트렌치에 연결되는 비아 개구(via opening)로서 전사되는 것인,
    방법.
  4. 제1항에 있어서,
    상기 제1 마스크 층 하부에 제3 마스크 층을 형성―상기 제1 마스크 층을 에칭하는 것은 상기 제3 마스크 층의 상부 표면 상에서 스톱함―하는 단계; 및
    에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 제3 마스크 층을 에칭하는 단계
    를 더 포함하는,
    방법.
  5. 제1항에 있어서,
    상기 제1-포토-제1-에칭 및 상기 제2-포토-제2-에칭은 각각 삼중-층(tri-layer)을 사용하여 수행되는 것인,
    방법.
  6. 제1항에 있어서,
    상기 포토 레지스트는 평탄한 상부 표면을 가지고, 상기 제1 마스크 층 및 상기 제2 마스크 층은 평탄한 층인 것인,
    방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 로우-k 유전체 층(low-k dielectric layer)을 형성하는 단계;
    상기 로우-k 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 로우-k 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하기 위해, 상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭하는 단계;
    상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 포토 레지스트를 형성하는 단계로서, 상기 포토 레지스트는 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지는 것인, 포토 레지스트를 형성하는 단계;
    상기 로우-k 유전체 층 위에 제1 마스크 층을 형성하는 단계;
    상기 제1 마스크 층 위에 제2 마스크 층을 형성하는 단계;
    제1 패턴화 스텝(patterning step)에서, 상기 제2 마스크 층에 제1 비아 패턴을 형성하는 단계;
    제2 패턴화 스텝에서, 상기 제2 마스크 층에 제2 비아 패턴을 형성하는 단계;
    상기 제1 비아 패턴 및 상기 제2 비아 패턴을 상기 제1 마스크 층 내로 동시에 전사하기 위해 에칭 마스크로서 상기 제2 마스크 층을 사용하여 상기 제1 마스크 층을 에칭하는 단계; 및
    상기 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 형성하기 위해, 에칭 마스크로서 상기 제1 마스크 층을 사용하여 상기 포토 레지스트의 상기 제1 부분과 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭하고 상기 로우-k 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
  8. 제7항에 있어서,
    상기 포토 레지스트는 상기 제1 트렌치 및 상기 제2 트렌치를 충전하고, 상기 제1 마스크 층은 상기 포토 레지스트 위에 놓이는 것인,
    방법.
  9. 제7항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치는 상기 로우-k 유전체 층의 상부 표면과 하부 표면 사이의 중간 레벨에 바닥부를 가지는 것인,
    방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 로우-k 유전체 층(low-k dielectric layer)을 형성하는 단계;
    상기 로우-k 유전체 층 상에 반사-방지 코팅 층(Anti-Reflectvie coating Layer: ARL)을, 상기 ARL 상에 하드마스크 층을 형성하는 단계;
    상기 하드마스크 층을 패턴화하는 단계;
    상기 로우-k 유전체 층 내에 제1 트렌치(trench) 및 제2 트렌치를 형성하기 위해 상기 패턴화된 하드마스크 층을 이용하여 상기 ARL을 에칭하는 단계;
    포토 레지스트가 상기 제1 트렌치를 충전하는 제1 부분 및 상기 제2 트렌치를 충전하는 제2 부분을 가지도록, 상기 패턴화된 하드마스크 층 상 및 상기 제1 트렌치 및 상기 제2 트렌치 내에, 상기 포토 레지스트를 도포하는 단계;
    상기 포토 레지스트를 커버링하는 제1 마스크 층―상기 제1 마스크 층은 평탄한 블랭킷 층(blanket layer)임―을 형성하는 단계;
    상기 제1 마스크 층 위에 놓이는 제2 마스크 층을 형성하는 단계;
    별개의 프로세스 스텝을 이용하여 상기 제2 마스크 층에 제1 비아 개구 및 제2 비아 개구를 형성―상기 제1 비아 개구 및 상기 제2 비아 개구가 형성될 때, 상기 포토 레지스트는 상기 제1 마스크 층에 의해 완전히 커버됨―하는 단계;
    상기 제1 비아 개구 및 상기 제2 비아 개구를 상기 제1 마스크 층 내로 연장하기 위해 상기 제1 마스크 층을 에칭하는 단계;
    상기 포토 레지스트의 상기 제1 부분 및 상기 포토 레지스트의 상기 제2 부분을 동시에 에칭함으로써, 상기 포토 레지스트의 상기 제1 부분 및 상기 제2 부분 내로 각각 상기 제1 비아 개구 및 상기 제2 비아 개구를 연장하는 단계; 및
    상기 로우-k 유전체 층에 제1 비아 개구 및 제2 비아 개구를 각각 형성하기 위해 에칭 마스크로서 상기 포토 레지스트를 사용하여 상기 로우-k 유전체 층을 에칭하는 단계
    를 포함하는,
    방법.
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