JPH01189141A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01189141A JPH01189141A JP1430188A JP1430188A JPH01189141A JP H01189141 A JPH01189141 A JP H01189141A JP 1430188 A JP1430188 A JP 1430188A JP 1430188 A JP1430188 A JP 1430188A JP H01189141 A JPH01189141 A JP H01189141A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路等の半導体装置の構造に関し、特に
、半導体基板の表、裏画面の金属配線を実用化する為の
両面配線相互間の電気的接続手段に関する。
、半導体基板の表、裏画面の金属配線を実用化する為の
両面配線相互間の電気的接続手段に関する。
従来の技術
従来、半導体基板表面に形成された金属配線を基板裏面
に延長形成するために、表、裏の金属配線間を接続する
手段とし°ζは、理論的可能性として基板にスルーホー
ルを形成し、その内壁に金属膜を形成する方法が考えら
れる。
に延長形成するために、表、裏の金属配線間を接続する
手段とし°ζは、理論的可能性として基板にスルーホー
ルを形成し、その内壁に金属膜を形成する方法が考えら
れる。
発明が解決しようとする問題点
上述した従来の手段は、一般にスルーホールの内壁が基
板面に対してほぼ垂、直となるために、そこに金属膜を
均一な厚さに形成することは現実には不可能に近く、製
造上の歩留りあるいは回路動作上の信頼性が著しく低下
する欠点がある。
板面に対してほぼ垂、直となるために、そこに金属膜を
均一な厚さに形成することは現実には不可能に近く、製
造上の歩留りあるいは回路動作上の信頼性が著しく低下
する欠点がある。
又、スルーホール内の金属を基板裏面へ頭出しする場合
には、裏面研削のみをその手段とするとスルーホール内
の金属を不規則に破壊する可能性が有り、それが断線あ
るいは短絡の原因となる虞がある。
には、裏面研削のみをその手段とするとスルーホール内
の金属を不規則に破壊する可能性が有り、それが断線あ
るいは短絡の原因となる虞がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な半導体装置を提供
することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な半導体装置を提供
することにある。
発明の従来技術に対する相違点
上述した従来の手段に対し、本発明は、スルーホール内
の電導物質を主として多結晶シリコンによって構成し、
その裏面配線への接続の為の裏面への頭出しには裏面研
削等の適用を可能としている。
の電導物質を主として多結晶シリコンによって構成し、
その裏面配線への接続の為の裏面への頭出しには裏面研
削等の適用を可能としている。
問題点を解決するための手段
上記目的を達成する為に、本発明に係る半導体装置は、
半導体基板上に形成された溝と、半導体基板の表、裏の
金属配線層相互間を電気的に接続することを目的として
前記溝内に埋め込まれた多結晶シリコン層とを備えて構
成される。
半導体基板上に形成された溝と、半導体基板の表、裏の
金属配線層相互間を電気的に接続することを目的として
前記溝内に埋め込まれた多結晶シリコン層とを備えて構
成される。
実施例
次に本発明をその好ましい各実施例について図面を参照
して具体的に説明する９第１図は本発明に係る半導体装
置の第１の実施例における集積回路チップについてカバ
ー工程前の概観を示したものであり、（ａ）は断面構造
図、＜１＋）は（ａ）を上から見た平面図である。又第
２図は第１図（１）の溝部分を含む側端部について、シ
リコン基板加工工程の初めから裏面配線を完了する迄の
各工程の断面構造の拡大図を（ａ）〜（ｉ）に進行順に
示したものである。
して具体的に説明する９第１図は本発明に係る半導体装
置の第１の実施例における集積回路チップについてカバ
ー工程前の概観を示したものであり、（ａ）は断面構造
図、＜１＋）は（ａ）を上から見た平面図である。又第
２図は第１図（１）の溝部分を含む側端部について、シ
リコン基板加工工程の初めから裏面配線を完了する迄の
各工程の断面構造の拡大図を（ａ）〜（ｉ）に進行順に
示したものである。
第１図（ａ）は（ｂ）のｘ−ｘ’線での断面に相当し、
溝６内の多結晶シリミン５は電子回路から延びたアルミ
配線３に電気的に接続されている。
溝６内の多結晶シリミン５は電子回路から延びたアルミ
配線３に電気的に接続されている。
以下に第２図（ａ）〜（ｉ）に基づいて詳細に説明する
。
。
先ず（ａ）の様にレジスト２の塗布、回路パター〉゛投
写、現像とその後のエツチングにより、例えば開口面積
５００μｍ２及び深さ１００μｍ程度の溝を形成する。
写、現像とその後のエツチングにより、例えば開口面積
５００μｍ２及び深さ１００μｍ程度の溝を形成する。
次にレジスト除去後に、溝内の絶縁膜を兼ねて酸化マス
ク用の窒化膜Ｉ４を熱処理等で形成し、さらにＣＶＤ法
等を用いて多結晶シリコン３を堆積しくｂ）とする０次
にウェハ表面の全面エツチングによって溝以外の多結晶
シリコンを取り去った後に、（Ｌ）の如くレジスト５の
塗布、回路バター〉投写。
ク用の窒化膜Ｉ４を熱処理等で形成し、さらにＣＶＤ法
等を用いて多結晶シリコン３を堆積しくｂ）とする０次
にウェハ表面の全面エツチングによって溝以外の多結晶
シリコンを取り去った後に、（Ｌ）の如くレジスト５の
塗布、回路バター〉投写。
現像とその後のエツチングにより酸化マスク用の窒（ヒ
膜１４を残し、ボロン・イオン１６の注入を行う。
膜１４を残し、ボロン・イオン１６の注入を行う。
次にレジスト除去１麦に長時間熱酸化を行って（ｄ）の
フィールド酸化膜１７とチャネルストッパの高濃度Ｐ膨
拡散層１８を形成した後、レジスト１９の塗布、回路パ
ターン投写、現像及びエツチングによって溝周辺以外の
窒化膜を除去する。
フィールド酸化膜１７とチャネルストッパの高濃度Ｐ膨
拡散層１８を形成した後、レジスト１９の塗布、回路パ
ターン投写、現像及びエツチングによって溝周辺以外の
窒化膜を除去する。
次いでレジスト除去後、ゲート酸化膜２０と多結晶シリ
コン２１を熱酸化及びＣＶＤ法等によって順次形成し、
レジスト２２の塗布、回路パターン投写、現像及びエツ
チングによって（ｅ）とし、さらにひ素イオン２３の注
入を行う。
コン２１を熱酸化及びＣＶＤ法等によって順次形成し、
レジスト２２の塗布、回路パターン投写、現像及びエツ
チングによって（ｅ）とし、さらにひ素イオン２３の注
入を行う。
次にアニール処理による高濃度ｎ膨拡散層２６の形成後
にＰＳＧ２４をＣＶＤ法等で形成し、レジストの塗布、
回路パターン投写、現像及びエツチングとレジスト除去
の後に、アルミニウム２５のスパッタリングとその後の
レジスト塗布から除去に至る工程を経て（ｒ）が形成さ
れる。この時点のチップ全体の概観図に相当するものが
第１図である。
にＰＳＧ２４をＣＶＤ法等で形成し、レジストの塗布、
回路パターン投写、現像及びエツチングとレジスト除去
の後に、アルミニウム２５のスパッタリングとその後の
レジスト塗布から除去に至る工程を経て（ｒ）が形成さ
れる。この時点のチップ全体の概観図に相当するものが
第１図である。
続いて裏面配線工程に移る前に、表面の電気的、機械的
、環境的保護を目的として、ＰＳＧ 、窒化膜、多結晶
シリコン、又は樹脂等による厚いカバー層２７を形成し
てｔ＆に、裏面研削あるいは裏面エツチングによって溝
内の多結晶シリコン１３の裏面への頭出しを行い（ｇ）
とする。
、環境的保護を目的として、ＰＳＧ 、窒化膜、多結晶
シリコン、又は樹脂等による厚いカバー層２７を形成し
てｔ＆に、裏面研削あるいは裏面エツチングによって溝
内の多結晶シリコン１３の裏面への頭出しを行い（ｇ）
とする。
次に絶縁の為のＰＳＧ２８をＣＶＤ法等で形成した後に
、レジスト工程等による選択エツチングによって溝部分
のＰＳＧに回路配線上必要な穴あけを行い、さらにアル
ミニウム２９のスパッタリング及びレジスト工程等によ
る選択エツチングによって裏面アルミニウム配線パター
ンを形成して（ｈ）とする。
、レジスト工程等による選択エツチングによって溝部分
のＰＳＧに回路配線上必要な穴あけを行い、さらにアル
ミニウム２９のスパッタリング及びレジスト工程等によ
る選択エツチングによって裏面アルミニウム配線パター
ンを形成して（ｈ）とする。
最後に裏面カバー３０をｐｓｃ 、窒化膜、樹脂等で形
成して（ｉ）とすることにより、表、裏の配線パターン
を神内の多結晶シリコ〉・層によって接続した半導体装
置が完成する。
成して（ｉ）とすることにより、表、裏の配線パターン
を神内の多結晶シリコ〉・層によって接続した半導体装
置が完成する。
尚、前記（ｂ）の溝内への多結晶シリコン堆積に際して
その導電性を増すことを目的として途中でイオン注入あ
るいは多結晶シリコン以外の導電性物質の埋め込みを行
うことで導電特性の向上が可能となる。又、（ａ）に於
ける清の開口面積と深さの数値は一例であり、裏面配線
の寸法あるいは目的によ−）では変更可能である。
その導電性を増すことを目的として途中でイオン注入あ
るいは多結晶シリコン以外の導電性物質の埋め込みを行
うことで導電特性の向上が可能となる。又、（ａ）に於
ける清の開口面積と深さの数値は一例であり、裏面配線
の寸法あるいは目的によ−）では変更可能である。
第３図は本発明の第２の実施例を示す断面構造図であり
、集積回路チップの周辺のみならず電子回路形成部分内
に対しても裏面配続接続用の溝及び多結晶シリコンを配
置したものである。
、集積回路チップの周辺のみならず電子回路形成部分内
に対しても裏面配続接続用の溝及び多結晶シリコンを配
置したものである。
尚、本箱２の実施例のシリコン基板から裏面配線完了に
至る加工方法は第１の実施例について示した第２図と同
様の方法により実施できる。
至る加工方法は第１の実施例について示した第２図と同
様の方法により実施できる。
この第２の実施例では比較的小面積のチップサイズ内に
も多数の裏面配線接続用溝を設けることが可能となる利
点がある。
も多数の裏面配線接続用溝を設けることが可能となる利
点がある。
発明の詳細
な説明したように、本発明によれば、半導体装置表面の
金属配線層の下に多結晶シリコンを埋め込んだ溝を予め
形成しておくことにより、裏面配線への電気的接続手段
として利用でき、その溝の開口面積は比較的小面積化が
可能であるから電子回路形成部分内にも配置可能である
為に、チップサイズによる端子制限を緩和する手段とし
て利用可能であり、さらに裏面配線の応用として電子装
置基板へのチップの直接実装の可能性をも提供する効果
が得られる。
金属配線層の下に多結晶シリコンを埋め込んだ溝を予め
形成しておくことにより、裏面配線への電気的接続手段
として利用でき、その溝の開口面積は比較的小面積化が
可能であるから電子回路形成部分内にも配置可能である
為に、チップサイズによる端子制限を緩和する手段とし
て利用可能であり、さらに裏面配線の応用として電子装
置基板へのチップの直接実装の可能性をも提供する効果
が得られる。
第１図は本発明による第１の実施例の概観を示し、（ａ
＞はその断面構造図、（ｂ）は平面図、第２面構造の拡
大図、第３図は本発明による第２の実施例を示す断面構
造図である。 １．１１・・・シリコン基板、２・・・電子回路、３，
２５゜２９・・・アルミニウム、４・・・絶縁膜、５
、１３．２１・・・多結晶シリコン、６・・・溝、１２
．＋５．１９．２２・・・レジスト。 １４・・・窒化膜、１６・・・ボロンイオン、１７・・
・フィールド酸化物、ｌト・・高濃度Ｐ膨拡散層、２０
・・・ゲート酸化膜、２３・・・ひ素イオン、２４．２
８・・・Ｉ’ＳＧ 、２６・・・高濃度ｎ膨拡散層、２
７・・・カバー、３０・・・裏面カバー特許出願人
日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第３図 ■ 第 ２図 勺等 り７ ２図
＞はその断面構造図、（ｂ）は平面図、第２面構造の拡
大図、第３図は本発明による第２の実施例を示す断面構
造図である。 １．１１・・・シリコン基板、２・・・電子回路、３，
２５゜２９・・・アルミニウム、４・・・絶縁膜、５
、１３．２１・・・多結晶シリコン、６・・・溝、１２
．＋５．１９．２２・・・レジスト。 １４・・・窒化膜、１６・・・ボロンイオン、１７・・
・フィールド酸化物、ｌト・・高濃度Ｐ膨拡散層、２０
・・・ゲート酸化膜、２３・・・ひ素イオン、２４．２
８・・・Ｉ’ＳＧ 、２６・・・高濃度ｎ膨拡散層、２
７・・・カバー、３０・・・裏面カバー特許出願人
日本電気株式会社 代 理 人 弁理士 熊谷雄太部 第３図 ■ 第 ２図 勺等 り７ ２図
Claims (1)
- 半導体基板上に形成された溝と、該溝内に埋め込まれ
た多結晶シリコンを主成分とする層とを有し、該多結晶
シリコン層を前記半導体基板の表、裏に形成した配線層
相互間の導電経路として使用したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430188A JPH01189141A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430188A JPH01189141A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189141A true JPH01189141A (ja) | 1989-07-28 |
Family
ID=11857274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1430188A Pending JPH01189141A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523203A (ja) * | 2008-05-06 | 2011-08-04 | ガウサム ヴィスワナダム， | 相互接続を伴うウェハレベルインテグレーションモジュール |
| CN102412645A (zh) * | 2011-11-15 | 2012-04-11 | 颜东红 | 电机转子体 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117389A (en) * | 1977-03-23 | 1978-10-13 | Nec Corp | Semiconductor integrated circuit device |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
-
1988
- 1988-01-25 JP JP1430188A patent/JPH01189141A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117389A (en) * | 1977-03-23 | 1978-10-13 | Nec Corp | Semiconductor integrated circuit device |
| JPS62219954A (ja) * | 1986-03-20 | 1987-09-28 | Fujitsu Ltd | 三次元ｉｃの製造方法 |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523203A (ja) * | 2008-05-06 | 2011-08-04 | ガウサム ヴィスワナダム， | 相互接続を伴うウェハレベルインテグレーションモジュール |
| CN102412645A (zh) * | 2011-11-15 | 2012-04-11 | 颜东红 | 电机转子体 |
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