TWI837672B - 半導體模組及半導體裝置 - Google Patents

Abstract

本發明提供一種半導體模組，其可使半導體裝置低背化而減小厚度方向之尺寸。包括由化合物半導體構成之半導體基板、以及設置於上述半導體基板之第1電子電路的第1構件構裝於模組基板之構裝面。包括比第1構件之半導體基板薄之由單體半導體構成之半導體層、以及設置於半導體層之第2電子電路的第2構件，接合於第1構件之上表面。與第1電子電路連接之第1焊墊配置於第1構件上。與第2電子電路連接之第2焊墊配置於第2構件上。第1引線將第1焊墊與基板側焊墊連接。第2引線將第2焊墊與基板側焊墊連接。配置於第1構件及第2構件上之由導體膜構成之構件間連接配線將第1電子電路與第2電子電路連接。

Description

半導體模組及半導體裝置

本發明係關於一種半導體模組及半導體裝置。

已知於形成有包括異質接合雙極電晶體（Heterojunction Bipolar Transistor，HBT）之高頻電力放大電路的HBT晶粒上，堆積形成有控制電路之矽晶粒的半導體裝置（參照專利文獻1）。該半導體元件面朝上構裝於模組基板上。HBT晶粒與矽晶粒之間、HBT晶粒與模組基板之間、以及矽晶粒與模組基板之間藉由引線接合而連接。由於在HBT晶粒上堆積矽晶粒，故而半導體元件於模組基板之表面中所占之面積減小。 [現有技術文獻] [專利文獻]

[專利文獻1]美國專利申請公開第2015/0303971號說明書

[發明所欲解決之問題]

藉由在HBT晶粒上堆積矽晶粒，可減小模組基板之構裝面中之專有面積，但關於高度方向，造成尺寸增大。於模組基板上構裝有半導體裝置之半導體模組中，期望減小厚度方向之尺寸。為了減小半導體模組之厚度方向之尺寸，理想為實現半導體裝置之低背化。

本發明之目的為提供一種可使半導體裝置低背化而減小厚度方向之尺寸的半導體模組及半導體裝置。 [解決問題之手段]

根據本發明之一觀點，提供一種半導體模組，其包括： 模組基板，於表面上配置有複數個基板側焊墊； 第1構件，包括：構裝於上述模組基板之構裝面且由化合物半導體構成之半導體基板、以及設置於上述半導體基板之第1電子電路； 第2構件，包括：接合於上述第1構件之上表面且比上述半導體基板薄之由單體半導體構成之半導體層、以及設置於上述半導體層之第2電子電路； 第1焊墊，配置於上述第1構件上且與上述第1電子電路連接； 第2焊墊，配置於上述第2構件上且與上述第2電子電路連接； 第1引線，將上述第1焊墊與上述複數個基板側焊墊中之一個連接； 第2引線，將上述第2焊墊與上述複數個基板側焊墊中之一個連接；以及 由導體膜構成之構件間連接配線，配置於上述第1構件及上述第2構件上，且將上述第1電子電路與上述第2電子電路連接。 [發明效果]

由於第2構件比第1構件薄，故而與第1構件及第2構件之厚度為相同程度之構成相比，可實現半導體裝置之低背化。

[第1實施例] 參照圖1至圖10E之圖式，對第1實施例之半導體裝置及半導體模組進行說明。

圖1係第1實施例之半導體裝置100之剖面圖。第1實施例之半導體裝置100包括：第1構件20、與第1構件20之一個表面（上表面）接合之第2構件40、以及配置於第1構件20與第2構件40上之配線結構。

其次，對第1構件20之構成進行說明。於由GaAs等化合物半導體構成之半導體基板21上，形成有第1電子電路22。第1電子電路22包含：複數個異質接合雙極電晶體、複數個被動元件、複數個導體圖案22A、以及多層配線等。導體圖案22A中例如使用Au。圖1中，將配置第1電子電路22之區域以虛線表示。於半導體基板21之上表面之全域配置有絕緣膜24。絕緣膜24中例如使用氮化矽。絕緣膜24之表面相當於第1構件20之上表面20A。

形成有自半導體基板21之下表面到達第1電子電路22之複數個背面通孔25。以覆蓋背面通孔25之側面及底面、以及半導體基板21之下表面之方式，形成有Cu等背面導體膜23。背面導體膜23與第1電子電路22內之接地導體連接。

第2構件40包括：由Si等單體半導體構成之薄膜狀之半導體層41、以及設置於半導體層41上之第2電子電路42，且與第1構件20之上表面20A接合。半導體層41比第1構件20之半導體基板21薄。於俯視時，第2構件40小於第1構件20，第1構件20之上表面20A包含俯視時未接合第2構件40之邊框狀區域。

第2電子電路42設置於半導體層41之朝向第1構件20之面。第2電子電路42包括：MOS（Metal Oxide Semiconductor，金屬氧化物半導體）電晶體等交換電晶體、被動元件、多層配線結構等。多層配線結構之最表面與第1構件20之上表面20A進行面接觸而接合。將第2構件40之與第1構件20接合之面稱為接合面。

以覆蓋第1構件20之上表面20A、以及第2構件40之表面之方式，配置有由聚醯亞胺等構成之第1共用絕緣膜81。於第1共用絕緣膜81、半導體層41及絕緣膜24之規定位置設置有複數個接觸孔。若干個接觸孔自第1共用絕緣膜81之上表面到達與第2構件40之接合面為相反側之面，進而使半導體層41於厚度方向上延伸，到達第2電子電路42中所包含之導體圖案。其他若干個接觸孔貫穿第1共用絕緣膜81及絕緣膜24而到達導體圖案22A。於第1共用絕緣膜81上配置有複數個第1層導體圖案61。第1層導體圖案61中例如使用Cu。配置有第1層導體圖案61之導體層亦稱為再配線層。

若干個第1層導體圖案61從設置於第1共用絕緣膜81及絕緣膜24中之接觸孔中通過而與導體圖案22A連接。又，其他若干個第1層導體圖案61從設置於第1共用絕緣膜81及半導體層41中之接觸孔中通過而與第2電子電路42連接。進而，其他若干個第1層導體圖案61係以跨越第2構件40之邊緣之方式來配置，於俯視時與第2構件40之邊緣交叉。該導體圖案61於俯視時與第2構件40重疊之部位，連接於第2電子電路42，且於未配置有第2構件40之部位，連接於導體圖案22A。跨越第2構件40之邊緣之導體圖案61將第1電子電路22與第2電子電路42連接。將使第1電子電路22與第2電子電路42連接之導體圖案61稱為構件間連接配線73。構件間連接配線73亦稱為再配線。

以覆蓋第1層導體圖案61之方式，於第1共用絕緣膜81上配置有第2共用絕緣膜82。於第2共用絕緣膜82之規定位置設置有複數個接觸孔。於第2共用絕緣膜82上配置有複數個第2層導體圖案62。第2層導體圖案62中例如使用Cu。第2層導體圖案62從設置於第2共用絕緣膜82中之接觸孔中通過而與第1層導體圖案61連接。

若干個第2層導體圖案62於俯視時配置於未配置有第2構件40之區域，且經由第1層導體圖案61而與導體圖案22A、即第1電子電路22連接。與第1電子電路22連接之第2層導體圖案62係作為用以將第1電子電路22與模組基板連接之引線接合用第1焊墊71來使用。其他若干個第2層導體圖案62於俯視時配置於第2構件40之內側，且經由第1層導體圖案61而與第2電子電路42連接。與第2電子電路42連接之第2層導體圖案62係作為用以將第2電子電路42與模組基板連接之引線接合用第2焊墊72來使用。將使第2焊墊72與第2電子電路42連接之第1層導體圖案61，作為使半導體層41於厚度方向上延伸而將下層之導體與上層之導體連接之通孔導體來使用。

圖2係第1實施例之半導體模組之剖面圖。於模組基板101之一個表面（以下稱為上表面）上配置有複數個基板側焊墊102。複數個基板側焊墊102中之至少一個為接地用焊墊102a。使用包含多層配線結構之陶瓷基板、印刷基板等來作為模組基板101。在與模組基板101之上表面為相反側之表面（以下稱為下表面）上，構裝低雜訊放大器103，進而設置有複數個連接端子104。

半導體裝置100面朝上構裝於模組基板101上。具體而言，半導體裝置100之背面導體膜23藉由焊接層105而機械性地固定於接地用焊墊102a上，並且電性連接。

半導體裝置100之第1焊墊71之每一個、與複數個基板側焊墊102係由第1引線91來連接。半導體裝置100之第2焊墊72之每一個、與基板側焊墊102係由第2引線92來連接。第1引線91及第2引線92係藉由引線接合技術而連接於各焊墊。

圖3係半導體裝置100之第1電子電路22及第2電子電路42之等效電路圖及方塊圖。

第1電子電路22為2級構成之高頻電力放大電路，包括：驅動器級電晶體T1、以及輸出級電晶體T2。驅動器級電晶體T1及輸出級電晶體T2分別包括相互並聯連接之複數個電晶體單元。第1電子電路22進而包括：輸入側阻抗匹配電路30、級間阻抗匹配電路31、諧波終端電路32、保護電路33、鎮流電阻元件R1、R2、以及電容器C5。

驅動器級電晶體T1之基極經由鎮流電阻元件R1而連接於第1偏壓電路B1。鎮流電阻元件R1設置於構成驅動器級電晶體T1之複數個電晶體單元之每一個上。輸出級電晶體T2之基極經由鎮流電阻元件R2而連接於第2偏壓電路B2。鎮流電阻元件R2設置於構成輸出級電晶體T2之複數個電晶體單元之每一個上。第1偏壓電路B1及第2偏壓電路B2連接於電源端子Vbat1。

驅動器級電晶體T1及輸出級電晶體T2之射極接地。驅動器級電晶體T1之集極連接於集極電源端子Vcc1。輸出級電晶體T2之集極連接於放大器輸出端子PAout。

第2電子電路42包括：控制電路43a、DA轉換電路43b、緩衝電路43c、溫度感測器43d、AD轉換電路43e、輸入開關43f、以及MOS電晶體S1、S2、S3、S4、S5。

級間阻抗匹配電路31包括：電容器C3、C4以及電感器L3、L4。驅動器級電晶體T1之集極經由電容器C4與電容器C3之串聯連接電路而連接於輸出級電晶體T2之基極。電感器L3及電感器L4之各自之一個端部連接於電容器C3與電容器C4相互連接之部位。電感器L3及電感器L4之各自之另一端部分別藉由MOS電晶體S4、S5而接地。電容器C3設置於構成輸出級電晶體T2之複數個電晶體單元之每一個上。

電感器L3與L4之電感值不同。電感器L3與MOS電晶體S4之間、以及電感器L4與MOS電晶體S5之間分別藉由構件間連接配線73（圖1）而連接。藉由切換MOS電晶體S4、S5之開關，或者藉由將MOS電晶體S4、S5之兩者開啟，可根據運作頻帶而使阻抗匹配最適化。此外，作為級間阻抗匹配電路31，亦可採用包含複數個被動元件之其他電路構成者。

諧波終端電路32包括：由電感器L1及電容器C1構成之串聯共振電路、以及由電感器L2及電容器C2構成之串聯共振電路。2個串聯共振電路之各自之一個端部連接於輸出級電晶體T2之集極。由電感器L1及電容器C1構成之串聯共振電路之另一端部、以及由電感器L2及電容器C2構成之串聯共振電路之另一端部分別經由MOS電晶體S2、S3而接地。

由電感器L1及電容器C1構成之串聯共振電路與MOS電晶體S2之間、以及由電感器L2及電容器C2構成之串聯共振電路與MOS電晶體S3之間分別藉由構件間連接配線73（圖1）而連接。由電感器L1及電容器C1構成之串聯共振電路、與由電感器L2及電容器C2構成之串聯共振電路之共振頻率不同。藉由切換MOS電晶體S2、S3之開關，或者藉由將MOS電晶體S2、S3之兩者開啟，可根據運作頻帶而使諧波終端電路最適化。

保護電路33包括：於輸出級電晶體T2之集極與接地之間多級連接之複數個二極體D1。複數個二極體D1係以自輸出級電晶體T2之集極朝向接地之方向成為順時針方向之方式來連接。相對於構成保護電路33之複數個二極體D1中的至少一個二極體D1，MOS電晶體S1並聯連接。

二極體D1與MOS電晶體S1之間係由2根構件間連接配線73（圖1）來連接。藉由切換MOS電晶體S1之開關，可將構成保護電路之二極體D1之實效性級數進行切換。

級間阻抗匹配電路31、諧波終端電路32及保護電路33可稱為運作狀態藉由切換MOS電晶體S1、S2、S3、S4、S5之開關而變化之被控制電路。

輸入至輸入端子RFin之高頻訊號經由輸入開關43f、輸入側阻抗匹配電路30及電容器C5而輸入至驅動器級電晶體T1之基極。輸入開關43f進行高頻訊號之路徑選擇、或衰減器之切換。電容器C5設置於構成驅動器級電晶體T1之複數個電晶體單元之每一個上。由驅動器級電晶體T1所放大之高頻訊號經由級間阻抗匹配電路31而輸入至輸出級電晶體T2之基極。由輸出級電晶體T2所放大之高頻訊號自放大器輸出端子PAout輸出。

溫度感測器43d測量環境溫度。測量結果由AD轉換電路43e轉換為數位訊號，輸入至控制電路43a。控制電路43a基於自複數個邏輯端子Logic輸入之控制訊號、以及由溫度感測器43d所得之溫度之測量值，來控制第1電子電路22之運作。此外，除了溫度感測器43d以外，亦可使用特性根據溫度而變化之溫度依存元件。此時，控制電路43a根據溫度依存元件之特性變化來控制第1電子電路22之運作。

具體而言，自控制電路43a輸出之偏壓控制訊號由DA轉換電路43b轉換為類比訊號，輸入至第1偏壓電路B1及第2偏壓電路B2。DA轉換電路43b與第1偏壓電路B1之間、以及DA轉換電路43b與第2偏壓電路B2之間分別由構件間連接配線73（圖1）來連接。第1偏壓電路B1及第2偏壓電路B2分別根據偏壓控制訊號而對驅動器級電晶體T1及輸出級電晶體T2供給基極偏壓。藉此，根據運作頻率及環境溫度來適當調整基極偏壓。

進而，控制電路43a經由緩衝電路43c來控制MOS電晶體S1、S2、S3、S4、S5之開關。具體而言，控制電路43a根據運作頻帶，將與級間阻抗匹配電路31連接之MOS電晶體S4、S5之一者、以及與諧波終端電路32連接之MOS電晶體S2、S3之一者開啟。藉此，級間之阻抗匹配適當化，並且自輸出級電晶體T2輸出之高頻訊號中所包含之諧波得到適當抑制。

進而，控制電路43a根據由溫度感測器43d所測量之環境溫度，來控制MOS電晶體S1之開關。通常，若環境溫度下降，則輸出級電晶體T2之破壞耐壓下降，並且二極體D1之順時針方向電壓增加。因此，保護電路33之保護功能下降。若環境溫度達到規定之判定閾值以下，則將MOS電晶體S1開啟。藉此，構成保護電路33之二極體D1之實效性級數減少。其結果為，保護電路33之保護功能之下降得到抑制。

圖4係第1實施例之半導體模組的著眼於高頻訊號之收發功能之方塊圖。圖4中，將設置於第1構件上之端子以標註有相對高密度之向右上方傾斜之影線的正方形來表示，將設置於第2構件40上之端子以標註有相對低密度之向右下方傾斜之影線的正方形來表示。進而，將設置於模組基板101（圖2）上之端子（圖2之基板側焊墊102）以中空之正方形來表示。

設置於第1構件20上之端子相當於第1焊墊71（圖1）、或者構件間連接配線73（圖1）之第1構件20側之端部。設置於第2構件40上之端子相當於第2焊墊（圖1）、或者構件間連接配線73之第2構件40側之端部。

半導體模組包括：半導體裝置100之第1構件20、第2構件40、輸出側阻抗匹配電路116、發送側之頻帶選擇開關110、複數個雙工器111、天線開關112、接收側之頻帶選擇開關113、以及低雜訊放大器114。輸出側阻抗匹配電路116、發送側之頻帶選擇開關110、雙工器111、天線開關112、接收側之頻帶選擇開關113、以及低雜訊放大器114構裝於模組基板101上。

自輸入端子RFin輸入高頻訊號。輸入至輸入端子RFin之高頻訊號經由輸入端子SWin而輸入至第2構件40之輸入開關43f，通過輸入開關43f之高頻訊號自輸出端子SWout輸出。

自輸出端子SWout輸出之高頻訊號輸入至第1構件20之放大器輸入端子PAin。輸入至放大器輸入端子PAin之高頻訊號經由輸入側阻抗匹配電路30、驅動器級電晶體T1、級間阻抗匹配電路31、以及輸出級電晶體T2而自放大器輸出端子PAout輸出。

放大器輸出端子PAout經由扼流圈Lc而與模組基板101之集極電源Vcc2連接。集極電源Vcc2經由扼流圈Lc而供給至輸出級電晶體T2之集極。

自放大器輸出端子PAout輸出之高頻訊號經由模組基板101（圖2）之輸出側阻抗匹配電路116而輸入至發送側之頻帶選擇開關110。頻帶選擇開關110之複數個輸出埠分別與通帶不同之複數個雙工器111連接。頻帶選擇開關110自複數個雙工器111中選擇一個，對所選擇之雙工器111之發送訊號輸入埠輸入發送訊號。

複數個雙工器111之收發共用埠連接於天線開關112。天線開關112自複數個雙工器111中選擇一個。通過雙工器111之發送訊號經由天線開關112而自天線端子Ant輸出。天線115連接於天線端子Ant。

於複數個雙工器111之接收訊號輸出埠上連接有接收側之頻帶選擇開關113。由天線115所接收之接收訊號經由天線端子Ant、天線開關112、雙工器111而輸入至接收側之頻帶選擇開關113。經由頻帶選擇開關113之接收訊號由低雜訊放大器114放大，自接收訊號輸出端子Rout輸出。

輸入至第2構件40之複數個邏輯端子Logic之控制訊號輸入至控制電路43a。控制電路43a經由DA轉換電路43b，自第2構件40之偏壓控制端子cont1及cont2來輸出偏壓控制訊號。第2構件40之偏壓控制端子cont1及cont2分別連接於第1構件20之偏壓控制端子cont1及cont2。

第1構件20之偏壓控制端子cont1及cont2分別連接於驅動器級電晶體T1及輸出級電晶體T2之第1偏壓電路B1及第2偏壓電路B2（圖3）。

第1構件20之集極電源端子Vcc1連接於驅動器級電晶體T1之集極。經由構裝於模組基板101（圖2）上之扼流圈、以及集極電源端子Vcc1，對驅動器級電晶體T1之集極供給電源。又，於模組基板101（圖2）上構裝有與集極電源端子Vcc1連接之旁路電容器。

第1構件20之電源端子Vbat1經由設置於第1構件20上之保護元件及旁路電容器35而連接於電源端子Vbat2。第1構件20之電源端子Vbat2連接於第2構件40之電源端子Vbat3。此外，圖3中，保護元件及旁路電容器35之記載省略。

圖5係表示設置於第1構件20及第2構件40上之端子、以及設置於模組基板101（圖2）上之基板側焊墊102之俯視時之位置關係的圖。圖5中，對配置於第2構件40之外側之第1焊墊71（圖1）及輸入端子RFin，標註相對高密度之向右上方傾斜之影線，且對設置於第2構件40上之第2焊墊72（圖2），標註相對低密度之向右上方傾斜之影線。對與第2構件40之邊緣交叉之第1層導體圖案61、例如構件間連接配線73（圖1）等，標註中密度之向右下方傾斜之影線。將設置於模組基板101（圖2）上之複數個基板側焊墊102以中空之正方形來表示。於後文說明之圖15、圖17、圖19、圖20中亦同樣。

於俯視時，第2構件40小於第1構件20。包括第2層導體圖案62（圖1）之集極電源端子Vcc1、接地端子GND、電源端子Vbat1、放大器輸出端子PAout、輸入端子RFin配置於第1構件20中的俯視時不與第2構件40重疊之區域。放大器輸出端子PAout包括排列為一行之複數個第1焊墊71、或者包括於一方向上長之第1焊墊71。包括第1焊墊71之該等端子分別於俯視時，與第1電子電路22之導體圖案22A大致重疊。圖5中，將導體圖案22A以虛線表示。集極電源端子Vcc1、接地端子GND、電源端子Vbat1、放大器輸出端子PAout分別藉由第1引線91而連接於基板側焊墊102。例如，與放大器輸出端子PAout連接之基板側焊墊102連接於輸出側阻抗匹配電路116（圖4）及扼流圈Lc（圖4）。

俯視時於第2構件40之邊緣之近旁配置有：包括第2焊墊72（圖2）之複數個邏輯端子Logic、複數個接地端子GND、以及包括第1層導體圖案61（圖1）之輸入端子SWin、輸出端子SWout、偏壓控制端子cont1、cont2、電源端子Vbat3。複數個邏輯端子Logic、複數個接地端子GND分別經由第2引線92而連接於基板側焊墊102。輸入端子SWin藉由第1層導體圖案61而於俯視時引出至第2構件40之外側，與包括第2層導體圖案62（圖1）之輸入端子RFin連接。輸入端子RFin經由第2引線92而連接於基板側焊墊102。

於將輸入端子RFin與輸入端子SWin連接之第1層導體圖案61、和將輸出端子SWout與放大器輸入端子PAin連接之構件間連接配線73之間，配置有與接地端子GND連接之第2引線92。因此，自輸入端子RFin傳送至輸入端子SWin之高頻訊號、與自輸出端子SWout傳送至放大器輸入端子PAin之高頻訊號之隔離度之下降得到抑制。

進而，以俯視時與第2構件40之邊緣交叉之方式，配置有4根構件間連接配線73。4根構件間連接配線73分別將輸出端子SWout與放大器輸入端子PAin連接，將第1構件20之偏壓控制端子cont1與第2構件40之偏壓控制端子cont1連接，將第1構件20之偏壓控制端子cont2與第2構件40之偏壓控制端子cont2連接，且將電源端子Vbat2與電源端子Vbat3連接。

第1構件20之放大器輸出端子PAout配置於構成輸出級電晶體T2之複數個電晶體單元所排列之區域之近旁。圖5中，將配置有構成輸出級電晶體T2之複數個電晶體單元的區域以虛線包圍來表示。於俯視時與第1構件20之配置有輸出級電晶體T2之區域重疊之位置，配置有溫度感測器43d。

其次，參照圖6A至圖10E之圖式，對第1實施例之半導體裝置100之製造方法進行說明。圖6A、圖7A、圖8A、圖9A以及圖10A至圖10E之圖式係製造中途階段之半導體裝置100之剖面圖。圖6B、圖7B、圖8B及圖9B係製造中途階段之半導體裝置100之俯視圖。

如圖6A及圖6B所示，於化合物半導體晶圓21W（分割前之半導體基板21）上劃定應形成第1構件20之複數個區域。於應形成第1構件20之每個區域中形成第1電子電路22。以覆蓋第1電子電路22之方式堆積氮化矽等之絕緣膜24。進而，自半導體基板21之背面（與由絕緣膜24所覆蓋之面為相反側之面）形成背面通孔25。背面通孔25到達第1電子電路22中所包含之導體圖案。然後，以覆蓋半導體基板21之背面、以及背面通孔25之側面及底面之方式，堆積背面導體膜23。

如圖7A及圖7B所示，準備由支承基板41S、絕緣層41B及半導體層41構成之SOI（Silicon on Insulator，矽絕緣體）晶圓41W。於SOI晶圓41W上劃定應形成第2構件40之複數個區域。於應形成第2構件40之區域之各自之半導體層41上形成第2電子電路42。

如圖8A及圖8B所示，使第1構件20之絕緣膜24與第2構件40之半導體層41相向，將晶圓狀態之第2構件40接合於晶圓狀態之第1構件20。此處，所謂「接合」，係指不經由黏接劑，使第1構件20與第2構件40進行面接觸而將兩者接合，或者經由黏接劑而將第1構件20與第2構件40接合。例如，不經由黏接劑之接合係藉由凡得瓦鍵或者氫鍵。除此以外，亦可藉由靜電力、共價鍵等而接合。此時，以於俯視時，於設置於化合物半導體晶圓21W上之複數個第1構件20之每一個上，包含設置於SOI晶圓41W上之複數個第2構件40之方式來對準。

如圖9A及圖9B所示，藉由將SOI晶圓41W（圖8A、圖8B）之一部分蝕刻去除，而將支承基板41S、絕緣層41B及半導體層41於半導體裝置100（圖1）之每個第2構件40中分離。

如圖10A所示，於每個第2構件40中將分離後之支承基板41S及絕緣層41B蝕刻去除。圖10A中，將經蝕刻去除之支承基板41S及絕緣層41B以虛線來表示。

如圖10B所示，以覆蓋半導體層41之方式於晶圓整個面上堆積聚醯亞胺等之第1共用絕緣膜81。

如圖10C所示，於第1共用絕緣膜81與半導體層41之2層之規定位置形成複數個接觸孔83，並且於第1共用絕緣膜81與絕緣膜24之2層之規定位置形成複數個接觸孔84。形成於半導體層41中之接觸孔83到達第2電子電路42中所包含之導體圖案。形成於絕緣膜24中之接觸孔84到達第1電子電路22之導體圖案22A。

形成接觸孔83、84後，將接觸孔83、84之側面與底面、以及第1共用絕緣膜81之表面以絕緣膜來塗佈。然後，將接觸孔83、84之底面上之絕緣膜去除。此時，於接觸孔83、84之側面殘留絕緣膜。為了將接觸孔83、84之底面上之絕緣膜去除，只要使用通常之光微影技術來將絕緣膜圖案化即可。此外，亦可使用各向異性之反應性離子蝕刻來去除絕緣膜。

如圖10D所示，於第1共用絕緣膜81上形成複數個第1層導體圖案61。第1層導體圖案61與第1電子電路22之導體圖案22A以及第2電子電路42之導體圖案（未圖示）中之至少一者連接。與第1電子電路22及第2電子電路42之兩者連接之第1層導體圖案61構成構件間連接配線73。

如圖10E所示，以覆蓋第1層導體圖案61之方式，於第1共用絕緣膜81上堆積聚醯亞胺等之第2共用絕緣膜82，於規定之部位形成複數個接觸孔。然後，於第2共用絕緣膜82上形成複數個第2層導體圖案62。一部分之導體圖案62經由第1層導體圖案61而與第1電子電路22之導體圖案22A連接，用作第1焊墊71。另外一部分之第2層導體圖案62經由第1層導體圖案61而與第2電子電路42連接，用作第2焊墊72。

形成第2層導體圖案62後，藉由將晶圓切割而分離為複數個半導體裝置100。然後，將半導體裝置100面朝上構裝於模組基板101（圖2）上，進行引線接合。於引線接合步驟中，將引線先接合於基板側焊墊102上，然後，接合於半導體裝置100之第1焊墊71及第2焊墊72上。

其次，對第1實施例之優異效果進行說明。 第1實施例中，接合於第1構件20上之第2構件40為包括半導體層41之薄膜狀。因此，與在包括由化合物半導體構成之基板的晶粒上，堆積包括由單體半導體構成之基板的晶粒之結構相比，可實現半導體裝置之低背化。

又，第1實施例中，使用由導體膜構成之構件間連接配線73（圖1），將第1構件20之第1電子電路22與第2構件40之第2電子電路連接。因此，與將兩者以接合引線來連接之構成相比，獲得配線之寄生電阻及寄生電感值降低之優異效果。

例如，將級間阻抗匹配電路31（圖3）與MOS電晶體S4、S5連接之配線之寄生電感值減小，因此級間阻抗匹配電路31之設計變得容易。又，將諧波終端電路32（圖3）與MOS電晶體S2、S3連接之配線之寄生電感值減小，因此諧波終端電路32之設計變得容易。進而，將保護電路33（圖3）之二極體D1與MOS電晶體S1並聯連接之配線之寄生電感值減小，因此可抑制由電感值成分所引起之運作延遲。

進而，藉由使用構件間連接配線73（圖1），可減少接合引線之根數。藉此，可實現引線接合步驟之所需時間之縮短化。

又，第1實施例中，由於第2構件40為薄膜狀，故而與使用矽晶粒等作為第2構件40之情形相比，於第2構件40之邊緣產生之階差降低。因此，獲得俯視時與第2構件40之邊緣交叉之構件間連接配線73（圖1）之斷線難以產生之優異效果。

又，第1實施例中，將第1引線91（圖2）先接合於基板側焊墊102上，然後，接合於第1焊墊71上。因此，與連接於基板側焊墊102之端部相比，與第1引線91之第1焊墊71連接之端部相對於模組基板101之構裝面之法線方向大幅度傾斜。第2引線92亦同樣。因此，可減小包含第1引線91及第2引線92之半導體模組之厚度方向之尺寸。

其次，對第1實施例之變形例進行說明。 第1實施例中，設置於第1構件20上之導體圖案22A係由絕緣膜24所覆蓋，但亦可設為導體圖案22A於第1構件20之上表面20A上露出之構成。又，第1實施例中，設置於第1構件20上之第1電子電路22包含高頻放大電路，設置於第2構件40上之第2電子電路42包含高頻放大電路之控制電路，但亦可採用具有其他功能之電子電路來作為第1電子電路22以及第2電子電路42。例如，於化合物半導體元件適合於實現第1電子電路22之功能，單體半導體元件適合於實現第2電子電路42之功能之情形時，較佳為採用第1實施例之半導體裝置100之構成。

第1實施例中，於圖9A及圖9B所示之步驟中，將SOI晶圓41W分離為每個第2構件40後，於圖10A所示之步驟中，將支承基板41S及絕緣層41B蝕刻去除。亦可將該順序反過來，首先，將支承基板41S及絕緣層41B蝕刻去除，然後將半導體層41分離為每個第2構件40。

[第2實施例] 其次，參照圖11A至圖12B之圖式，對第2實施例之半導體裝置進行說明。第2實施例之半導體裝置100之結構與第1實施例之半導體裝置100（圖1）之結構相同。第2實施例中，半導體裝置100之製造方法與參照圖6A至圖10E之圖式來說明之第1實施例之半導體裝置100之製造方法不同。

圖11A及圖12A係製造中途階段之半導體裝置100之剖面圖。圖11B及圖12B係製造中途階段之半導體裝置100之俯視圖。

與用以製作第1構件20之化合物半導體晶圓21W有關之製造製程係與圖6A及圖6B所示之第1實施例之半導體裝置100之製造方法中之晶圓製程相同。

如圖11A及圖11B所示，於SOI晶圓41W之半導體層41中的應形成第2構件40之複數個區域中，分別形成第2電子電路42。第1實施例中，如圖7B所示，應形成第2構件40之區域係與圖6B所示之化合物半導體晶圓21W中的應形成第1構件20之區域1比1對應。因此，應形成比第1構件20小之第2構件40的區域隔開間隔而配置於SOI晶圓41W之表面內。

與此相對，於第2實施例中，如圖11B所示，應形成第2構件40之區域密接配置於SOI晶圓41W之表面內。圖11A所示之SOI晶圓41W之剖面結構與第1實施例之半導體裝置100之製造中途階段之圖7A所示之剖面結構相同。

第2實施例中，將SOI晶圓41W與化合物半導體晶圓21W接合之前，藉由將SOI晶圓41W切割而分割為每個第2構件40。圖11B中，將第2構件40之外周線以實線表示，且將SOI晶圓41W之外周線以波形線表示，係表示SOI晶圓41W被分割為複數個第2構件40。

如圖12A及圖12B所示，將去除支承基板41S及絕緣層41B之前的複數個第2構件40接合於晶圓狀態之第1構件20上。使用表面構裝機（mounter）150，將第2構件40與第1構件20對準。於晶圓狀態之第1構件20上接合有分割後之複數個第2構件40之狀態與第1實施例之半導體裝置100之製造中途階段之圖9A及圖9B所示之結構相同。

將複數個第2構件40接合於第1構件20上之後之步驟係與第1實施例之製造方法之參照圖10A至圖10E之圖式來說明之步驟相同。

其次，對第2實施例之優異效果進行說明。 第1實施例中，如圖8A及圖8B所示，於晶圓狀態之第1構件20上接合晶圓狀態之第2構件40。因此，作為形成第1構件20之化合物半導體晶圓21W、以及形成第2構件40之SOI晶圓41W，需要使用尺寸相等者。與此相對，第2實施例中，如圖12A及圖12B所示，於晶圓狀態之第1構件20上接合分割後之第2構件40。因此，作為SOI晶圓41W，可使用尺寸與化合物半導體晶圓21W不同者。

進而，第1實施例中，如圖7B所示，於SOI晶圓41W之表面上，相互隔開間隔而配置複數個第2構件40。與此相對，第2實施例中，如圖11B所示，於SOI晶圓41W之表面上密接配置複數個第2構件40。因此，可提高SOI晶圓41W之利用效率。

[第3實施例] 其次，參照圖13來對第3實施例之半導體裝置進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖13係第3實施例之半導體裝置100之剖面圖。第1實施例（圖1）中，配置於第2共用絕緣膜82上之複數個第2層導體圖案62中的一部分用作第1焊墊71。與此相對，第3實施例中，配置於第1共用絕緣膜81上之複數個第1層導體圖案61中的一部分用作第1焊墊71。配置第1焊墊71之區域之第2共用絕緣膜82被去除，第1焊墊71露出。如上所述，第3實施例中，將第1構件20之下表面或者模組基板101（圖2）之構裝面作為高度之基準，第1焊墊71配置於比第2焊墊72低之位置。

其次，對第3實施例之優異效果進行說明。 如第1實施例（圖1）般，於使用第2層導體圖案62來作為第1焊墊71之構成中，於第1焊墊71與第1電子電路22之導體圖案22A之間介隔存在第1層導體圖案61。與此相對，第3實施例中，第1層導體圖案61用作第1焊墊71，因此第1焊墊71與第1電子電路22之導體圖案22A直接連接。因此，將第1電子電路22與基板側焊墊102（圖2）連接之配線之電阻成分之增大得到抑制。

其次，參照圖14，對第3實施例之變形例之半導體裝置進行說明。 圖14係第3實施例之變形例之半導體裝置之剖面圖。第3實施例（圖13）中，複數個第1層導體圖案61中的至少一個用作第1焊墊71。與此相對，圖14所示之變形例中，第1電子電路22中所包含之導體圖案22A中的至少一個用作第1焊墊71。

於俯視時，與用作第1焊墊71之導體圖案22A重疊之區域之絕緣膜24、第1共用絕緣膜81、以及第2共用絕緣膜82被去除，導體圖案22A露出。導體圖案22A中例如使用Au。此外，用作第2焊墊72之第2層導體圖案62中例如使用Cu。如上所述，於第1焊墊71及第2焊墊72中使用相互不同之金屬。

其次，對第3實施例之變形例之優異效果進行說明。本變形例中，第1電子電路22中所包含之導體圖案22A作為接合用第1焊墊71來使用。因此，將第1電子電路22與基板側焊墊102（圖2）連接之配線之電阻成分之增大進而得到抑制。

[第4實施例] 其次，參照圖15及圖16來對第4實施例之半導體裝置及半導體模組進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖15係表示設置於第4實施例之半導體裝置100之第1構件20及第2構件40上之端子、以及設置於模組基板101（圖2）上之基板側焊墊之俯視時之位置關係的圖。

若將第1實施例（圖5）與第4實施例進行比較，則電源端子Vbat1與第1電子電路22之導體圖案22A之連接構成不同。第1實施例（圖5）中，在與電源端子Vbat1連接之導體圖案22A之正上方，配置有用作電源端子Vbat1之第1焊墊71。與此相對，第4實施例中，電源端子Vbat1以及與其連接之導體圖案22A配置於不同之位置。電源端子Vbat1經由交叉配線74而連接於導體圖案22A。圖15中，對交叉配線74標註與第2焊墊72相同之影線。

於俯視時，於電源端子Vbat1和與其連接之導體圖案22A之間，配置有電源端子Vbat2。交叉配線74於俯視時與電源端子Vbat2部分性重疊。交叉配線74自與電源端子Vbat2重疊之部位來看，於其中一側連接於第1焊墊71，且於另一側連接於第1電子電路22之導體圖案22A。

圖16係交叉配線74與電源端子Vbat2於俯視時重疊之區域中之半導體裝置100之剖面圖。電源端子Vbat1及交叉配線74包括第2層導體圖案62。交叉配線74之與電源端子Vbat1側之端部為相反側之端部經由第1層導體圖案61而連接於第1電子電路22之導體圖案22A。交叉配線74從包括第1層導體圖案61的電源端子Vbat2之上方通過。交叉配線74與電源端子Vbat2藉由第2共用絕緣膜82而相互絕緣。

其次，對第4實施例之優異效果進行說明。 第4實施例中，第1電子電路22之導體圖案22A、和與其連接之第1焊墊71經由交叉配線74而連接。因此，無需將第1焊墊71配置於與其連接之導體圖案22A之正上方，獲得第1焊墊71之配置之自由度提高之優異效果。

[第5實施例] 其次，參照圖17及圖18來對第5實施例之半導體裝置及半導體模組進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖17係表示設置於第5實施例之半導體裝置100之第1構件20及第2構件40上之端子、以及設置於模組基板101（圖2）上之基板側焊墊之俯視時之位置關係的圖。

第5實施例中，以與傳送高頻訊號或控制訊號之構件間連接配線73重疊之方式，配置有至少一個屏蔽膜75。圖17中，對屏蔽膜75標註與第2焊墊72相同之影線。例如，一個屏蔽膜75和將輸出端子SWout與放大器輸入端子PAin連接之構件間連接配線73重疊，另一個屏蔽膜75和與偏壓控制端子cont1、cont2連接之2根構件間連接配線73重疊。屏蔽膜75與第2構件40之接地端子GND連接。該接地端子GND藉由第2引線92而與模組基板101（圖2）之接地用基板側焊墊102連接。

如上所述，屏蔽膜75經由接地端子GND及第2引線92而連接於模組基板101（圖2）之接地。此外，存在將第2引線92中與屏蔽膜75連接者稱為第3引線93之情形。圖17所示之例中，將接地端子GND與基板側焊墊102連接之第2引線92兼為將屏蔽膜75與接地用基板側焊墊102連接之第3引線93。

圖18係著眼於配置有屏蔽膜75之區域的半導體裝置100之剖面圖。構件間連接配線73將第2構件40上之輸出端子SWout與第1構件20上之放大器輸入端子PAin連接。於該構件間連接配線73之上方，經由第2共用絕緣膜82而配置有屏蔽膜75。屏蔽膜75包括第2層導體圖案62，與包括第2層導體圖案62之接地端子GND連續。

其次，對第5實施例之優異效果進行說明。 第5實施例中，以與傳送高頻訊號之構件間連接配線73重疊之方式配置有屏蔽膜75，因此可使高頻訊號與其他電路之隔離度提高。例如，圖17所示之例中，放大器輸入端子PAin與集極電源端子Vcc1相鄰配置。以與連接於放大器輸入端子PAin之構件間連接配線73重疊之方式配置有屏蔽膜75，因此可使高頻訊號於集極電源之隔離度提高。藉此，可抑制經由集極電源而返回至放大器輸入端子PAin之高頻訊號成分，使高頻電力放大電路之運作之穩定性提高。

進而，由於以與傳送控制訊號之構件間連接配線73重疊之方式配置有屏蔽膜75，故而可提高控制訊號與其他電路之隔離度。例如，圖17所示之例中，抑制在與偏壓控制端子cont1、cont2連接之構件間連接配線73中傳送之控制訊號與集極電源之干涉，減少雜訊或不需要之雜波之發生。

其次，對第5實施例之變形例進行說明。第5實施例中，將屏蔽膜75與包括第2焊墊72之接地端子GND連接。因此，將接地端子GND與接地用基板側焊墊102連接之第2引線92係與將屏蔽膜75與接地用基板側焊墊102連接之第3引線93共用。作為其他構成，亦可將使屏蔽膜75與接地用基板側焊墊102連接之第3引線93，與第2引線92分開設置。該情形時，無需將屏蔽膜75與接地端子GND連接。

[第6實施例] 其次，參照圖19來對第6實施例之半導體裝置及半導體模組進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖19係表示設置於第6實施例之半導體裝置100之第1構件20及第2構件40上之端子、以及設置於模組基板101（圖2）上之基板側焊墊之俯視時之位置關係的圖。

第1實施例（圖5）中，所有構件間連接配線73係以俯視時與第2構件40之外周之邊緣交叉之方式來配置。與此相對，第6實施例中，俯視時於第2構件40上設置有開口46。於開口46之底面上露出第1電子電路22之導體圖案22A。複數個構件間連接配線73中的一部分之構件間連接配線73係以與開口46之邊緣交叉之方式來配置。

構件間連接配線73之一個端部與開口46內之導體圖案22A連接，另一端部從設置於第1共用絕緣膜81及半導體層41（圖1）中之接觸孔中通過而連接於第2電子電路42（圖1）。例如，圖3所示之第2電子電路42之MOS電晶體S1、S2、S3、S4、S5與第1電子電路22中所包含之被控制電路之連接中使用與開口46之邊緣交叉之構件間連接配線73。此外，圖19中，僅示出1個開口46、及與其邊緣交叉之2根構件間連接配線73，但亦可為1個開口46之邊緣與3根以上之構件間連接配線73交叉，亦可設置複數個開口46。

其次，對第6實施例之優異效果進行說明。 第6實施例中，可將構件間連接配線73於俯視時設置於第2構件40之外周線之內側。因此，可提高構件間連接配線73之配置之自由度。開口64之位置及個數只要根據由構件間連接配線73來連接之MOS電晶體S1、S2、S3、S4、S5與被控制電路之配置來決定。

其次，參照圖20來對第6實施例之變形例之半導體裝置進行說明。本變形例中，例如於圖3所示之第2電子電路42之MOS電晶體S1、S2、S3、S4、S5與第1電子電路22中所包含之被控制電路之連接之一部分中，使用與第2構件40之邊緣交叉之構件間連接配線73。如上所述，於將圖3所示之第2電子電路42之MOS電晶體S1、S2、S3、S4、S5與第1電子電路22中所包含之被控制電路連接之複數個構件間連接配線73中，亦可使與開口46之邊緣交叉者、以及與第2構件40之邊緣交叉者混合存在。此外，於該等構件間連接配線73之全部中，亦可使用與第2構件40之邊緣交叉者。

[第7實施例] 其次，參照圖21來對第7實施例之半導體裝置進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖21係第7實施例之半導體裝置100之剖面圖。第1實施例（圖1）中，構件間連接配線73未連接於引線接合用焊墊。與此相對，第7實施例中，構件間連接配線73與配置於第2共用絕緣膜82上之引線接合用第3焊墊76連接。

其次，對第7實施例之優異效果進行說明。 第7實施例中，可將構件間連接配線73，經由接合引線而與模組基板101（圖2）之基板側焊墊102連接。例如，可將使圖3所示之MOS電晶體S1與二極體D1連接之接地側之構件間連接配線73，連接於第1電子電路22之接地，並且可連接於模組基板101（圖2）之接地用基板側焊墊102。

[第8實施例] 其次，參照圖22至圖23E之圖式來對第8實施例之半導體裝置進行說明。以下，對與參照圖1至圖10E之圖式來說明之第1實施例之半導體裝置100共用之構成，省略說明。

圖22係第8實施例之半導體裝置100之剖面圖。第1實施例（圖1）中，第2電子電路42設置於半導體層41之與第1構件20相向之面上。與此相對，第8實施例中，第2電子電路42設置於半導體層41之與和第1構件20相向之面為相反側之面（上表面）上。第2電子電路42包含複數個導體圖案42A。複數個導體圖案42A於第2構件40之上表面露出。

第1實施例（圖1）中，第1層導體圖案61從設置於半導體層41中之接觸孔中通過，而與配置於半導體層41之下表面近旁的第2電子電路42之導體圖案連接。與此相對，第8實施例中，第1層導體圖案61與配置於半導體層41之上表面上之第2電子電路42之導體圖案42A連接。

其次，參照圖23A至圖23E之圖式來對第8實施例之半導體裝置100之製造方法進行說明。圖23A至圖23E之圖式係第8實施例之半導體裝置100之製造中途階段之剖面圖。

如圖23A所示，於包括支承基板41S、絕緣層41B及半導體層41的SOI晶圓41W之半導體層41上形成第2電子電路42。該步驟係與參照第1實施例之圖7A及圖7B來說明之步驟相同。

如圖23B所示，使半導體層41與臨時基板51相向，藉由黏接劑層50而於SOI晶圓41W上黏接臨時基板51。例如使用玻璃基板來作為臨時基板51。

如圖23C所示，將支承基板41S及絕緣層41B蝕刻去除。圖23C中，將經蝕刻去除之支承基板41S及絕緣層41B以虛線來表示。藉此，半導體層41之與形成有第2電子電路42之面為相反側之面（以下稱為接合面）露出。

如圖23D所示，使半導體層41之接合面與晶圓狀態之第1構件20相向，將半導體層41接合於第1構件20上。

如圖23E所示，自晶圓狀態之第1構件20上去除臨時基板51及黏接劑層50。然後，將半導體層41分離為每個第2構件40。至此為止之步驟中，獲得與第1實施例之半導體裝置100之製造中途階段之圖10A所示之結構大致相同之結構。但於第8實施例中，於半導體層41之與朝向第1構件20之面為相反側之面上形成有第2電子電路42。

然後，以與參照第1實施例之圖10C至圖10E之圖式來說明之步驟相同之方式，形成第1共用絕緣膜81、第1層導體圖案61、第2共用絕緣膜82、以及第2層導體圖案62。

其次，對第8實施例之優異效果進行說明。 於第8實施例中亦與第1實施例同樣，可實現半導體裝置100之低背化。又，第1實施例中，於參照圖10C來說明之步驟中，為使第2電子電路42之導體圖案露出，而形成大致貫穿第1共用絕緣膜81及半導體層41之兩者的接觸孔83。與此相對，第8實施例中，無需於半導體層41上形成接觸孔。

上述各實施例為例示，當然可將不同實施例中示出之構成進行部分性之置換或組合。關於由複數個實施例之相同構成所帶來之相同之作用效果，未於每個實施例中逐次提及。進而，本發明並不限定於上述實施例。例如，本發明所屬技術領域中具有通常知識者明白可進行各種變更、改良、組合等。

20:第1構件 20A:上表面 21:半導體基板 21W:化合物半導體晶圓 22:第1電子電路 22A:導體圖案 23:背面導體膜 24:絕緣膜 25:背面通孔 30:輸入側阻抗匹配電路 31:級間阻抗匹配電路 32:諧波終端電路 33:保護電路 35:保護元件及旁路電容器 40:第2構件 41:半導體層 41B:絕緣層 41S:支承基板 41W:SOI晶圓 42:第2電子電路 42A:導體圖案 43a:控制電路 43b:DA轉換電路 43c:緩衝電路 43d:溫度感測器 43e:AD轉換電路 43f:輸入開關 46:開口 50:黏接劑層 51:臨時基板 61:第1層導體圖案 62:第2層導體圖案 64:開口 71:第1焊墊 72:第2焊墊 73:構件間連接配線 74:交叉配線 75:屏蔽膜 76:第3焊墊 81:第1共用絕緣膜 82:第2共用絕緣膜 83、84:接觸孔 91:第1引線 92:第2引線 93:第3引線 100:半導體裝置 101:模組基板 102:基板側焊墊 102a:接地用焊墊 103:低雜訊放大器 104:連接端子 105:焊接層 110:發送用之頻帶選擇開關 111:雙工器 112:天線開關 113:接收用之頻帶選擇開關 114:低雜訊放大器 115:天線 116:輸出側阻抗匹配電路 150:表面構裝機 Ant:天線端子 B1:第1偏壓電路 B2:第2偏壓電路 C1、C2、C3、C4、C5:電容器 D1:二極體 GND:接地端子 L1、L2、L3、L4:電感器 Logic:邏輯端子 PAin:放大器輸入端子 PAout:放大器輸出端子 R1、R2:鎮流電阻元件 RFin:輸入端子 RFout:輸出端子 Rout:接收訊號輸出端子 S1、S2、S3、S4、S5:MOS電晶體 SWin:輸入端子 SWout:輸出端子 Sin:發送訊號輸入端子 T1:驅動器級電晶體 T2:輸出級電晶體 Vbat1、Vbat2、Vbat3:電源端子 Vcc1:集極電源端子 cont1、cont2、cont3:偏壓控制端子

[圖1]係第1實施例之半導體裝置之剖面圖。 [圖2]係第1實施例之半導體模組之剖面圖。 [圖3]係半導體裝置之第1電子電路及第2電子電路之等效電路圖及方塊圖。 [圖4]係第1實施例之半導體模組的著眼於高頻訊號之收發功能的方塊圖。 [圖5]係表示設置於第1構件及第2構件上之端子、以及設置於模組基板（圖2）上之基板側焊墊之俯視時之位置關係的圖。 [圖6A]及[圖6B]分別為第1實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖7A]及[圖7B]分別為第1實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖8A]及[圖8B]分別為第1實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖9A]及[圖9B]分別為第1實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖10A]至[圖10E]之圖式係第1實施例之半導體裝置之製造中途階段之剖面圖。 [圖11A]及[圖11B]分別為第2實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖12A]及[圖12B]分別為第2實施例之半導體裝置之製造中途階段之剖面圖及俯視圖。 [圖13]係第3實施例之半導體裝置之剖面圖。 [圖14]係第3實施例之變形例之半導體裝置之剖面圖。 [圖15]係表示設置於第4實施例之半導體裝置之第1構件及第2構件上之端子、以及設置於模組基板（圖2）上之基板側焊墊之俯視時之位置關係的圖。 [圖16]係交叉配線與電源端子Vbat2於俯視時重疊之區域中之半導體裝置之剖面圖。 [圖17]係表示設置於第5實施例之半導體裝置之第1構件及第2構件上之端子、以及設置於模組基板（圖2）上之基板側焊墊之俯視時之位置關係的圖。 [圖18]係著眼於配置有屏蔽膜之區域之半導體裝置之剖面圖。 [圖19]係表示設置於第6實施例之半導體裝置之第1構件及第2構件上之端子、以及設置於模組基板（圖2）上之基板側焊墊之俯視時之位置關係的圖。 [圖20]係表示設置於第6實施例之變形例之半導體裝置之第1構件及第2構件上之端子、以及設置於模組基板（圖2）上之基板側焊墊之俯視時之位置關係的圖。 [圖21]係第7實施例之半導體裝置之剖面圖。 [圖22]係第8實施例之半導體裝置之剖面圖。 [圖23A]至[圖23E]之圖式係第8實施例之半導體裝置之製造中途階段之剖面圖。

23:背面導體膜

71:第1焊墊

72:第2焊墊

91:第1引線

92:第2引線

100:半導體裝置

101:模組基板

102:基板側焊墊

102a:接地用焊墊

103:低雜訊放大器

104:連接端子

105:焊接層

Claims (11)

1. 一種半導體模組，包括： 模組基板，於表面配置有複數個基板側焊墊； 第1構件，包括：構裝於上述模組基板之構裝面且由化合物半導體構成之半導體基板、以及設置於上述半導體基板之第1電子電路； 第2構件，包括：接合於上述第1構件之上表面且比上述半導體基板薄之由單體半導體構成之半導體層、以及設置於上述半導體層之第2電子電路； 第1焊墊，配置於上述第1構件上且與上述第1電子電路連接； 第2焊墊，配置於上述第2構件上且與上述第2電子電路連接； 第1引線，將上述第1焊墊與上述複數個基板側焊墊中之一個連接； 第2引線，將上述第2焊墊與上述複數個基板側焊墊中之一個連接；以及 由導體膜構成之構件間連接配線，配置於上述第1構件及上述第2構件上，且將上述第1電子電路與上述第2電子電路連接。
2. 如請求項1之半導體模組，其中， 於俯視時，上述第2構件小於上述第1構件，且上述第1焊墊配置於不與上述第2構件重疊之位置；並且 將上述模組基板之構裝面作為高度之基準，且上述第1焊墊配置於比上述第2焊墊低之位置。
3. 如請求項1或2之半導體模組，其中， 上述第2電子電路形成於上述半導體層之朝向上述第1構件之面；並且 上述半導體模組進而具備通孔導體，其自與形成有上述第2電子電路之面為相反側之面於厚度方向上延伸，且將上述第2焊墊與上述第2電子電路連接。
4. 如請求項1或2之半導體模組，其進而具備第1共用絕緣膜，其自上述第2構件之上表面連續覆蓋至上述第1構件之上表面；且 上述半導體模組進而具備交叉配線，其由與上述第1焊墊連接之導體膜構成；並且 上述交叉配線於一個端部連接於上述第1焊墊，且俯視時在與上述第1焊墊不同之位置連接於上述第1電子電路。
5. 如請求項1或2之半導體模組，其中， 上述複數個基板側焊墊中之至少一個為接地用途；並且上述半導體模組包括： 第2共用絕緣膜，配置於上述構件間連接配線上； 屏蔽膜，由配置於上述第2共用絕緣膜上且於俯視時與上述構件間連接配線重疊之導體膜構成；以及 第3引線，將上述屏蔽膜、與上述複數個基板側焊墊中的接地用焊墊連接。
6. 如請求項1或2之半導體模組，其中， 上述第2電子電路進而具備： 溫度依存元件，特性根據溫度而變化；以及 控制電路，根據上述溫度依存元件之特性之變化來控制上述第1電子電路之運作。
7. 如請求項1或2之半導體模組，其中， 相比於與上述基板側焊墊連接之端部而言，上述第1引線之與上述第1焊墊連接之端部相對於上述模組基板之構裝面之法線方向大幅度傾斜。
8. 如請求項1或2之半導體模組，其中， 上述第2電子電路包含至少一個交換電晶體； 上述第1電子電路包括藉由上述交換電晶體之開關來切換運作狀態之被控制電路；並且 上述構件間連接配線將上述交換電晶體與上述被控制電路連接。
9. 如請求項8之半導體模組，其中， 上述第1電子電路包括由複數個被動元件構成之阻抗匹配電路；並且 上述交換電晶體之一個與上述複數個被動元件之至少一個連接。
10. 如請求項8之半導體模組，其中， 上述第1電子電路包括由串聯連接之複數個二極體構成之保護電路；並且 上述交換電晶體之一個係與構成上述保護電路之複數個二極體中之一部分二極體並聯連接。
11. 一種半導體裝置，包括： 第1構件，包括：由化合物半導體構成之半導體基板、以及設置於作為上述半導體基板之一個面之上表面的第1電子電路； 第2構件，包括：接合於上述第1構件之上表面且比上述半導體基板薄之由單體半導體構成之半導體層、以及設置於上述半導體層之第2電子電路； 第1焊墊，配置於上述第1構件上且與上述第1電子電路連接； 第2焊墊，配置於上述第2構件上且與上述第2電子電路連接；以及 由導體膜構成之構件間連接配線，配置於上述第1構件及上述第2構件上且將上述第1電子電路與上述第2電子電路連接。