CN114613751A - 一种大功率立体堆叠三维集成射频前端微系统 - Google Patents

Abstract

本发明公开了一种大功率立体堆叠三维集成射频前端微系统，所述射频前端微系统为立体堆叠结构，所述立体堆叠结构包括下SiP和上SiP，所述下SiP与上SiP之间通过球栅阵列封装BGA或SMD实现信号互联，所述射频前端微系统信号输出通过下SiP的下底面以BGA或SMD的形式完成；所述下SiP与上SiP分别包括若干介质层，各介质层的上下表面均生长有金属布线层，各介质层通过晶圆级键合的方式完成堆叠与密封，各介质层间通过金属化介质通孔完成信号垂直互连；所述下SiP与上SiP中通过对各层介质的选择性刻蚀与晶圆级键合形成供器件异构掩埋的若干独立微腔。该射频前端微系统具有集成度高、体积小、重量轻、通用性强的优点。

Description

一种大功率立体堆叠三维集成射频前端微系统

技术领域

本发明属于射频微波技术领域，特别涉及一种大功率立体堆叠三维集成射频前端微系统。

背景技术

作为无线电子信息系统的重要组成部分，射频前端对系统的形态、体积、重量、性能均具有直接影响。射频前端主要完成信号的收/发、滤波、放大、通道选择、频率选择与变换、可控衰减等功能。传统射频前端基于分立器件、印制板、腔体以及接插件完成设计，利用微组装手段完成装配，技术成熟，工艺稳定，已得到广泛应用。然而，随着无线电子信息系统一体化、小型化、多功能化的需求愈发迫切，传统射频前端难以小型化、轻薄化，装配、调试费时费力等劣势已无力匹配系统发展的需要。同时，新一代无线电子信息系统架构要求前端具备扁平化、轻薄化、器件化的特征，使得传统射频前端基本无法适应新一代系统架构需求。

随着以晶圆级封装(Wafer Level Package，WLP)、扇出封装(Fan out)、硅通孔、倒装焊(Flip Chip)、微凸点以及三维堆叠等为代表的先进三维集成工艺技术不断成熟，使得射频前端微系统化设计成为可能。将先进三维集成工艺技术应用于射频前端的设计，能够数量级降低前端的体积与重量，大幅提高前端性能与功能密度，实现射频前端批量化、自动化生产，降低前端成本。微系统化的射频前端，能够克服传统射频前端已有缺点，适配新一代无线电子信息系统的需求。

发明内容

本发明的目的在于，为克服现有技术缺陷，提供了一种大功率立体堆叠三维集成射频前端微系统，能够有效解决传统射频前端模块体积与重量大、集成度低、成本高、调试与测试费时费力等缺点。

本发明目的通过下述技术方案来实现：

一种大功率立体堆叠三维集成射频前端微系统，所述射频前端微系统为立体堆叠结构，所述立体堆叠结构包括下SiP和上SiP，所述下SiP与上SiP之间通过球栅阵列封装BGA或SMD实现信号互联，所述射频前端微系统信号输出通过下SiP的下底面以BGA或SMD的形式完成；所述下SiP与上SiP分别包括若干介质层，各介质层的上下表面均生长有金属布线层，各介质层通过晶圆级键合的方式完成堆叠与密封，各介质层间通过金属化介质通孔完成信号垂直互连；所述下SiP与上SiP中通过对各层介质的选择性刻蚀与晶圆级键合形成供器件异构掩埋的若干独立微腔；所述下SIP配置为完成微系统的信号接收、收发状态切换、通道选择、滤波、放大以及可控衰减，且所述下SIP中对应电路的各元器件均异构埋设于下SIP的各微腔内；所述上SiP配置为完成微系统信号放大、滤波、功放驻波检测与保护；且上SiP中对应电路的各元器件均异构掩埋于上SiP对应的微腔中。

根据一个优选的实施方式，所述金属布线层不限于为金、铜、银、钨、钼材料，且其厚度为1μm-15μm。

根据一个优选的实施方式，所述上SiP和下SiP中各介质层不限于由硅和/或玻璃构成。

根据一个优选的实施方式，所述上SiP和下SiP分别由4-5层介质层构成，每层介质层厚度在100μm-1000μm之间。

根据一个优选的实施方式，所述下SiP与上SiP中各微腔的高度基于待设置的元器件的高度决定。

根据一个优选的实施方式，若元器件最大高度低于一个介质层高度则微腔高度为两个介质层高度，若元器件最大高度大于一个介质层高度则微腔高度为三个介质层高度。

根据一个优选的实施方式，所述下SiP和上SiP分别基于对应电路中所选用元器件的最大高度确定介质层数量；若下SiP中对应电路选用的元器件最大高度大于一个介质层厚度，则下SiP介质层数量为5层，否则介质层数量为4层；若上SiP中对应电路选用的元器件最大高度大于一个介质层厚度，则上SiP介质层数量为5层，否则介质层数量为4层。

根据一个优选的实施方式，下SiP对应电路使用的各元器件设置于底层介质层的表面，上SiP对应电路使用的各元器件设置于顶层介质层的表面。

前述本发明主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本发明可采用并要求保护的方案。本领域技术人员在了解本发明方案后根据现有技术和公知常识可明了有多种组合，均为本发明所要保护的技术方案，在此不做穷举。

本发明的有益效果：

基于先进集成工艺实现射频前端立体堆叠设计，在相同电性能指标下，能够将传统前端体积与重量缩小至少10倍以上。极短的信号传输路径，有效降低该前端微系统功耗，同时具备兼容200MHz-100GHz电路应用的能力。

微系统化设计，能够实现射频前端全流程自动化、批量化生产，同时避免传统人工调试，能够有效提高生产效率，降低生产成本。

无源器件(滤波器、功分器、耦合器等)与封装一体化设计与加工，能够有效减少射频前端芯片使用数量，进一步降低前端成本。

独立密闭金属化微腔具备良好的电磁屏蔽能力，使得该微系统收发电路间拥有优良的隔离度，同时具备良好的抗电磁干扰能力。

倒置堆叠设计能够将大功率功放产生的热量向上导出，避免对电路其余部分产生影响，扩展了该结构在大功率场景的应用。

一体化设计使得前端微系统无需电缆、接插件、结构件等就能方便的与射频系统进行互连，支撑新一代更大规模射频信息系统的集成。

附图说明

图1是本发明实施例中一种大功率立体堆叠三维集成射频前端微系统结构示意图；

图2为本发明实施例中一种大功率立体堆叠三维集成射频前端微系统组成框图；

其中，1-第一介质层，2-第二介质层，3-第三介质层，4-第四介质层，5-第五介质层，6-第六介质层，7-第七介质层，8-第八介质层，9-第九介质层，10-第十介质层，11-第一布线层，12-第二布线层，13-第三布线层，14-第四布线层，15-第五布线层，16-第六布线层，17-第七布线层，18-第八布线层，19-第九布线层，20-第十布线层，21-第十一布线层，22-第十二布线层，23-第十三布线层，14-第十四布线层，25-第十五布线层，26-第十六布线层，27-第十七布线层，28-第十八布线层，29-第十九布线层，30-第二十布线层，31-第一BGA，32-第二BGA，33-金属化介质通孔。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，为使本发明实施例的目的、技术方案和优点更加清楚，下面对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，本发明要指出的是，本发明中，如未特别写出具体涉及的结构、连接关系、位置关系、动力来源关系等，则本发明涉及的结构、连接关系、位置关系、动力来源关系等均为本领域技术人员在现有技术的基础上，可以不经过创造性劳动可以得知的。

本发明公开了一种大功率立体堆叠三维集成射频前端微系统，该微系统采用立体堆叠结构。

所述微系统立体堆叠结构由两部分组成，分别为下SiP与上SiP。上SiP与下SiP间的信号互连可通过BGA(Ball Grid Array，球栅阵列封装)、微凸点以及SMD(SurfaceMounted Devices表面贴装)等三种形式中的一种实现。微系统整体信号输出通过下SiP下底面以BGA或SMD的形式完成。

所述微系统通过多层介质的选择性刻蚀与晶圆级键合形成供器件异构掩埋的各独立微腔。各微腔的高度由其中的器件的高度决定，若器件最大高度低于一个介质层高度则微腔高度为两个介质层高度，若器件最大高度大于一个介质层高度则微腔高度为三个介质层高度。

下SiP完成该微系统信号接收、收发状态切换、通道选择、滤波、放大以及可控衰减等功能。电路中使用的各器件均异构掩埋于下SiP对应的微腔中。

下SiP由4-5层介质层构成，该介质层可以是硅、玻璃等材料。每层介质层厚度在100μm-1000μm之间。每层介质层的上表面与下表面均生长一层金属层作为信号布线层。该金属层材料可以是金、铜、银、钨、钼等材料，厚度在1μm-15μm之间。各介质层通过晶圆级键合的方式实现堆叠与密闭。各介质层间的信号垂直互连通过金属化介质通孔实现。

所述下SiP根据电路所选用器件的最大高度确定SiP的介质层数量，若器件最大高度大于一个介质层厚度，则SiP介质层数量为5层，否则介质层数量为4层。

下SiP电路中限幅器芯片、开关芯片、低噪放芯片、滤波器芯片、衰减器芯片、均衡器芯片均置于第一介质层1的上表面。按照图2所示电路框图完成电路互连。其中同一微腔中的各芯片通过金丝键合的方式实现信号互连，不同微腔间的信号互连，首先通过金丝键合的方式将信号由芯片引出到介质层的金属布线层，再通过金属布线层的平面互连，以及介质通孔的垂直互连实现。

下SiP介质层1放置器件处对应的介质层2、介质层3的相应位置，均需刻蚀空腔，为芯片的金丝键合以及空气腔预留空间。介质层1、介质层2、介质层3、介质层4完成晶圆级键合后即形成电路中各器件的密闭微腔。

上SiP完成该微系统信号放大、滤波、功放驻波检测与保护等功能。电路中使用的各器件均异构掩埋于上SiP对应的微腔中。

所述上SiP由4-5层介质层构成，该介质层可以是硅、玻璃等材料。每层介质层厚度在100μm-1000μm之间。每层介质层的上表面与下表面均生长一层金属层作为信号布线层。该金属层材料可以是金、铜、银、钨、钼等材料，厚度在1μm-15μm之间。各介质层通过晶圆级键合的方式实现堆叠与密闭。各介质层间的信号垂直互连通过金属化介质通孔实现。

上SiP电路中根据电路所选用器件的最大高度确定SiP的介质层数量，若器件最大高度大于一个介质层厚度，则SiP介质层数量为5层，否则介质层数量为4层。

上SiP电路中功放芯片、耦合器芯片、检波器芯片、调制驱动器芯片、功率PMOS管、差分放大比较器等芯片均置于第十介质层10的上表面。按照图2所示电路框图完成电路互连。其中同一微腔中的各芯片通过金丝键合的方式实现信号互连，不同微腔间的信号互连，首先通过金丝键合的方式将信号由芯片引出到介质层的金属布线层，再通过金属布线层的平面互连，以及介质通孔的垂直互连实现。

上SiP介质层10放置器件处对应的介质层9、介质层8的相应位置，均需刻蚀空腔，为芯片的金丝键合以及空气腔预留空间。介质层7、介质层8、介质层9、介质层10完成晶圆级键合后即形成电路中各器件的密闭微腔。

上SiP在介质层6处植球并通过倒置的方式实现与下SiP的立体堆叠，上SiP与下SiP间的信号传输通过BGA球实现。

射频前端微系统电路中涉及的无源器件可直接利用SiP中的介质层与金属布线完成设计。

射频前端微系统电路中各芯片根据芯片种类的不同与实际布版需求可采用不同的连接形式，并置于不同的介质层上。其中射频类芯片可采用金丝键合的形式在SiP中进行连接，控制类芯片可采用微凸点倒扣的形式在SiP中进行连接，微凸点可以是金凸点或铜凸点。

优选地，电路中选用元器件的高度均不高于550μm。

优选地，上SiP介质层选用高热导率的硅(电阻率＞5KΩ·cm)共5层，下SiP介质层材料可选硅(电阻率＞5KΩ·cm)或玻璃共5层。单层介质层厚度100μm-500μm。

优选地，电路中各芯片异构掩埋于多层介质组成的各微腔中，形成独立密闭空间。

优选地，下SiP使用的各芯片置于第一介质层1的上表面，上SiP使用的各芯片置于第十介质层10的上表面。

优选地，电路中异构掩埋于同一微腔中的各芯片直接通过键合引线的方式实现信号连接。不同微腔中的信号连接通过介质层表面的金属布线实现信号的水平互连。信号的垂直互连通过金属化介质层通孔实现，若介质层为硅则通孔为TSV，介质层为玻璃则通孔为TGV。

优选地，上SiP与下SiP之间采用直径为0.5mm的BGA球完成堆叠。下SiP与外部的连接同样采用直径为0.5mm的BGA球完成。

优选地，下SiP电路中使用的封装一体化滤波器利用第二介质层2、第三介质层3、第二布线层12-第七布线层17完成设计与制备。上SiP电路中使用的封装一体化滤波器利用第八介质层8、第九介质层9，第十四布线层24-第十九布线层29完成设计与制备。根据电路实际需求，L、S频段的滤波器采用LC的形式设计实现，其中电感利用SiP中的金属布线、介质层以及通孔实现，电容选用高精度、低轮廓成熟电容器件异构掩埋于SiP中共同实现L、S频段封装一体化滤波器。S频段以上的滤波器采用传输线的形式设计实现。

实施例1：

参考图1和图2所示，本发明实施例公开的一种大功率立体堆叠三维集成射频前端微系统如图1所示，该微系统组成框图如图2所示。

该微系统由上SiP与下SiP组成，其中，上SiP由5层高阻硅键合堆叠而成，下SiP由5层高阻硅键合堆叠而成，每层高阻硅厚度为250μm。每层高阻硅的上下表面均具有3μm金作为金属布线层。上/下SiP通过BGA实现SiP间的立体堆叠。该微系统与外部的信号互连通过下SiP下底面的BGA实现。

下SiP完成射频前端信号接收、滤波、放大、通道选择等电路功能。包含限幅器芯片、开关芯片、低噪放芯片、滤波器芯片、衰减器芯片以及均衡器芯片。

上SiP完成射频前端信号放大、滤波、驻波检测等电路功能。包含功放芯片、耦合器芯片、滤波器芯片、衰减器芯片、调制驱动器芯片、差分放大器芯片以及功率PMOS芯片等。

实施例中下SiP所涉及各芯片均布置于第一层硅片上表面，并按图2所示电路关系进行互连。根据实际电路指标要求与版图设计，各芯片置于不同的微腔中。其中同一微腔中的各芯片通过金丝键合的方式实现信号互连，不同微腔间的信号互连，首先通过金丝键合的方式将信号由芯片引出到介质层2的金布线层14，再通过金属布线层的平面互连，以及硅通孔的垂直互连实现。

如图2所示，下SiP有3路射频信号输入，分别为Rf_in1、Rf_in2以及Rf_in3。3路射频信号均通过下SiP底面BGA、TSV以及金属层平面布线传输至SiP内部。其中，Rf_in1首先与限幅器芯片相连。Rf_in2首先与开关芯片相连，完成收发通道的切换。Rf_in3首先与低噪声放大器芯片相连。电路中所需的电源、控制信号同样通过下SiP底面BGA、TSV以及金属层平面布线传输至SiP内部。

下SiP内置一个开关滤波器组芯片，该芯片采用GaAs工艺进行设计，具备4个频段，频段覆盖L波段，具体频段划分依据电路需求而定。该开关滤波器组芯片设计技术成熟，不再赘述。该开关滤波器组芯片为收发通道共用，其输入、输出端均与开关芯片相连，从而实现接收通道不同频段的切换以及收发通道间的切换。共用的开关滤波器组芯片进一步减少了电路器件数量，缩小了布版面积，提高了SiP功能密度。

实施例中上SiP所涉及各芯片均布置于第10层硅片的上表面，并按图2所示电路关系进行互连。根据实际电路指标要求与版图设计，各芯片置于不同的微腔中。其中同一微腔中的各芯片通过金丝键合的方式实现信号互连，不同微腔间的信号互连，首先通过金丝键合的方式将信号由芯片引出到介质层9的金属布线层27，再通过金属布线层的平面互连，以及TSV的垂直互连实现。由于上SiP电路中采用了高轮廓电容芯片(高度＞500μm)，其对应信号应键合引出至金属层25，再通过金属层的平面布线与TSV实现信号的三维互连。

Rf-in3在下SiP中完成前置放大、滤波、可控衰减后通过BGA传输至上SiP中功放芯片。信号经功放芯片放大后传至其后的耦合器芯片中，通过耦合器，主路信号传输至封装一体化滤波器中，完成滤波后通过BGA传出上SiP。耦合路信号传输至检波器芯片，经过检波比较后将比较信号通过BGA输出。

所述上SiP封装一体化滤波器为L波段LC低通滤波器，该滤波器的电感直接利用第7层硅片、第8层硅片、金属层22-27以及对应介质层中的TSV进行设计，电容选用已有成熟器件异构掩埋于上SiP中，共同实现该封装一体化滤波器。相较于传统L波段LC低通滤波器，封装一体化滤波器充分利用现成三维集成工艺进行设计具有精度高、体积小、成本低的优点。

完成上SiP封装后，在介质层6处进行铅锡BGA植球(球直径500nm)，完成植球后将上SiP倒置，并与下SiP进行PoP堆叠。完成堆叠后对下SiP进行铅锡BGA植球(球直径500nm)，最终完成该射频前端微系统。

考虑到该微系统在高频段的应用，各介质层需选用高电阻率(＞5KΩ·cm)硅片。高电阻的硅片能够保证SiP中的高频信号低损耗的传输，确保SiP优良的电性能。

本微系统上SiP工作过程中功放芯片有大电流通过，并产生大量热量，造成上SiP功率密度陡增。考虑到上述情况，通过将上SiP进行倒置堆叠，使功放产生的热量向上只经过一层硅片便能迅速导出SiP，从而避免对下SiP电路性能造成影响。倒置的设计充分利用硅片的高热导率，极大的扩展了该微系统在大功率(≥50W)场合的应用。

为防止芯片高密度集成极易产生的信号串扰，上/下SiP中各独立微腔最多只放置2只有源芯片。同时，功放芯片单独置于一个独立微腔中。金属化微腔能够提供良好的电磁隔离环境，有效防止信号的串扰与功放的自激。

该三维立体堆叠结构具有设计灵活度高、集成密度大的特点。20层电路布线层，上百个器件集成能力能够满足不同射频前端电路功能需求。同时，微米级的加工精度能够保证设计在该堆叠结构中的无源器件、三维传输结构的精确实现，保证该微系统在高频段(＜100GHz)的应用。优选地，在实际设计过程中根据电路功能与应用频段的不同，该微系统纵向尺寸控制在3.5mm以内，水平尺寸控制在20mm×20mm以内。

该微系统基于三维异构集成工艺，利用成熟芯片，结合封装一体化无源集成，数量级缩小了射频前端的体积与重量，提高了电路性能并降低了功耗。模块化的设计使得该微系统能够方便的与前端天线以及后端信号处理模块进行互连，为射频系统多功能化、小型化提供基础。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种大功率立体堆叠三维集成射频前端微系统，其特征在于，所述射频前端微系统为立体堆叠结构，所述立体堆叠结构包括下SiP和上SiP，

所述下SiP与上SiP之间通过球栅阵列封装BGA或SMD实现信号互联，所述射频前端微系统信号输出通过下SiP的下底面以BGA或SMD的形式完成；

所述下SiP与上SIP分别包括若干介质层，各介质层的上下表面均生长有金属布线层，各介质层通过晶圆级键合的方式完成堆叠与密封，各介质层间通过金属化介质通孔完成信号垂直互连；

所述下SiP与上SiP中通过对各层介质的选择性刻蚀与晶圆级键合形成供器件异构掩埋的若干独立微腔；

所述下SiP配置为完成微系统的信号接收、收发状态切换、通道选择、滤波、放大以及可控衰减，且所述下SiP中对应电路的各元器件均异构埋设于下SiP的各微腔内；

所述上SiP配置为完成微系统信号放大、滤波、功放驻波检测与保护；且上SiP中对应电路的各元器件均异构掩埋于上SiP对应的微腔中。

2.如权利要求1所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，所述金属布线层不限于为金、铜、银、钨、钼材料，且其厚度为1μm-15μm。

3.如权利要求1所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，所述上SiP和下SiP中各介质层不限于由硅和/或玻璃构成。

4.如权利要求1所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，所述上SiP和下SiP分别由4-5层介质层构成，每层介质层厚度在100μm-1000μm之间。

5.如权利要求4所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，所述下SiP与上SiP中各微腔的高度基于待设置的元器件的高度决定。

6.如权利要求5所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，若元器件最大高度低于一个介质层高度则微腔高度为两个介质层高度，若元器件最大高度大于一个介质层高度则微腔高度为三个介质层高度。

7.如权利要求5所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，所述下SiP和上SiP分别基于对应电路中所选用元器件的最大高度确定介质层数量；

若下SiP中对应电路选用的元器件最大高度大于一个介质层厚度，则下SiP介质层数量为5层，否则介质层数量为4层；

若上SiP中对应电路选用的元器件最大高度大于一个介质层厚度，则上SiP介质层数量为5层，否则介质层数量为4层。

8.如权利要求1所述的大功率立体堆叠三维集成射频前端微系统，其特征在于，下SiP对应电路使用的各元器件设置于底层介质层的表面，上SiP对应电路使用的各元器件设置于顶层介质层的表面。

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