JP2005109135A - 電子部品内蔵モジュールの製造方法 - Google Patents

電子部品内蔵モジュールの製造方法 Download PDF

Info

Publication number
JP2005109135A
JP2005109135A JP2003340430A JP2003340430A JP2005109135A JP 2005109135 A JP2005109135 A JP 2005109135A JP 2003340430 A JP2003340430 A JP 2003340430A JP 2003340430 A JP2003340430 A JP 2003340430A JP 2005109135 A JP2005109135 A JP 2005109135A
Authority
JP
Japan
Prior art keywords
electronic component
solder
insulating resin
manufacturing
component built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003340430A
Other languages
English (en)
Inventor
Eiji Kawamoto
英司 川本
Masaaki Hayama
雅昭 葉山
Hiroyuki Ishitomi
裕之 石富
Masaaki Katsumata
雅昭 勝又
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003340430A priority Critical patent/JP2005109135A/ja
Publication of JP2005109135A publication Critical patent/JP2005109135A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】電子部品をはんだを用いて内蔵した電子部品内蔵モジュールの製造方法に関するものであり、製品出荷後に起こるはんだショート不良を防止するものである。
【解決手段】絶縁樹脂12による電子部品10a、10bを封止後に熱処理工程を設けたことにより内蔵しているはんだの再溶融によるはんだショート不良を予め抽出し不良品をスクリーニングすることができる。
さらに、熱処理工程の前に吸湿工程を設けることにより、より確実に熱処理によるはんだショート不良のスクリーニングを行うことができるという効果を奏するものである。
【選択図】図1

Description

本発明は、電子部品内蔵モジュールの製造方法に関し、特に配線基板の上部に電子部品が配置され、これを絶縁樹脂で覆った電子部品内蔵モジュールの製造方法に関するものである。
従来、この種の電子部品内蔵モジュールは、図5に示されるような構成を有していた。
図5は従来の電子部品内蔵モジュールの構造図である。
図5において、電子部品内蔵モジュール101は基板102の上面に各種電子部品103a、103b、103cを実装したものである。この各種電子部品103a、103b、103cは基板102の表面に形成した電極パターン上にダイボンドやワイヤボンドなどの手段あるいははんだで接続される。基板102の側面の四隅には基板102の下面に連なるスルーホール電極107a、107b、107c、107dが形成されるとともに、その内の一つのスルーホール電極107aがグランド接続用端子として構成されている。このスルーホール電極107aは、電子部品内蔵モジュール101がマザーボード(図示せず)に実装された時に、マザーボードのグランドラインと導通するものである。また、上記基板102の上面には、前述の電極パターンの他にスルーホール電極107aと導通する接地用電極パターン106が形成されている。
そして、各種電子部品103a、103b、103cが実装された基板102の上面は、エポキシ樹脂からなる封止体108によって封止されている。
その後、封止体108の全表面にニッケルめっき層120を形成し、封止体108から露出している接地用電極パターン106の一端部109にも、このニッケルめっき層120は付着形成されている。その結果、ニッケルめっき層120は、接地用電極パターン106及びスルーホール電極107aと導通し、マザーボードのグランドラインに接地されることになるため、外部の電磁界ノイズから電子部品103a〜103cをシールドすることができる。さらに、ニッケルめっき層120のめっき厚を従来の金属キャップからなるシールドカバーと同程度の厚さで形成した場合に所望のシールド効果を得ることができていた。
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献1、特許文献2、特許文献3が知られている。
特開平11−163583号公報 特開2001−24312号公報 特開2001−168493号公報
しかしながら、上記従来の構成では、内蔵する電子部品をワイヤボンドで実装する場合にはワイヤで接続するために電極のスペースが必要となり、電子部品内蔵モジュールとしては小型化することは困難である。
また、抵抗、コンデンサ、コイル等のチップ部品をワイヤボンド実装するためにはチップ部品の電極材料の変更等が必要となり、通常のチップ部品をワイヤボンド実装することは非常に困難である。
また、内蔵する電子部品をはんだで実装した電子部品内蔵モジュールをマザーボードにはんだを用いて熱処理により実装する場合、電子部品内蔵モジュールの電子部品を実装しているはんだが電子部品内蔵モジュールの内部で再溶融するため、溶融したはんだが電極外へ流出してはんだショート不良を引き起こす恐れを有していた。
また、接地用電極パターンは基板上の一部分にしか形成されていないために、封止体上のニッケルめっき層との接続部分が非常に小さく、電子部品内蔵モジュール全体が完全に電磁界シールドされていないという問題点を有していた。
また、基板の上面に端子用の電極が形成されており、この端子用の電極上に直接封止体が形成されているため、この部分において、封止体と基板との密着強度が極端に低くなり、封止体と基板が剥がれるという問題点を有していた。
また、ニッケルめっき層は、電磁界シールド効果を得るために、従来の金属キャップと同程度の厚み、例えば100μm以上の厚みが必要であるが、ニッケルめっき層が厚い場合、吸湿工程後の熱処理工程時に水分の蒸発に伴う応力によりめっき層が剥離するという問題点を有していた。
また、基板の側面の四隅にスルーホール電極を形成しているためスルーホール電極上に封止体が飛び出した形状となるため、封止体が基板から剥がれやすい構造となっているという問題点を有していた。
本発明は上記従来の課題を解決するもので、マザーボード実装する際にもはんだショート不良を起こさない高い信頼性を有する電子部品内蔵モジュールを提供するとともに、安定した電磁界シールド特性を実現することを目的とするものである。
上記目的を達成するために、本発明は以下の構成を有する。
本発明の請求項1に記載の発明は、特に、配線基板上にはんだを用いて電子部品を実装する実装工程と、前記配線基板の電子部品を実装した面を絶縁樹脂で封止する封止工程とを備えた電子部品内蔵モジュールの製造方法であって、前記封止工程後はんだの融点以上の温度で処理する熱処理工程を設けた電子部品内蔵モジュールの製造方法であり、これにより、内蔵しているはんだの再溶融によるはんだショート不良を予め抽出することができ、不良品をスクリーニングすることができるという作用効果が得られる。
本発明の請求項2に記載の発明は、特に、複数個のパターンが配置された集合基板上にはんだを用いて電子部品を実装する実装工程と、前記集合基板の電子部品を実装した面を絶縁樹脂で封止する封止工程と、絶縁樹脂で封止した集合基板の前記絶縁樹脂部の所定の位置に切り込みを入れる切り込み工程と、前記絶縁樹脂の表面に導電性膜を形成する成膜工程と、前記集合基板を個別に分割する分割工程とを備えた電子部品内蔵モジュールの製造方法であって、前記封止工程以後にはんだの融点以上の温度で処理する熱処理工程を設けた電子部品内蔵モジュールの製造方法であり、これにより、内蔵しているはんだの再溶融によるはんだショート不良を、集合基板全体で同時に抽出することができ、集合基板全体で一括して不良品をスクリーニングすることができるという作用効果が得られる。
本発明の請求項3に記載の発明は、特に、熱処理工程の前に吸湿工程を設けた請求項1または請求項2に記載の電子部品内蔵モジュールの製造方法であり、これにより、より確実に熱処理によるはんだショート不良のスクリーニングを行うことができるという作用効果が得られる。
本発明の請求項4に記載の発明は、特に、切り込み部は集合基板の内部に形成したグランドパターンを切り込むように形成する請求項2に記載の電子部品内蔵モジュールの製造方法であり、これにより、絶縁樹脂の表面の導電性膜を基板の内部に形成したグランドラインと導通させることができるため、基板の上面部の周辺部にグランドラインを形成しなくても良いため、絶縁樹脂と基板との密着強度を強固に保つことができるという作用効果が得られる。
本発明の請求項5に記載の発明は、特に、導電性膜は集合基板の内層のグランドパターンと電気的に接続するように形成する請求項4に記載の電子部品内蔵モジュールの製造方法であり、これにより、絶縁樹脂の表面の導電性膜を基板の内部に形成したグランドラインと導通させることができるため、基板の上面部の周辺部にグランドラインを形成しなくても良いため、絶縁樹脂と基板との密着強度を強固に保つことができるという作用効果が得られる。
本発明の請求項6に記載の発明は、特に、集合基板内の個別の電子部品内蔵モジュールの4辺全てに前記導電性膜とグランドラインの接続点を設ける請求項5に記載の電子部品内蔵モジュールの製造方法であり、これにより、電子部品内蔵モジュールの電磁界シールド特性を良好なものとすることができるという作用効果が得られる。
本発明の請求項7に記載の発明は、特に、導電性膜は金属めっき膜、導電性樹脂膜、金属薄膜の少なくとも1つ以上の膜で形成する請求項2に記載の電子部品内蔵モジュールの製造方法であり、これにより、導電性膜と基板内層のグランドラインとを確実に導通させることができるという作用効果が得られる。
本発明の請求項8に記載の発明は、特に、導電性膜を50μm以下の厚みで形成する請求項7に記載の電子部品内蔵モジュールの製造方法であり、これにより、吸湿工程後の熱処理工程における導電性膜の剥がれを防止することができるという作用効果が得られる。
本発明の電子部品内蔵モジュールの製造方法は絶縁樹脂による封止後に熱処理工程を設けたことにより内蔵しているはんだの再溶融によるはんだショート不良を予め抽出し不良品をスクリーニングすることができる。
さらに、熱処理工程の前に吸湿工程を設けることにより、より確実に熱処理によるはんだショート不良のスクリーニングを行うことができるという効果を奏するものである。
(実施の形態1)
以下、実施の形態1を用いて本発明の特に請求項1に記載の発明について説明する。
図1(a)〜(c)は本発明の実施の形態1における電子部品内蔵モジュールの製造工程図である。
図1(a)において配線基板2は表面の電極3やグランドパターン5、回路パターン6やインナービア7、裏面に電極8、そして表裏面にソルダーレジスト4、9が形成された多層配線基板である。
表面の電極3、裏面の電極8及び内層パターン5、6は電気導電性を有する物質からなり、例えば、Cu箔や導電性樹脂組成物からなる。本発明においてはCu箔を用いている。
インナービア7は、例えば、熱硬化性の導電性物質からなる。熱硬化性の導電性物質としては、例えば、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物を用いることができる。金属粒子としては、Au、AgまたはCuなどを用いることができる。Au、AgまたはCuは導電性が高いために好ましく、Cuは導電性が高く、マイグレーションも少なく、また、低コストであるため特に好ましい。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂またはシアネート樹脂を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。
また、表層のソルダーレジスト4は図1(b)に示すフィレット構造を有する電子部品10aを実装する部分については、電極3の間にソルダーレジスト未形成部40を設けている。更に、配線基板2の表層の外周部にも同様にソルダーレジスト未形成部41を設けている。
図1(b)は電子部品の実装工程である。
配線基板2上の所定の位置にスクリーン印刷法等を用いてはんだ11を塗布した後、電子部品10a、10bを所定の位置へ装着し、熱処理工程により配線基板2上への電子部品10a、10bの実装を完了する。電子部品10a、10bは、例えば、能動部品および受動部品からなる。能動部品としては例えば、トランジスタ、IC、LSIなどの半導体素子が用いられる。受動部品としては抵抗、コンデンサまたはインダクタなどのチップ状部品や振動子、フィルタ等が用いられる。
また、はんだ11にはPb−Sn系の共晶はんだやPbフリーはんだ(例えばSn−Ag−Cu系、Au−Sn系またはSn−Zn系)を用いることができるが、何れの場合も融点が230℃以下であって非耐熱性部品であっても使用することが可能である。
また、電子部品10a、10bを実装するためのはんだ11と電子部品内蔵モジュール1をマザーボードへ実装するためのはんだ(図示せず)は同一材料であってもかまわないし、異なる材料を用いてもかまわない。
しかしながら、近年の環境問題への配慮を考えるとPbフリーはんだを用いる方が望ましい。
また、電子部品10a、10bをはんだ11で実装した後には必ずフラックス洗浄(図示せず)を行わなければならない。フラックスが残ったままの状態では、後の絶縁樹脂12の塗布の際に配線基板2との密着強度が劣化するためである。
ただし、実装後はんだ11がフィレット構造を有する電子部品10aに対しては、配線基板2上にソルダーレジスト未形成部40を必ず設けておくことが重要である。このソルダーレジスト未形成部40を電子部品10aの下部に設けることで、電子部品10aと配線基板2との間に空間を形成することができ、この空間の存在により図1(c)の封止工程で示す絶縁樹脂12による封止の際に電子部品10aと配線基板2の間に良好に絶縁樹脂12を充填することが可能となる。
この絶縁樹脂12を完全に電子部品10aと配線基板2の間に充填することは非常に重要である。ソルダーレジスト未形成部40が無い場合、配線基板2上のソルダーレジスト4と電子部品10a間には10μm以下の微少空間ができ、この微少空間に完全に絶縁樹脂12を充填することは非常に困難であり、絶縁樹脂12で封止した後に、電子部品10aと絶縁樹脂12間には微少空間が形成されたままになる。
そして、この微少空間を有したままの電子部品内蔵モジュール1をマザーボード(図示せず)へはんだを用いて実装した場合、熱処理により電子部品内蔵モジュール1内のはんだが再溶融するとともに、溶融したはんだが微少空間へ流出してはんだショート不良を引き起こすことになる。
以上の理由で電子部品10aと配線基板2の間には絶縁樹脂12を完全に充填しなければならず、そのための空間の確保としてソルダーレジスト未形成部40は非常に重要な役割を果たしている。
また、実装後にフィレット構造を有しない電子部品10bに対しては、電子部品10aのようにフィレット構造がないため、電子部品10bと配線基板2間の空間を確保することは比較的容易である。
そのため、ソルダーレジスト4に未形成部を設けなくても、電子部品10bとソルダーレジスト4の間に絶縁樹脂12を充填することは容易である。ただし、当然はんだ11の量によって、電子部品10bとソルダーレジスト4との間隔は変化するので、この間隔が十分形成されるように、はんだ11の量を決定する必要がある。特に、電子部品10bとソルダーレジスト4との間隔は20μm以上が望ましい。
なお、電子部品10bの下部にもソルダーレジスト未形成部40を設けても何ら問題はない。特に、はんだ11の量が少ない時には、配線基板2と電子部品10bとの間隔を広くすることが可能となるため、絶縁樹脂12の充填を確実に行うことができるという利点が生まれる。
その後、絶縁樹脂12を電子部品10a、10bを完全に覆うように塗布する。塗布工程については、スクリーン印刷法、トランスファモールド工法、シート状絶縁樹脂を用いたプレス工法、ディスペンサを用いたポッティング工法等が使用可能である。また、スクリーン印刷法を用いる場合には、真空チャンバー内で印刷を行う真空印刷工法を用いると、確実に電子部品10a、10bと配線基板2の間に絶縁樹脂12を充填することができる。
また、配線基板2の上層の外周部にレジスト未形成部41を設けることで、絶縁樹脂12と配線基板2との密着強度を強固に保つことができる。絶縁樹脂12が配線基板2から剥離する時は、必ず電子部品内蔵モジュール1の外周部分から剥がれるため、この外周部分の密着強度を強固に保つことは重要である。ソルダーレジスト4は撥水、撥油性の強い材料であるため、絶縁樹脂12とソルダーレジスト4との密着強度は比較的弱い状態である。
そのため、絶縁樹脂12とソルダーレジスト4は、ねじれや曲げ等の外部応力がかかった場合、外周部から剥離しやすいのであるが、外周部分にソルダーレジスト未形成部41を設けることで、絶縁樹脂12は配線基板2の基材部分と直接密着するため、強い密着力を得ることができる。従ってねじれや曲げ等の外部応力がかかった場合でも、絶縁樹脂12が配線基板2からの剥離を防止することができるものである。
なお、絶縁樹脂12と配線基板2との密着強度を上げる方法として、配線基板2の表面のプラズマ洗浄法がある。この工法により、配線基板2と絶縁樹脂12は化学結合を伴って、更に強固に密着させることが可能となる。
また、絶縁樹脂12は無機フィラーと熱硬化性樹脂とを含む混合物からなる。無機フィラーには例えば、Al23、MgO、BN、AlN、SiO2およびBaTiO3などを用いることができる。熱硬化性樹脂には、エポキシ樹脂、フェノール樹脂、またはシアネート樹脂が好ましい。エポキシ樹脂は、耐熱性が高いために特に好ましい。
以上の工程により作成した電子部品内蔵モジュール1に対して、熱処理を行う。熱処理条件は通常温度のプロファイルで個々に条件を設定するが本発明の実施の形態1においてプリヒート温度を150℃、90±30秒、ピーク温度230℃30秒で実施した。この熱処理工程を実施することで電子部品内蔵モジュール1を実際にマザーボードへ実装する際に受ける熱履歴を予め与え、絶縁樹脂12の充填状態が完全でない場合に起こる、はんだ流出によるショート不良を市場に出る前に抽出してスクリーニングすることが可能となる。
電子部品内蔵モジュール1の製造工程において絶縁樹脂12を配線基板2上に塗布する際に、電子部品10a、10bと配線基板2との間にも確実に絶縁樹脂12を充填しなければならないが、絶縁樹脂12の塗布工程後に電子部品10a、10bと配線基板2との間に絶縁樹脂12が確実に充填されているかどうかということを検査することは非常に困難である。
しかしながら、確実に充填できていなければ、マザーボードへの実装の際に、はんだ流出不良を引き起こす原因となる。
そこで、予め熱処理工程を製造工程内に設けることで、絶縁樹脂12の充填不足によるはんだショート不良を、市場に出る前に抽出することができるものである。
そして、一旦熱処理を通してはんだショート不良が発生しなかった電子部品内蔵モジュール1については、再度熱処理工程を通してもはんだショート不良は発生しない。
これは、絶縁樹脂12の充填が確実にできているからである。
また、この良品となった電子部品内蔵モジュール1は、複数回の熱処理工程を実施しても特性に何ら影響を与えるものではない。
発明者らの実験では、10回繰り返し熱処理工程を行っても特性への影響は全くなかった。
以上の工程により、製品出荷後に出荷先でマザーボードへ実装する際に起こる、はんだショート不良を出荷前に抽出することができ、出荷先での製品不良を防止することが可能となる。
(実施の形態2)
以下、実施の形態2を用いて、本発明の特に請求項2に記載の発明について説明する。
なお、実施の形態1と同様の構成を有するものについては、同一符号を付与しその説明を省略する。
図2(a)〜(c)は本発明の実施の形態2における電子部品内蔵モジュールの製造工程図である。
図2(c)において絶縁樹脂12を塗布した封止工程の後、熱処理工程の前に吸湿工程を設けている。熱処理工程の前に吸湿工程を設けることで熱処理時の水分の蒸発による応力により、はんだショート不良を顕著に抽出することが可能となるとともに、実際の使用状態に近い状態ではんだショート不良を抽出することが可能となる。
吸湿条件は、例えば、The JEDEC(Joint Electron Device Engineering Council)Solid State Technology Associationによる規格「IPC/JEDEC J−STD−020B」で定められている吸湿リフロー試験に準じて行うことが最も一般的である。この規格中、LEVEL3(30℃/60%RH 192時間)条件に準じて吸湿工程を行うことで、熱処理によるはんだショート不良を十分抽出することが可能である。なお、LEVEL3以上の条件で吸湿工程を実施しても構わない。
(実施の形態3)
以下、実施の形態3を用いて、本発明の特に請求項3に記載の発明について説明する。
なお、実施の形態1と同様の構成を有するものについては同一符号を付与しその説明を省略する。
図3(a)〜(f)は本発明の実施の形態3における電子部品内蔵モジュールの製造工程図である。
図3(a)は複数個のパターンが配置された集合基板22である。図3(b)の実装工程はこの集合基板22上の所定の位置にスクリーン印刷法等を用いてはんだ11を塗布した後、電子部品10a、10bを所定の位置へ装着し、熱処理工程により配線基板2上への電子部品10a、10bの実装を完了する。電子部品10a、10bの実装完了後、フラックス洗浄を行い、図3(c)の封止工程で絶縁樹脂12を用いて電子部品10a、10bを完全に覆うように塗布する。
次に図3(d)の切り込み工程により絶縁樹脂12側から集合基板22の内層に形成したグランドパターン5を切り込むように所定の位置に切り込み部13を形成する。
特に、この切り込み部13は集合基板22のグランドパターン5より深く形成している。
本実施の形態3では4層配線基板における切り込み状態を示しており、表層から2層目に形成したグランドパターン5を切断するように切り込み部13を形成している。この2層目にグランドパターン5を形成することで、絶縁樹脂12と集合基板22との密着を強固に保つためのソルダーレジスト未形成部41を集合基板22の表層部の外周部分に形成することが可能となる。
また、4層より層数の多い基板の場合は、特に2層目に限定してグランドパターン5を形成する必要は無く、内層部であるなら任意の層に形成しても良い。
また、切り込み部13の作成方法は、ダイシング、レーザー加工、超音波加工、NC加工等用いることが可能であるが、加工精度及び加工の容易さからダイシングによる加工が簡便である。
次に図3(e)の導電性膜形成工程により、絶縁樹脂12の上面及び切り込み部13の内部に導電性膜14を形成する。この時、集合基板22の内層に形成しているグランドパターン5と、4辺全域で導電性膜14が接続していることが望ましい。こうすることにより、導電性膜14による電磁界シールド特性を確実に得ることができるのである。
また、グランドパターン5と導電性膜14の接続点については電子部品内蔵モジュール1の側面4辺全てで行うことが最も良好な電磁界シールド特性を得ることができるのであるが、仮に途中いくつかの未接続点があるからと言って、電磁界シールド特性が得られないと言うものではない。ただし、未接続点がある場合においても、側面4辺における何れかの点で接続していることが望ましい。側面4辺における接続ではなく3辺以下の接続となると、電磁界シールド特性は接続辺が少なくなるほど劣化していく。
また、導電性膜14は金属めっき膜、導電性樹脂膜、金属薄膜の少なくとも1つ以上の膜から形成されており、金属めっき膜の場合、Au、Ag、Cu、Ni、Cr、Zn、Ti、Al等の材料を少なくとも1種類以上用いて形成している。
導電性樹脂膜の場合、例えば、熱硬化性の導電性物質からなる。熱硬化性の導電性物質としては、例えば、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物を用いることができる。金属粒子としては、Au、AgまたはCuなどを用いることができる。Au、AgまたはCuは導電性が高いために好ましく、Cuは導電性が高くマイグレーションも少なく、また、低コストであるため特に好ましい。熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂またはシアネート樹脂を用いることができる。エポキシ樹脂は耐熱性が高いために特に好ましい。金属薄膜の場合、Au、Ag、Cu、Ni、Cr、Zn、Ti、Al等の材料を少なくとも1種類以上用いて形成している。
また、導電性膜14は、その膜厚が50μm以下であることが重要である。50μm以上の膜厚を有する場合、絶縁樹脂12に水分が吸湿した状態で熱処理すると、水分の蒸発に伴う応力により導電性膜14が剥離を生じることとなる。50μm以下の場合、膜厚は非常に薄いため形成されている導電性膜には微少のピンホールを有している。
そのため、熱処理による水分の蒸発に対して、このピンホールから蒸発するため導電性膜14の剥離は生じない。この現象は、導電性膜が薄ければ薄いほど良く、導電性膜14は通常10μm程度としている。
なお、導電性膜14は薄い膜厚となっているが、グランドパターン5と側面4辺で接続しているため、十分電磁界シールド効果を得ることができる。
次に図3(f)の個片分割工程で集合基板22を個片分割し電子部品内蔵モジュール1とする。この分割方法としては、ダイシング、レーザー加工、超音波加工、NC加工等用いることが可能であるが、加工精度及び加工の容易さから、ダイシングによる加工が簡便である。また、分割する方向は、導電性膜14を形成した絶縁樹脂12塗布面側から行っても良いし、裏面側から行っても良い。ただし切断する際には、導電性膜14とグランドパターン5との接続点を断線しないように注意を払うことは当然のことである。
その後、熱処理工程を行い、実施の形態1と同様に、はんだショート不良の製品出荷前のスクリーニングを行う。
また、この熱処理工程は個片分割後だけでなく、絶縁樹脂12の塗布後であれば、その後の工程中何れのタイミングで行っても構わない。重要なことは、絶縁樹脂12が電子部品10a、10bと集合基板22との間に確実に充填されていることで、この充填状態を確認することが非常に困難であるため熱処理により絶縁樹脂12の充填状態を確認し、はんだショート不良を抽出する。
すなわち、絶縁樹脂12の塗布後であれば、どのタイミングで行っても良いのである。
なお、個片切断前に行うと集合基板22の状態で一括して処理ができるので、作業を簡便化することができるという利点がある。
(実施の形態4)
以下、実施の形態4を用いて、本発明の特に請求項4に記載の発明について説明する。
なお、実施の形態3と同様の構成を有するものについては、同一符号を付与しその説明を省略する。
図4(a)〜(f)は本発明の実施の形態4における電子部品内蔵モジュールの製造工程図である。
図4(c)の絶縁樹脂12塗布の後、図4(d)の切り込み工程図、図4(e)の導電性膜形成工程、図4(f)の個片分割工程の後、熱処理工程の前に吸湿工程を設けている。熱処理工程前に吸湿工程を設けることで、熱処理時の水分の蒸発による応力により、はんだショート不良を顕著に抽出することが可能となるとともに、実際の使用状態に近い状態ではんだショート不良を抽出することが可能となる。
吸湿条件は、例えば、実施の形態2と同様に「IPC/JEDEC J−STD−020B」で定められている吸湿リフロー試験に準じて行うことが最も一般的である。この規格中、LEVEL3(30℃/60%RH 192時間)条件に準じて吸湿工程を行うことで、熱処理によるはんだショート不良を十分抽出することが可能である。
なお、LEVEL3以上の条件で吸湿工程を実施しても構わない。
また、吸湿工程は必ず熱処理工程の直前に行わなければならないが、この吸湿及び熱処理のタイミングは、個片分割後だけでなく、絶縁樹脂12の塗布後であれば、その後の工程中何れのタイミングで行っても構わない。重要なことは、絶縁樹脂12が電子部品10a、10bと集合基板22との間に確実に充填されていることで、この充填状態を確認することは困難であるので、熱処理をもって絶縁樹脂12の充填状態を確認し、はんだショート不良を抽出するのであるため、絶縁樹脂12の塗布後であれば、どのタイミングで行っても良いのである。なお、個片切断前に行うと集合基板22の状態で一括して処理ができるので、作業を簡便化することができるという利点がある。
本発明にかかる電子部品内蔵モジュールの製造方法では製品出荷後に出荷先におけるはんだショート不良を未然に防止することが可能となるため、安心してはんだを用いて電子部品を内蔵することが可能となるため、導通抵抗の低抵抗化が可能であるとともに、実装工程を簡略化して低コスト化することが可能であるという効果を有し、マザーボードへ実装して動作するモジュール形態等に有用である。
本発明にかかる電子部品内蔵モジュールの製造方法は絶縁樹脂による封止後に熱処理工程を設けたことにより、内蔵しているはんだの再溶融によるはんだショート不良を予め抽出することができ、不良品をスクリーニングすることができる。
さらに、熱処理工程の前に吸湿工程を設けることにより、より確実に熱処理によるはんだショート不良のスクリーニングを行うことができるという効果を有し、特に、配線基板の上部に電子部品が配置され、これを絶縁樹脂で覆った電子部品内蔵モジュール等として有用である。
(a)〜(c)本発明の実施の形態1における電子部品内蔵モジュールの製造工程図 (a)〜(c)本発明の実施の形態2における電子部品内蔵モジュールの製造工程図 (a)〜(f)本発明の実施の形態3における電子部品内蔵モジュールの製造工程図 (a)〜(f)本発明の実施の形態4における電子部品内蔵モジュールの製造工程図 従来の電子部品内蔵モジュールの構造図
符号の説明
1 電子部品内蔵モジュール
2 配線基板
3 電極
4 ソルダーレジスト
5 グランドパターン
6 回路パターン
7 インナービア
8 電極
9 ソルダーレジスト
10a 電子部品
10b 電子部品
11 はんだ
12 絶縁樹脂
13 切り込み部
14 導電性膜
22 集合基板
40 ソルダーレジスト未形成部
41 ソルダーレジスト未形成部

Claims (8)

  1. 配線基板上にはんだを用いて電子部品を実装する実装工程と、前記配線基板の電子部品を実装した面を絶縁樹脂で封止する封止工程とを備えた電子部品内蔵モジュールの製造方法であって、前記封止工程後はんだの融点以上の温度で処理する熱処理工程を設けた電子部品内蔵モジュールの製造方法。
  2. 複数個のパターンが配置された集合基板上にはんだを用いて電子部品を実装する実装工程と、前記集合基板の電子部品を実装した面を絶縁樹脂で封止する封止工程と、絶縁樹脂で封止した集合基板の前記絶縁樹脂部の所定の位置に切り込みを入れる切り込み工程と、前記絶縁樹脂の表面に導電性膜を形成する成膜工程と、前記集合基板を個別に分割する分割工程とを備えた電子部品内蔵モジュールの製造方法であって、前記封止工程以後にはんだの融点以上の温度で処理する熱処理工程を設けた電子部品内蔵モジュールの製造方法。
  3. 熱処理工程の前に吸湿工程を設けた請求項1または請求項2に記載の電子部品内蔵モジュールの製造方法。
  4. 切り込み部は集合基板の内部に形成したグランドパターンを切り込むように形成する構成とした請求項2に記載の電子部品内蔵モジュールの製造方法。
  5. 導電性膜は集合基板の内層のグランドパターンと電気的に接続するように形成する請求項4に記載の電子部品内蔵モジュールの製造方法。
  6. 集合基板内の個別の電子部品内蔵モジュールの4辺全てに前記導電性膜とグランドラインの接続点を設ける請求項5に記載の電子部品内蔵モジュールの製造方法。
  7. 導電性膜は金属めっき膜、導電性樹脂膜、金属薄膜の少なくとも1つ以上の膜で形成する請求項2に記載の電子部品内蔵モジュールの製造方法。
  8. 導電性膜を50μm以下の厚みで形成する請求項7に記載の電子部品内蔵モジュールの製造方法。
JP2003340430A 2003-09-30 2003-09-30 電子部品内蔵モジュールの製造方法 Withdrawn JP2005109135A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003340430A JP2005109135A (ja) 2003-09-30 2003-09-30 電子部品内蔵モジュールの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003340430A JP2005109135A (ja) 2003-09-30 2003-09-30 電子部品内蔵モジュールの製造方法

Publications (1)

Publication Number Publication Date
JP2005109135A true JP2005109135A (ja) 2005-04-21

Family

ID=34535331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003340430A Withdrawn JP2005109135A (ja) 2003-09-30 2003-09-30 電子部品内蔵モジュールの製造方法

Country Status (1)

Country Link
JP (1) JP2005109135A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142182A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
US7606047B2 (en) 2005-10-18 2009-10-20 Panasonic Corporation Module with embedded electronic components
WO2010041356A1 (ja) * 2008-10-07 2010-04-15 株式会社村田製作所 電子部品モジュールの製造方法
WO2010047007A1 (ja) * 2008-10-23 2010-04-29 株式会社村田製作所 電子部品モジュールの製造方法
CN101840910A (zh) * 2009-03-16 2010-09-22 株式会社瑞萨科技 半导体器件及其制造方法
JP2012028485A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールの製造方法
CN102648671A (zh) * 2009-12-09 2012-08-22 株式会社村田制作所 电子部件内置树脂基板及电子电路模块
WO2019239767A1 (ja) * 2018-06-15 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7606047B2 (en) 2005-10-18 2009-10-20 Panasonic Corporation Module with embedded electronic components
US7876570B2 (en) 2005-10-18 2011-01-25 Panasonic Corporation Module with embedded electronic components
JP2007142182A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
WO2010041356A1 (ja) * 2008-10-07 2010-04-15 株式会社村田製作所 電子部品モジュールの製造方法
JP5321592B2 (ja) * 2008-10-07 2013-10-23 株式会社村田製作所 電子部品モジュールの製造方法
JPWO2010041356A1 (ja) * 2008-10-07 2012-03-01 株式会社村田製作所 電子部品モジュールの製造方法
CN102203926B (zh) * 2008-10-23 2013-07-31 株式会社村田制作所 电子元件模块的制造方法
WO2010047007A1 (ja) * 2008-10-23 2010-04-29 株式会社村田製作所 電子部品モジュールの製造方法
CN102203926A (zh) * 2008-10-23 2011-09-28 株式会社村田制作所 电子元件模块的制造方法
JP5273154B2 (ja) * 2008-10-23 2013-08-28 株式会社村田製作所 電子部品モジュールの製造方法
JPWO2010047007A1 (ja) * 2008-10-23 2012-03-15 株式会社村田製作所 電子部品モジュールの製造方法
CN101840910A (zh) * 2009-03-16 2010-09-22 株式会社瑞萨科技 半导体器件及其制造方法
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
CN102648671A (zh) * 2009-12-09 2012-08-22 株式会社村田制作所 电子部件内置树脂基板及电子电路模块
JP2012028485A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールの製造方法
WO2019239767A1 (ja) * 2018-06-15 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11735615B2 (en) 2018-06-15 2023-08-22 Sony Semiconductor Solutions Corporation Imaging device with protective resin layer and stress relaxation region

Similar Documents

Publication Publication Date Title
JP6081044B2 (ja) パッケージ基板ユニットの製造方法
CN102163557B (zh) 半导体器件的制造方法
JPWO2006059556A1 (ja) 電子部品及びその製造方法
KR19980042929A (ko) 전자부품의 제조방법
JP2010087490A (ja) 半導体装置及び半導体装置の製造方法
US7928559B2 (en) Semiconductor device, electronic component module, and method for manufacturing semiconductor device
JP2009004454A (ja) 電極構造体及びその形成方法と電子部品及び実装基板
JP2005109135A (ja) 電子部品内蔵モジュールの製造方法
US20120119358A1 (en) Semicondiuctor package substrate and method for manufacturing the same
US8359740B2 (en) Process for the wafer-scale fabrication of electronic modules for surface mounting
JP2001060760A (ja) 回路電極およびその形成方法
JP2021034600A (ja) 半導体装置
US20220173017A1 (en) Semiconductor device
CN105244327A (zh) 电子装置模块及其制造方法
JP4193712B2 (ja) ランドを備える基板の製造方法
JP2001284480A (ja) リードレス電子部品の製造方法
JP2004193187A (ja) モジュール部品の製造方法
CN110634752A (zh) 印刷电路板、包括该印刷电路板的封装基板及其制造方法
JP2021022604A (ja) 電子装置、および電子装置の製造方法
JP2003046216A (ja) 表面実装型電子部品、回路基板および表面実装型電子部品の実装構造
JP2005159227A (ja) 回路部品内蔵モジュール及びその製造方法
US20240312856A1 (en) Electronic component package, circuit module and method for producing electronic component package
KR100708045B1 (ko) 반도체패키지 및 그 제조 방법
JPH1074859A (ja) Qfn半導体パッケージ
WO2024041486A1 (zh) 内嵌无源器件的板级芯片封装方法及封装结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050829

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050913

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070613