JP2015015498A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2015015498A JP2015015498A JP2014198565A JP2014198565A JP2015015498A JP 2015015498 A JP2015015498 A JP 2015015498A JP 2014198565 A JP2014198565 A JP 2014198565A JP 2014198565 A JP2014198565 A JP 2014198565A JP 2015015498 A JP2015015498 A JP 2015015498A
- Authority
- JP
- Japan
- Prior art keywords
- shield layer
- marking
- mold resin
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Abstract
【課題】小型化、薄型化が可能で、良好なシールド性能を有するとともに、視認性にも優れるレーザマーキングを具備する半導体装置を提供する。
【解決手段】実施形態の半導体装置10は、配線基板2と、配線基板2上に搭載された半導体素子1a〜1iと、半導体素子1a〜1iを封止するモールド樹脂6と、モールド樹脂6上に設けられたシールド層8とを備える。モールド樹脂6は表面にレーザ照射によるマーキング7を有しており、このマーキング7を備えたモールド樹脂6上にシールド層8が設けられている。シールド層8の厚さは2〜4μmである。
【選択図】図1
【解決手段】実施形態の半導体装置10は、配線基板2と、配線基板2上に搭載された半導体素子1a〜1iと、半導体素子1a〜1iを封止するモールド樹脂6と、モールド樹脂6上に設けられたシールド層8とを備える。モールド樹脂6は表面にレーザ照射によるマーキング7を有しており、このマーキング7を備えたモールド樹脂6上にシールド層8が設けられている。シールド層8の厚さは2〜4μmである。
【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
近年、携帯電話等の携帯無線通信機器においては、内蔵する各種電子部品から発する電磁ノイズが無線システムへ干渉するのを回避することが大きな課題となっている。従来、このようなノイズ抑制対策としては、発生源を含む回路を金属板で囲う(板金シールド)方法が一般的であった。しかし、この方法は、機器の大型化、高背化を招くという問題がある。
そこで、ノイズ源である電子部品そのものにシールド対策を施すことが検討され、その一つとして、樹脂封止した半導体パッケージの表面にめっきによりシールド層を設けたもの(以下、シールド半導体パッケージと称する)が開発されてきている。このような半導体パッケージでは、部品そのものをシールドすることに加え、シールド層を非常に薄く形成できるため、機器の一層の小型化や薄型化を図ることができるという利点を有する。
しかし、その半面、製品情報をレーザによりマーキングする際、シールド層を貫通してシールド性が損なわれるおそれがあった。また、このような貫通を防止するため、マーキングの深さを浅くすると視認性が低下するという問題を生じた。
本発明が解決しようとする課題は、小型化、薄型化が可能で、良好なシールド性能を有するとともに、視認性にも優れるレーザマーキングを具備する半導体装置を提供することにある。
実施形態の半導体装置は、配線基板と、前記配線基板上に搭載された半導体素子と、前記半導体素子を封止するモールド樹脂と、前記モールド樹脂上に設けられたシールド層とを備える。前記モールド樹脂は表面にレーザ照射によるマーキングを有しており、このマーキングを備えたモールド樹脂上に前記シールド層が設けられている。前記シールド層の厚さは2〜4μmである。
以下、図面を参照して、実施形態を説明する。
図1は、一実施形態による半導体装置の構造を示す断面図である。
図1に示す半導体装置(半導体パッケージ)10は、いわゆる積層型半導体装置であり、複数の半導体素子(半導体チップ)1a、1b、1c、…、1hが配線基板2上に多段に積層され、また、これとは別に1個の半導体素子1iが配線基板2上に搭載されている。積層される半導体素子の数は、図面の例では8個、つまり8段積層されているが、半導体素子の積層数は特に限定されるものではなく、例えば、1層、2層、5層、16層、32層等であってもよい。図面の例において、8段積層された半導体素子1a〜1hはNANDフラッシュ、これとは別に配線基板2上に搭載された半導体素子1iはNANDコントローラであり、半導体装置10は記憶装置、例えばメモリカードやSSD等と同等の機能を有する。
複数の半導体素子1a〜1iは、いずれもシリコン基板等の半導体基板が使用される。一方、配線基板2は、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として用いた多層配線基板が使用される。樹脂基板を適用した配線基板2としては、一般的な多層銅張積層板(多層プリント配線板)等が挙げられる。配線基板2の下面側には、外部と接続するための電極パッドが設けられ、その上に、半田バンプ等の外部電極3が固定されている。また、配線基板2の上面側には、信号パターン及びグランドパターンを含む表面配線層2aが設けられており、各半導体素子1a〜1iは、これらの信号パターン及びグランドパターンにそれぞれ信号線ワイヤ4及びグランドワイヤ5を介して接続されている。さらに、配線基板2の内部には、表面配線層2aと外部電極3側の電極パッドに接続された内層配線層2bが設けられている。
このように複数の半導体素子1a〜1iが搭載された配線基板2の上面には、半導体素子1a〜1iや、配線基板2上面に設けられた表面配線層2a、半導体素子1a〜1iと表面配線層2aとを接続する信号線ワイヤ4及びグランドワイヤ5を包覆するようにモールド樹脂6がモールドされている。このモールド樹脂6は、半導体素子1a〜1iや表面配線層2a、信号線ワイヤ4及びグランドワイヤ5等を封止して絶縁層を形成するもので、例えば、カーボンブラック等のフィラーを含有するエポキシ樹脂等が使用される。
モールド樹脂6の上面には、レーザの照射により、製品番号、製造年月日、製造工場等の製品情報が刻印され(図1中、7は、レーザ照射による刻印によって形成されたマーキング部を示している)、さらに、その刻印されたモールド樹脂6の表面全体、すなわち、上面及び側面、さらに、モールド樹脂6の側面に続く配線基板2の側面に、金属めっきまたは金属スパッタを用いたシールド層8が形成されている。シールド層8は、主として半導体素子1a〜1iが発する電磁ノイズをシールドするためのものである。したがって、配線基板2の下面に設けられた接地用の外部電極に電気的に接続され、これによってシールド性が確保されるようになっている。
シールド層8を形成する金属材料は、特に限定されるものではなく、例えば、Cu、Ni、CrまたはB、CoまたはWを含有するNi合金等が使用される。また、シールド層8は、単層であっても複数の層を有する積層構造であってもよい。さらに、その厚みは特に限定されるものではないが、半導体装置10の小型化、薄型化のためには、できるだけ薄くすることが好ましい。シールド層8の厚みを薄くすることによって、マーキング部7の視認性を高めることができる。すなわち、シールド層8の厚みを厚くすると、レーザ照射による刻印の深さが小さくなり視認性が低下する。シールド層8の厚みを薄くすることによってかかる視認性の低下を防止することができる。但し、あまり薄いとシールド層8の機械的強度が低下し、場合によりその一部が剥離する等してシールド性が低下するおそれがある。このような観点から、シールド層8は2〜4μmの範囲が好ましい。
本実施形態では、マーキング部7の刻印の深さが約30μmであり、シールド層8は3μm厚のNi層及びCu層の2層構造で構成されている。
なお、レーザによるマーキングには、YAGレーザやYVO4(イットリウム・パナデート)レーザ等が、スポット径が小さく、約30μm程度の深さの刻印を形成し得ることから好ましい。本実施形態では、スポット径0.1mmのYAGレーザを使用している。
図示は省略したが、本実施形態においては、モールド樹脂6に埋設されているグランドワイヤ5のループ頂部とシールド層8を接触させる構成とすることができる。グランドワイヤ5とシールド層8を接触させることで、半導体装置10のグランド強化を図ることができ、シールド性能をより向上させることができる。なお、グランドワイヤ5のループ頂部とシールド層8を接触させるためには、後述するように、グランドワイヤ5を接続する際、ループ高さが信号線ワイヤ4のループ高さより高くなるようにする、つまり、グランドワイヤ5のループ頂部の位置が信号線ワイヤ4のループ頂部の位置より高くなるようにするとともに、レーザによるマーキングを施す際にグランドワイヤ5のループ頂部が露出するようにすればよい。グランドワイヤ5を露出させたモールド樹脂6にシールド層8を形成することで、グランドワイヤ5とシールド層8を接触させることができる。なお、この場合、モールド樹脂6の材料には透明乃至半透明の内部を透視可能な材料を使用することが好ましい。これにより、露出すべきグランドワイヤ5、特にそのループ頂部の位置を確認することができ、レーザマーキングの際、確実、かつ適切にグランドワイヤ5を露出させることができる。
また、本実施形態の別の例では、グランドパターン断面が側面に露出した配線基板2に対してシールド層8を形成することができる。この場合、半導体装置10の外形線を跨ぐようにグランドパターンを予め形成しておき、グランドパターンを切断する様に後述する分離を行うことで、グランドパターン断面をシールド層8を形成する前における配線基板2の側面に露出させることができる。
本実施形態の半導体装置においては、レーザ照射によりマーキング部7が形成されたモールド樹脂6の表面にシールド層8が形成されているので、装置の大型化、高背化が抑制されるとともに、マーキング部7の優れた視認性と、信頼性の高いシールド性能を備えることができる。また、グランドワイヤ5とシールド層8を接触させた場合には、グランド強化を図ることができ、シールド性能をより向上させることができる。
次に、この実施形態による半導体装置10の製造方法の一例を、図2に示すフローチャートを用いて説明する。
図2に示すように、工程は、主に、次の6工程:集合基板を製造する工程(101)、半導体素子を搭載する工程(102)、モールド樹脂により封止する工程(103)、個々の半導体装置に分離する工程(104)、レーザ照射によりマーキングを施す工程(105)、シールド層を形成する工程(106)を備える。
まず、集合基板の製造工程(101)において、複数の配線基板2がマトリクス状に連設された構造の集合基板を作製する。
次いで、半導体素子搭載工程(102)において、上記各配線基板の上面に、半導体素子1a、1b、1c、…、1hを順に積層するとともに、半導体素子1iを搭載し、配線基板2に設けられた信号パターン及びグランドパターンと各半導体素子1a〜1iとを信号線ワイヤ4及びグランドワイヤ5を介して接続する。その際、グランドワイヤ5と信号線ワイヤ4は、グランドワイヤ5のループ頂部が信号線ワイヤ4のループ頂部より高位に位置するようにすることが好ましい。これにより、後工程でグランドワイヤ5とシールド層8を容易に接触させることが可能となり、グランドの強化、ひいてはシールド性能の向上を図ることが可能となる。
次いで、モールド樹脂による封止工程(103)において、半導体素子1a〜1iを搭載した集合基板の上面側に、モールド樹脂6、例えばエポキシ樹脂を一括モールドし、半導体素子1a〜1iを封止する。モールド樹脂6のモールドには、トランスファモールド法、コンプレッションモールド法、ポッテイング方法、印刷法等のモールド法を用いることができる。
次いで、分離工程(104)において、個々の半導体装置10を作製すべく、モールド樹脂6を集合基板とともに切断して、複数の、半導体素子1a〜1iが搭載された配線基板2に分離する。切断には、ダイヤモンドブレード等のブレードを用いることができる。
次いで、マーキング工程(105)において、YAGレーザ等を備えたレーザマーキング装置により、配線基板2上のモールド樹脂6の上面に、製品名、製品番号、製造年月日、製造工場等の製品情報を刻印する。刻印の深さは、良好な視認性及び作業性を得る観点から、20〜40μm程度が好ましく、25〜35μm程度がより好ましく、略30μmとすることがより一層好ましい。
刻印は、またモールド樹脂6内のグランドワイヤ5のループ頂部が露出するように行うことが好ましい。そのためには、半導体素子搭載工程(102)においてグランドワイヤ5を接続する際にそのループ高さを調節しておくことが好ましい。また、レーザを照射する前に、グランドワイヤ5のループ頂部の位置をレーザマーキング装置に取り付けたカメラ等で認識し、アライメント補正を行った後に、レーザ照射を行うことが好ましい。このようなアライメント補正を行うことで、グランドワイヤ5のループ頂部を確実に露出させることができる。すなわち、グランドワイヤ5は、モールド樹脂による封止工程(103)において、樹脂流れによりループ頂部の位置が変化する。したがって、その変化した位置をカメラ等で認識し、アライメント補正を行うことで、グランドワイヤ5のループ頂部を確実に露出させることができる。なお、グランドワイヤ5のループ頂部の位置をカメラ等で認識する場合には、モールド樹脂6の材料として、透視可能な材料を使用する必要がある。
次いで、シールド層形成工程(106)において、レーザマーキングしたモールド樹脂6の表面全体、すなわち、上面及び側面全体に金属めっきまたは金属スパッタを施し、例えば3μm厚のシールド層8を形成する。これにより、図1に示すような半導体装置10が作製される。
なお、金属めっきまたは金属スパッタを施す際には、シールド層8のモールド樹脂6に対する密着性を高めるため、予め、モールド樹脂6の表面、少なくとも上面を粗化しておくことが好ましい。本方法では、半導体装置を多数個取りのために、一括封止したモールド樹脂を切断している。したがって、モールド樹脂6の側面は切断によって既に粗化されているため、基本的に粗化する必要はないが、必要ならば、さらに粗化工程を追加するようにしてもよい。粗化の方法としては、ホーニング等の方法を使用することもできるが、レーザ照射による方法が、マーキング工程(105)で使用するレーザ装置を粗化装置として使用することができ、粗化のための装置を新たに容易する必要はなく、工程の簡素化、工程期間の短縮を図ることができることから好ましい。
この粗化工程は、マーキング工程(105)の前及び後のいずれで行ってもよいが、マーキング部7の視認性の点からはマーキング工程(105)の前に行うことが好ましい。すなわち、マーキング工程(105)の後に行うと、レーザによる刻印の深さが縮小し、視認性が低下する。
以上説明した半導体装置の製造方法によれば、シールド層を金属めっきまたは金属スパッタにより形成しているので、厚さの非常に薄いシールド層を形成することができ、半導体装置を小型化・薄型化することができる。
しかも、モールド樹脂の表面に製品情報等をレーザによりマーキングした後に、シールド層を形成しているので、信頼性の高いシールド性能を有することができるとともに、十分な視認性を持ったマーキング部を形成することができる。すなわち、シールド層形成後にレーザマーキングを行った場合には、レーザによるシールド層の貫通が生じ、シールドが低下するおそれがある。また、貫通しない場合には、刻印が浅く十分な視認性が得られない。上記半導体装置の製造方法においては、レーザマーキング後にシールド層を形成しているので、シールド層が貫通するおそれはなく、十分な深さを持った刻印が可能である。したがって、信頼性の高いシールド性能を有することができ、かつ十分な視認性を持ったマーキング部を形成することができる。
さらに、シールド層形成後にレーザマーキングを行う場合には、金属は一般にレーザ反射率が大きいため、レーザ出力を大きくしなければならず、レーザ材料の消耗が激しくなり、頻繁な交換が必要になるが、上記方法においては、レーザ光の吸収の良好なモールド樹脂に対しマーキングを行うので、レーザ出力は低くてよく、頻繁な交換を必要とせず、製造コストの低減、作業効率の向上を図ることができる。
以上、本発明の実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1a〜1i…半導体素子(半導体チップ)、2…配線基板、3…外部電極、4…信号線ワイヤ、5…グランドワイヤ、6…モールド樹脂、7…マーキング部、8…シールド層、10…半導体装置(半導体パッケージ)。
Claims (4)
- 配線基板と、前記配線基板上に搭載された半導体素子と、前記半導体素子を封止するモールド樹脂と、前記モールド樹脂上に設けられたシールド層とを備え、前記モールド樹脂は表面にレーザ照射によるマーキングを有しており、このマーキングを備えたモールド樹脂上に前記シールド層が設けられている半導体装置であって、
前記シールド層の厚さは2〜4μmであることを特徴とする半導体装置。 - 前記半導体素子に接続されたグランドワイヤ及び信号線ワイヤを具備し、前記グランドワイヤは少なくともその一部が前記シールド層と接触していることを特徴とする請求項1記載の半導体装置。
- 前記グランドワイヤのループ頂部が前記信号線ワイヤのループ頂部より高位に位置していることを特徴とする請求項1または2記載の半導体装置。
- 前記マーキングの深さは20〜40μmであることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014198565A JP2015015498A (ja) | 2013-03-22 | 2014-09-29 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013059350 | 2013-03-22 | ||
JP2013059350 | 2013-03-22 | ||
JP2014198565A JP2015015498A (ja) | 2013-03-22 | 2014-09-29 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013258043A Division JP5779227B2 (ja) | 2013-03-22 | 2013-12-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015015498A true JP2015015498A (ja) | 2015-01-22 |
Family
ID=52436966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014198565A Pending JP2015015498A (ja) | 2013-03-22 | 2014-09-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015015498A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020021981A1 (ja) * | 2018-07-24 | 2020-01-30 | タツタ電線株式会社 | シールドパッケージ、及び、シールドパッケージの製造方法 |
WO2020105622A1 (ja) * | 2018-11-21 | 2020-05-28 | タツタ電線株式会社 | シールドパッケージ |
WO2022070811A1 (ja) * | 2020-09-29 | 2022-04-07 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
CN112997295B (zh) * | 2018-11-21 | 2024-04-16 | 拓自达电线株式会社 | 屏蔽封装体 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005072392A (ja) * | 2003-08-26 | 2005-03-17 | Kyocera Corp | 電子装置の製造方法 |
JP2008515189A (ja) * | 2004-09-28 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 半導体パッケージを形成する方法、及びパッケージ構造 |
JP2010219210A (ja) * | 2009-03-16 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2014
- 2014-09-29 JP JP2014198565A patent/JP2015015498A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005072392A (ja) * | 2003-08-26 | 2005-03-17 | Kyocera Corp | 電子装置の製造方法 |
JP2008515189A (ja) * | 2004-09-28 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 半導体パッケージを形成する方法、及びパッケージ構造 |
JP2010219210A (ja) * | 2009-03-16 | 2010-09-30 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020021981A1 (ja) * | 2018-07-24 | 2020-01-30 | タツタ電線株式会社 | シールドパッケージ、及び、シールドパッケージの製造方法 |
JP6675524B1 (ja) * | 2018-07-24 | 2020-04-01 | タツタ電線株式会社 | シールドパッケージ、及び、シールドパッケージの製造方法 |
KR20200125748A (ko) * | 2018-07-24 | 2020-11-04 | 타츠타 전선 주식회사 | 차폐 패키지, 및 차폐 패키지의 제조 방법 |
KR102231055B1 (ko) | 2018-07-24 | 2021-03-22 | 타츠타 전선 주식회사 | 차폐 패키지, 및 차폐 패키지의 제조 방법 |
US11510349B2 (en) | 2018-07-24 | 2022-11-22 | Tatsuta Electric Wire & Cable Co., Ltd. | Shield package and method of manufacturing shield package |
WO2020105622A1 (ja) * | 2018-11-21 | 2020-05-28 | タツタ電線株式会社 | シールドパッケージ |
CN112997295A (zh) * | 2018-11-21 | 2021-06-18 | 拓自达电线株式会社 | 屏蔽封装体 |
JP7385596B2 (ja) | 2018-11-21 | 2023-11-22 | タツタ電線株式会社 | シールドパッケージ |
TWI825226B (zh) * | 2018-11-21 | 2023-12-11 | 日商拓自達電線股份有限公司 | 屏蔽封裝體 |
CN112997295B (zh) * | 2018-11-21 | 2024-04-16 | 拓自达电线株式会社 | 屏蔽封装体 |
WO2022070811A1 (ja) * | 2020-09-29 | 2022-04-07 | 株式会社村田製作所 | 高周波モジュール及び通信装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5779227B2 (ja) | 半導体装置の製造方法 | |
CN102208389B (zh) | 半导体封装件、基板及其制造方法 | |
JP5572684B2 (ja) | パッケージキャリア及びその製造方法 | |
JP6418625B2 (ja) | 半導体装置の製造方法 | |
KR102222604B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
JP2013033910A (ja) | 発光素子搭載用基板、ledパッケージ、及びledパッケージの製造方法 | |
WO2014125973A1 (ja) | 部品内蔵樹脂多層基板および樹脂多層基板 | |
US10660227B2 (en) | Electronic module and method of manufacturing electronic module | |
JP2015015498A (ja) | 半導体装置 | |
JP5447928B2 (ja) | 実装基板およびそれを用いた薄型発光装置の製造方法 | |
JP4970388B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2012160579A (ja) | 半導体装置およびその製造方法 | |
KR101897013B1 (ko) | 인쇄회로기판 및 이의 제조 방법 | |
JP2010040894A (ja) | 半導体装置および半導体装置の製造方法 | |
US11018288B2 (en) | Metal-base substrate and semiconductor device | |
CN102655715A (zh) | 柔性印刷电路板及其制造方法 | |
JP2007013067A (ja) | リフレクタ付き実装基板の製造方法 | |
JP2017168807A (ja) | Icパッケージ、icインレット、および非接触icカード | |
KR102570727B1 (ko) | 인쇄회로기판, 이를 포함하는 패키지 기판 | |
CN110120353B (zh) | 垂直式晶片与水平式晶片的嵌入型封装结构及其制造方法 | |
KR101080497B1 (ko) | 부품실장형 인쇄회로기판 제조방법 | |
JP2008251596A (ja) | プリント配線基板の配線パターン | |
KR20160122439A (ko) | 임베디드 인쇄회로기판 | |
KR101008422B1 (ko) | 인쇄회로기판 제조방법 | |
JP2015012087A (ja) | フレキシブルプリント配線板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150428 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150430 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150908 |