JP2022525692A - コールドスペアサポートを提供する複数の電力ゾーンを有するマルチチップモジュールハイブリッド集積回路 - Google Patents

コールドスペアサポートを提供する複数の電力ゾーンを有するマルチチップモジュールハイブリッド集積回路 Download PDF

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Abstract

マルチチップモジュールハイブリッド集積回路（ＭＣＭ－ＨＩＣ）は、コールドスペアコンプライアントではない複数のＩＣ及び／又は他の回路を備える装置にコールドスペアサポートを提供する。少なくとも１つのコアＩＣ及び少なくとも１つのコールドスペアチップレットは、必要に応じて電力が印加され、引き出されることができる複数の電力ゾーンを有する相互接続基板上に設置される。電力供給されているとき、コールドスペアチップレットは、非コールドスペアコンプライアント回路間の仲介者及びインターフェースとしての役割を果たす。コールドスペアチップレットが少なくとも部分的に電力供給されていないとき、それらは、全ての相互接続された回路を保護し、依然として電力供給されている相互接続された回路が電力供給されていない相互接続された回路によって妨げられないことを保証する。コールドスペアチップレットは、電力ゾーン間の境界を越えて延在することができる。外部回路は、電力ゾーンのサブセットに排他的にインターフェースされることができる。電力ゾーン内の別個の電力回路は、電力の印加及び引き出し中にシーケンスされることができる。【選択図】図１

Description

政府の利益の声明
[0001]本発明は、契約番号１７－Ｃ－０３２０の下で成されたものであり、米国政府は、本発明において一定の権利を有する。
[0002]本開示は、電子回路に関し、より具体的には、電子回路及び装置に相互運用性及びコールドスペア機能を提供するための装置及び方法に関する。
[0003]とりわけ宇宙用途では、高い信頼性と組み合わせて非常に低い電力消費を必要とすることが一般的である。これらの理由のうちのいずれか又は両方のために、これらの用途は、典型的には、「コールドスペアコンプライアント」である回路の実装に依拠する。「コールドスペア」という用語によって暗示されるように、コールドスペアコンプライアントデバイスを実装するための１つの動機は、１次回路を複製し、使用されていないときには依然として電力供給されないが、１次回路の故障の場合に電力供給され使用されるために利用可能である「スペア」回路を提供することであり得る。コールドスペアコンプライアントデバイスを実装するための別の動機は、単に、ある特定の構成要素が使用されていないときに電力消費を低減することであり得る。例えば、フラッシュメモリは、システムの起動中にのみ使用され得、そのため、システム起動が完了した後にフラッシュメモリから電力を引き出すことが望ましくあり得る。
[0004]それ故に、「コールドスペアコンプライアント」という用語は、一般に、回路が冗長「スペア」構成要素として提供されるか否かにかかわらず、使用されていない間に悪影響なしに電力供給されないでいることができるＩＣ又は他の回路を指す。言い換えれば、悪影響なしに非使用中に電力を引き出す能力は、「コールドスペアコンプライアント」ＩＣ又は他の回路を、スタンバイモード中であっても依然として完全に電力供給されているウォーム又はホットスペア回路から区別する。
[0005]一般に、ＩＣ又は他の電子デバイスは、２つの基準を満たす場合、コールドスペアトレラント又はコールドスペアコンプライアントであると見なされる。第１に、コールドスペアコンプライアントデバイスが完全には電力供給されていないとき、相互接続されたチップ及び／又は依然として電力供給されてアクティブである他の回路の活動に起因してその入力／出力ポート（Ｉ／Ｏポート）に印加され得る任意の電圧又は電流によって、コールドスペアコンプライアントデバイスが損傷されてはならない。第２に、コールドスペアコンプライアントデバイスは、完全には電力供給されていないが、任意の相互接続された回路の継続動作に負荷を掛けない又は別様に干渉しないであろう規定されたインピーダンス、電圧、及び／又は論理レベルをその入力ポート及び出力ポート上に呈しなければならない。
[0006]例えば、コールドスペアコンプライアント回路のＩ／Ｏポートは、複数の外部回路によっても使用されるデータバスに接続され得、それによって、コールドスペア回路が電力供給されていないときにＩ／Ｏポートを高インピーダンスに設定することは、コールドスペア回路を保護し、同時にまた、依然として電力供給されているバス上の他の回路へのいかなる干渉も回避する。しかしながら、コールドスペア動作中にＩ／Ｏポートを高インピーダンスに設定することは、全ての場合に適しているわけではない。例えば、コールドスペアコンプライアント回路の出力ポートがメモリデバイスの書き込みイネーブル入力に排他的に向けられている場合、その出力を高インピーダンスに設定することは、書き込みイネーブル入力を制御されていないドリフトする論理状態に置く可能性があり、そのため、それが潜在的にロー又はハイにドリフトし、それによって、メモリデバイスの内容が不注意に変更される可能性がある。そのような場合、書き込みイネーブルがアクティブハイである場合、コールドスペアコンプライアントデバイスの出力ポートは、電力が引き出されるときにローに引き下げられる必要があり得る。又は、書き込みイネーブルがアクティブローである場合、論理「ハイ」がメモリデバイスの書き込みイネーブル入力において維持されることができるように、電力がデバイスの残りの部分から引き出されるときにコールドスペアコンプライアントデバイスのある部分への電力を維持することが必要であり得る。
[0007]更に別の例として、コールドスペアコンプライアントデバイスの入力ポートは、同軸ケーブルを通して高速シリアル化デジタルデータを伝送する回路に相互接続され得る。そのような場合、電力がコールドスペアコンプライアントデバイスから除去されると、入力ポートに伝送され続ける任意の信号エネルギーが伝送デバイスに反射して戻され、そこで損傷を引き起こし得ることがないように、入力ポートが、同軸ケーブルのインピーダンスに整合するであろう特定の有限インピーダンスを呈することが必要となり得る。
[0008]従って、一般に、コールドスペアコンプライアントであるデバイスは、そこから電力が部分的に又は完全に引き出されるとき、依然として電力供給されている相互接続された回路によってその入力／出力ポートに印加されるエネルギーに起因して損傷されないように、且つコールドスペアコンプライアントデバイスと相互接続されて依然として電力供給されている他の回路の継続動作を損傷しない又は妨げないであろうインピーダンス、電圧、及び／又は論理レベルをその入力／出力ポート上に呈するように構成されなければならない。
[0009]電力供給されていないときにコールドスペア動作をサポートするオフチップドライバを含む、コールドスペア動作及びコールドスペアサポート／トレランス／コンプライアンスに関する追加の情報は、例えば、あらゆる目的のためにそれらの全体が参照によって本明細書に組み込まれる米国特許第５，１１７，１２９号及び第７，２３９，１７７号において見出すことができる。
[0010]超大規模集積回路（ＶＬＳＩ ＩＣ）を含む現代の集積回路は、高速、高密度、及び低電力消費を含む多くの利点を提供し、ＩＣが大量に生産される可能性があるときにＩＣのコストが大幅に低減されるので、１つ以上の既存のＩＣ設計を「コアＩＣ」として実装して、宇宙での展開などの特殊用途及びエキゾチック用途（exotic applications）において「コア」機能を提供することが望ましい可能性がある。しかしながら、多くのそのようなコアＩＣは、コールドスペアコンプライアントではない。
[0011]コールドスペア動作を必要とする用途においてそのような非コールドスペアコンプライアント「コア」ＩＣを実装するための１つの手法は、あらゆる目的のためにその全体が参照によって本明細書に組み込まれる、本出願人によって２０１８年８月７日に出願された米国同時係属出願第１６／０５７，２０４号に記載されているように、マルチチップモジュール（「ＭＣＭ」）ハイブリッド集積回路（「ＨＩＣ」）中にコアＩＣを含めることである。このＭＣＭ－ＨＩＣ手法によると、ＭＣＭ－ＨＩＣ中に実装された「チップレット」は、コアＩＣがコールドスペアコンプライアントではないときであっても、全体としてＭＣＭ－ＨＩＣにコールドスペアコンプライアンスを提供することができる。ある意味では、そのような場合のＭＣＭ－ＨＩＣは、コールドスペアコンプライアントバージョンのコアＩＣとして機能し、それによって、チップレットは、コアＩＣ自体に含まれないコールドスペアコンプライアンスの特徴を追加しながら、コアＩＣの機能を維持する。
[0012]しかしながら、コールドスペアコンプライアントではない複数のＶＬＳＩ及び／又は他のコアＩＣが同じ装置内に実装されるとき、空間、重量、及び他の考慮事項に起因して、コアＩＣの各々を別個のＭＣＭ－ＨＩＣ内に組み込むことが問題となる可能性がある。
[0013]本開示の要素は、「コアＩＣ」、「ＶＬＳＩ ＩＣ」、及び／又は他の「ＩＣ」を参照して議論されることがあるが、これらの用語は、文脈上他の解釈が必要な場合を除き、コールドスペアコンプライアンスを欠くありとあらゆる能動電子デバイス、回路、及びモジュールを指すために本明細書では総称的に使用されることが理解されるべきである。
[0014]「コールドスペアサポート」及びコールドスペア「デバイス」などのある特定の用語は、コールドスペア動作の様々な態様を指すために当技術分野においていくぶん広く使用され、意図される意味は、一般に文脈から明らかであることが認識される。本明細書では、上記で説明したように、否定的な結果なしに電力が部分的又は全体的に引き出されることができる回路を指すために、コールドスペア「コンプライアント」及びコールドスペア「トレラント」という用語を一貫して使用するように努めているが、本明細書では、コールドスペア「サポート」という用語は、装置のコールドスペア動作全体をサポートする回路の特徴を指すために、より広く使用されることが理解されるべきである。「デバイス全体」コールドスペアサポート、「選択的内部」コールドスペアサポート、及び「外部」コールドスペアサポートと呼ばれることがある、コールドスペア「サポート」の少なくとも３つの態様が本明細書で議論される。これらの３つの用語は、以下のように定義される。
[0015]デバイスが全体としてコールドスペアコンプライアントであることを可能にする特徴は、特徴が装置の任意の態様への悪影響なしに電力がデバイスから部分的に又は完全に引き出されることを可能にするという点で、本明細書では、デバイスに「デバイス全体」コールドスペアサポートを提供することと呼ばれる。
[0016]コールドスペアコンプライアントではない相互接続された回路から電力が引き出されたときに、電力供給されていない回路への損害なしに、電力供給されているデバイスが妨げられることなく無傷でその動作を継続することを可能にする特徴は、本明細書では、デバイスに「外部」コールドスペアサポートを提供することと呼ばれる。
[0017]複数の内部回路を含むデバイスでは、依然として電力供給されている任意の内部及び／又は外部回路の動作を損害する又は妨げることなく、１つ以上の他の内部回路が依然としてアクティブである間に、内部回路のうちの１つ以上から電力が引き出されることを可能にする特徴は、本明細書では、デバイスに「選択的内部」コールドスペアサポートを提供することと呼ばれる。
[0018]コールドスペアサポートのこれらの３つの態様は、所与の特徴又は特徴のグループがそれらの任意の組み合わせを提供し得るという点で、相互排他的ではない。
[0019]必要とされるものは、従って、コールドスペアコンプライアントではない複数の内部コアＩＣ及び／又は他のＩＣ並びに他の回路を含む装置にコールドスペアサポートを提供することができるコンパクトな一体型デバイス又はパッケージである。
[0020]本開示は、コールドスペアコンプライアントではない複数の内部コアＩＣ及び／又は他のＩＣ並びに他の回路を含む装置にコールドスペアサポートを提供することができるコンパクトな一体型デバイス又はパッケージである。開示するＭＣＭ－ＨＩＣは、少なくとも第１の電力ゾーン及び第２の電力ゾーンを含む複数の電力ゾーンに分割される相互接続基板を含み、各電力ゾーンは、それに印加される同じ及び／又は様々な電圧及び電流を有する１つ以上の電力回路を含み、少なくとも第２の電力ゾーンが依然として電力供給されている間に、電力が少なくとも第１の電力ゾーンから引き出されることができる。
[0021]少なくとも１つのコアＩＣ及び少なくとも１つの「コールドスペア」チップレットが、相互接続基板上に設置される。「コールドスペア」チップレットは、本明細書では、電力供給されているときに、ＭＣＭ－ＨＩＣ中に含まれたコアＩＣ間、及び／又は外部信号線を介する少なくとも１つのコアＩＣと少なくとも１つの外部回路との間の通信インターフェースバッファとしての役割を果たすように構成されたチップレットとして定義される。いくつかの実施形態では、完全に電力供給されている間、コールドスペアチップレットは、相互接続された回路間で必要とされる場合に電圧及び／又は電流相互運用性変換を提供する。電力がコールドスペアＩＣから少なくとも部分的に引き出されるとき、それは、一般に、高インピーダンス、「ソフト」プルダウンインピーダンスなどの選択された有限インピーダンス、及び／又は規定された電力供給されている電圧及び／又は論理レベルの任意の組み合わせであり得る、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力及び出力ポート上に呈するように構成される。これらの規定されたインピーダンス、電圧、及び／又は論理レベルは、全ての相互接続された回路を損害から保護し、同時にまた、任意の電力供給されていない相互接続された回路が、依然として電力供給されている任意の他の相互接続された回路の継続動作に干渉することを防止するように構成される。
[0022]実施形態では、選択的内部コールドスペアサポートは、異なる電力ゾーン上に設置されたコアＩＣ間の相互通信を仲介する少なくとも１つの「仲介」コールドスペアチップレットによって提供される。例えば、実施形態では、第１のコアＩＣが第１の電力ゾーン上に設置され、第２のコアＩＣが第２の電力ゾーン上に設置され、２つのコアＩＣ間の相互通信は、コールドスペアチップレットのうちの少なくとも１つによって仲介され、仲介コールドスペアチップレットの各々は、第１の電力ゾーン上に少なくとも部分的に設置される。電力が第１の電力ゾーンから引き出されると、電力は、その結果として第１のＩＣから引き出され、仲介コールドスペアチップレットから少なくとも部分的に引き出される。選択的内部コールドスペアサポートは、仲介コールドスペアチップレットが電力供給されていない第１のコアＩＣを保護し、同時に、第２のコアＩＣが損傷されず、妨げられることなくその動作を継続することが可能であることを保証する高インピーダンス及び／又は他の規定されたインピーダンス、電圧、及び／又は論理レベルを第２のコアＩＣに呈するという点で、仲介コールドスペアチップレットによって提供される。
[0023]同様に、実施形態では、外部コールドスペアサポートは、コールドスペアトレラントではない外部回路が、ＭＣＭ－ＨＩＣの選択された電力ゾーン又は電力ゾーンの選択されたグループ上に少なくとも部分的に設置された１つ以上の「インターフェース」コールドスペアチップレットとのみ相互接続するように構成することによって提供される。電力が外部回路から引き出されると、電力は、１つ以上の選択された電力ゾーンからも引き出され、そのため、インターフェースコールドスペアチップレット（複数可）は、少なくとも部分的に電力供給されず、規定されたインピーダンスをそれらの入力及び出力上に呈し、それによって、ＭＣＭ－ＨＩＣの電力供給されているコアＩＣが妨げられることなくそれらの動作を継続することを可能にし、同時にまた、電力供給されていない外部回路を損傷から保護する。
[0024]例えば、実施形態では、１つ以上のインターフェースコールドスペアチップレットは、第１の電力ゾーン上に少なくとも部分的に設置され、第２の電力ゾーン上に設置された第２のコアＩＣとフラッシュドライブなどの外部回路との間の相互通信を提供する。電力が外部回路から引き出されると、電力は、第１の電力ゾーンからも引き出され、その結果として、電力は、少なくとも１つのインターフェースコールドスペアチップレットから少なくとも部分的に引き出される。外部コールドスペアサポートは、インターフェースコールドスペアチップレットがフラッシュドライブ又は外部回路を損傷から保護し、同時に、高インピーダンス又は他の規定されたインピーダンスを依然として電力供給されている第２のコアＩＣに呈し、それによって、第２のコアＩＣが損傷されず、電力供給されていない外部回路によって妨げられることなくその動作を継続することが可能であることを保証するという点で、インターフェースコールドスペアチップレットによって提供される。
[0025]実施形態は、仲介コールドスペアチップレット及びインターフェースコールドスペアチップレットの両方を含む。例えば、実施形態は、第１の電力ゾーン上に設置された第１のコアＩＣと、第２の電力ゾーン上に設置された第２のコアＩＣと、第１のコアＩＣと第２のコアＩＣとの間の相互通信を仲介する、第１の電力ゾーン上に少なくとも部分的に設置された仲介コールドスペアチップレットと、第２のコアＩＣとコールドスペアコンプライアントではない外部回路との間の相互通信を提供するインターフェースコールドスペアチップレットとを含む。
[0026]実施形態では、コールドスペアチップレットのうちの少なくともいくつかは、米国特許第５，１１７，１２９号に記載された回路と同様又は同一の回路を実装する。
[0027]電力ゾーンのうちの１つ以上が複数の電力回路を含むいくつかの実施形態では、電力回路は、コントローラの制御下でシーケンスで電力供給される及び電力供給されないことができ、そのため、電圧が、指定された順番及びシーケンスで、その電力ゾーン上に設置されたコアＩＣ及び／又は他の回路に印加され及び／又はそれから除去される。
[0028]いくつかの実施形態は、コールドスペアチップレットではない追加のチップレットを含み、それは、必要に応じて電圧及び／若しくは電流バッファリング及び変換、並びに／又は他の特徴を提供する。
[0029]実施形態では、ＭＣＭ－ＨＩＣは、その入力／出力信号線の全てがインターフェースコールドスペアチップレットに向けられるという点で、「デバイス全体」コールドスペアコンプライアントであり、そのため、電力が電力ゾーンの全てから引き出されると、コアＩＣの全てが損傷から保護され、ＭＣＭ－ＨＩＣは、任意の相互接続された外部回路の動作に干渉しない。
[0030]１つ以上のコアＩＣ及び任意の含まれるコールドスペアチップレットは、必要とされ得る任意の他のチップレット、並びに下にある回路基板に及び／又は直接外部信号線にデバイスを接続するために必要とされるキャパシタ又は抵抗器及び任意のＩ／Ｏピン又はパッドなどの任意のディスクリート構成要素と共に、ＭＣＭ－ＨＩＣの相互接続基板上に設置される。実施形態では、マルチ電力ゾーン相互接続基板は、層中に埋め込まれた配線を有する多層セラミックを含む。電力ゾーンのうちの１つ以上は、１つ以上の近接するゾーンと同じ高さで面一である「インターポーザ」として含まれることができる。これらの実施形態のいくつかでは、コールドスペアチップレットは、２つの隣接する電力ゾーン間の境界をまたぐことができ、そのため、電力が隣接する電力ゾーンの両方ではなく一方から引き出されると、コールドスペアチップレットは、部分的に電力供給され、そのため、規定された電力供給されていないインピーダンスを、電力供給されていないゾーン上に設置されたか又はそれと相互接続された回路に呈し、同時に、選択された電力供給されている電圧及び論理レベルを、電力供給されているゾーン上に設置されたか又はそれと相互接続された回路に必要に応じて呈する。
[0031]本開示は、コールドスペア非コンプライアントではない複数のＩＣ及び他の回路を含む装置におけるコールドスペア動作の実装を簡略化する。非コールドスペアコンプライアントコアＩＣ及び／又は他の回路の各々を別個のＭＣＭ－ＨＩＣ中に実装する代わりに、本開示によると、複数の電力ゾーンを有する適切な相互接続基板を選択又は設計し、１つ以上の適切なコールドスペアチップレットを選択及び／又は設計することのみが必要である。
[0032]特に、実施形態は、外部回路の各々が、対応するインターフェースコールドスペアチップレットを通してＭＣＭ－ＨＩＣの別個の電力ゾーン又は電力ゾーンのグループと相互接続するように構成することによって、他の点ではコールドスペアコンプライアントではない複数の外部回路に外部コールドスペアサポートを提供し、そのため、電力は、各外部回路及び対応する電力ゾーンに別個に独立して印加され、それから引き出されることができる。同様に、実施形態では、個々にコールドスペアコンプライアントではない複数のコアＩＣが、ＭＣＭ－ＨＩＣ内の別個の電力ゾーン上に含まれ、仲介コールドスペアチップレットを通して相互接続され、そのため、選択的内部コールドスペアサポートは、電力回路を別個に制御することによってコアＩＣの各々に提供される。
[0033]いくつかの実施形態では、相互接続基板は、複数の予め規定された相互接続基板の中から選択され、それらの各々は、１つ以上のコアＩＣフットプリントをサポートする取り付けエリアと、ある特定の規定されたコールドスペアチップレットフットプリントと互換性のある１つ以上のコールドスペアチップレット取り付け位置とを有する複数の電力ゾーンを含む。
[0034]実施形態では、ＭＣＭ－ＨＩＣは、周囲シールリングを含むことができ、実施形態では、ＭＣＭ－ＨＩＣは、蓋も含む。実施形態によると、相互接続基板は、回路メタライゼーションのその複数の層中に埋め込まれた複数の電力ゾーンを有するＭＣＭ－ＨＩＣの一体部分、又はＭＣＭ－ＨＩＣ中若しくは上に設置された別個の構成要素、又は両方の組み合わせでのうちのいずれかあり得る。
[0035]様々な実施形態では、ＭＣＭ－ＨＩＣに含まれるコールドスペアチップレット及び／又は他のチップレット及び受動構成要素は、費用効果の高い量で予め製造され、次いで、特定の要件が生じたときに必要に応じて、在庫から選択され、オンデマンドで使用されることができる。これらの実施形態のいくつかでは、マルチ電力ゾーン相互接続基板は、コアＩＣ（複数可）、コールドスペアチップレット（複数可）、他のチップレット（複数可）及びディスクリート構成要素（あれば）、パッケージ、並びにＩ／Ｏピン又はパッド間に必要とされる相互接続を提供するために、新しいコールドスペア用途のためのカスタム製造を必要とする唯一の要素である。
[0036]開示される方法は、それによって、複数の他の点では非コールドスペアコンプライアントのＩＣ及び他のデバイスにコールドスペアサポートを提供することができるＭＣＭ－ＨＩＣが、必要とされる生産量が中程度又は低いときであっても、費用効果の高い方法で特定の用途のために容易且つ柔軟に構成及び製造されることを可能にする。
[0037]実施形態では、コアＩＣ、コールドスペアチップレット（複数可）、及び／又は他のチップレットのうちの少なくとも１つは、その上面上に設けられた接続点を有し、相互接続基板に反転して取り付けられるように構成された「フリップチップ」である。他の実施形態では、コアＩＣ（複数可）、コールドスペアチップレット（複数可）、及び／又は他のチップレットのうちの少なくとも１つは、上面信号が基板にワイヤボンディングされた状態で反転せずに取り付けられるように構成される。実施形態では、コアＩＣ（複数可）、コールドスペアチップレット（複数可）、及び／又は他のチップレットのうちの少なくとも１つは、２．５Ｄ又は３Ｄパッケージングのためのシリコン貫通ビア相互接続で構成される。実施形態では、ＭＣＭ－ＨＩＣは、気密又は非気密であり得、放射線硬化されることができ、及び／又は静電放電（ＥＳＤ）緩和を含むことができる。
[0038]一般に、「コア」ＩＣという用語は、コールドスペアコンプライアントではなく、本開示による１つ以上のコールドスペアチップレットと共にＭＣＭ－ＨＩＣ中に含まれる任意の能動電子回路を指し、複数の電力ゾーン、コールドスペアチップレットは、ＭＣＭ－ＨＩＣにコールドスペアサポートを提供することに留意されたい。
[0039]本開示の１つの一般的な態様は、コールドスペアコンプライアントではない複数の回路を含む装置のコールドスペアをサポートするように構成されたマルチチップモジュールハイブリッド集積回路（ＭＣＭ－ＨＩＣ）である。ＭＣＭ－ＨＩＣは、複数の電力ゾーンに分割された相互接続基板と、複数の電力ゾーンは、第１の電力ゾーン及び第２の電力ゾーンを含み、電力は、第２の電力ゾーンとは独立して第１の電力ゾーンに印加され、第１の電力ゾーンから引き出されることができる、 基板上に設置された少なくとも１つのコアＩＣと、 基板上に、少なくとも部分的に第１の電力ゾーン上に設置された少なくとも１つのコールドスペアチップレットと、コールドスペアチップレットは、完全には電力供給されていないとき、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力信号線又は出力信号線のうちの少なくとも１つに呈するように構成される、 を含み、それによって、電力が第１の電力ゾーンから引き出され、その結果として少なくとも１つのコールドスペアチップレットから少なくとも部分的に引き出されると、少なくとも部分的に電力供給されていない複数の回路の中の全ての回路は、少なくとも１つのコールドスペアチップレットによって損傷から保護され、同時にまた、少なくとも１つのコールドスペアチップレットによって依然として動作中の複数の回路の中の任意の他の回路の動作を妨げることを防止される。
[0040]実施形態では、第１及び第２の電力ゾーンは、隣接しており、コールドスペアチップレットのうちの少なくとも１つは、第１の電力ゾーンと第２の電力ゾーンとの間の境界を越えて延在し、第１の電力ゾーン及び第２の電力ゾーンの両方から電力を引き出すように設置される。
[0041]上記の実施形態のうちの任意のものでは、少なくとも１つのコアＩＣは、第１の電力ゾーン上に設置された第１のコアＩＣ及び第２の電力ゾーン上に設置された第２のコアＩＣを含むことができる。これらの実施形態のうちのいくつかでは、第１及び第２の電力ゾーンの各々について、第１及び第２のコアＩＣとそれぞれ互換性がある電圧及び／又は電流でそれに電力が印加されることができる。これらの実施形態のうちの任意のものでは、第１のコアＩＣと第２のコアＩＣとの間の相互接続は、第１のコアＩＣと第２のコアＩＣとの間の相互運用性を可能にする少なくとも１つの仲介チップレットによって仲介されることができる。これらの実施形態のうちのいくつかでは、少なくとも１つの仲介チップレットは、第１のコアＩＣと第２のコアＩＣとの間で送信された信号のインピーダンス、電圧、及び電流相互運用性のうちの少なくとも１つを提供する。そしてこれらの実施形態のうちのいくつかでは、仲介チップレットは、コールドスペアチップレットのうちの１つであり、それによって、仲介コールドスペアチップレットであり、電力が第１の電力ゾーンから引き出され、その結果として第１のコアＩＣから引き出され、仲介コールドスペアチップレットから少なくとも部分的に引き出されると、第２の電力ゾーン及び第２のコアＩＣが依然として電力供給されている間、第１のコアＩＣは、第２のコアＩＣによって損傷されることから保護され、第２のコアＩＣの動作は、電力供給されていない第１のコアＩＣによって妨げられない。これらの実施形態のうちのいくつかでは、仲介コールドスペアチップレットは、第１の電力ゾーンと第２の電力ゾーンとの間の境界を越えて延在し、第１の電力ゾーン及び第２の電力ゾーンの両方から電力を引き出すように、電力が第１の電力ゾーンから引き出されると、電力が仲介コールドスペアチップレットからも少なくとも部分的に引き出されるように、及び仲介コールドスペアチップレットが指定された電圧及び／又は論理レベルを第２のコアＩＣに呈するように設置される。
[0042]上記の実施形態のうちの任意のものでは、外部信号線のグループは、基板上に設置されたインターフェースチップレットと複数の回路の外部回路との間の相互接続を提供することができ、外部信号線のグループは、外部回路とコアＩＣとの間で信号を送信するように構成されることができる。これらの実施形態のうちのいくつかでは、インターフェースチップレットは、外部回路と第１のコアＩＣとの間で送信された信号にインピーダンス、電圧、及び／又は電流相互運用性のうちの少なくとも１つを提供する。これらの実施形態のうちの任意のものでは、外部回路は、コールドスペアコンプライアントでなく、インターフェースチップレットは、コールドスペアチップレットのうちの１つであり、それによって、インターフェースコールドスペアチップレットであり、インターフェースコールドスペアチップレットは、第１の電力ゾーン上に少なくとも部分的に設置される、とすることができ、更に、電力が第１の電力ゾーンから引き出されると、電力はまた、インターフェースコールドスペアチップレットから少なくとも部分的に引き出され、電力はまた、外部回路を損傷することなく、及びＭＣＭ－ＨＩＣ上に設置されたコアＩＣのうちの任意のものの動作を妨げることなく外部回路から引き出されることができる、とすることができる。これらの実施形態のうちのいくつかでは、インターフェースコールドスペアチップレットは、第１の電力ゾーンと第２の電力ゾーンとの間の境界を越えて延在し、第１の電力ゾーン及び第２の電力ゾーンの両方から電力を引き出すように設置され、第１のコアＩＣは、第２の電力ゾーン上に設置され、電力が第１の電力ゾーンから引き出されると、電力はまた、インターフェースコールドスペアチップレットから部分的に引き出され、そのため、インターフェースコールドスペアチップレットは、規定されたインピーダンスを外部回路に呈し、同時に、少なくとも１つの指定された電圧及び／又は論理レベルを第１のコアＩＣに呈する。
[0043]上記の実施形態のうちの任意のものでは、第１の電力ゾーンは、複数の独立して制御される電力回路を含むことができ、電力は、その決定されたシーケンスに従って電力を複数の電力回路から引き出し、複数の電力回路に印加することによって、コントローラの制御下で選択的に第１の電力ゾーンから引き出され、第１の電力ゾーンに印加されることができる。
[0044]上記の実施形態のうち任意のものでは、ＭＣＭ－ＨＩＣは、デバイス全体コールドスペアコンプライアントであり得る。
[0045]上記の実施形態のうち任意のものでは、コアＩＣのうちの少なくとも１つは、ＶＬＳＩ ＩＣであり得る。
[0046]上記の実施形態のうち任意のものでは、基板は、少なくとも５つの電力ゾーンに分割されることができる。
[0047]上記の実施形態のうち任意のものでは、基板は、少なくとも１０個の電力ゾーンに分割されることができる。
[0048]上記の実施形態のうち任意のものでは、ＭＣＭ－ＨＩＣは、基板上に設置された、コールドスペアチップレットではないチップレットと受動構成要素とのうちの少なくとも１つを更に含むことができる。
[0049]本開示の第２の一般的な態様は、コールドスペアコンプライアントではない複数の回路を含む装置にコールドスペアサポートを提供する方法である。方法は、複数の回路の中から少なくとも１つのコアＩＣを選択することと、 第１の電力ゾーン及び第２の電力ゾーンを含む複数の電力ゾーンを有する相互接続基板を選択することと、 少なくとも１つのコールドスペアチップレットを選択することと、コールドスペアチップレットは、完全には電力供給されていないとき、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力信号線又は出力信号線のうちの少なくとも１つに呈するように構成される、 相互接続基板上にコアＩＣを設置することと、 相互接続基板上に、少なくとも部分的に第１の電力ゾーン上に少なくとも１つのコールドスペアチップレットを設置することと、 電力が第２の電力ゾーンとは独立してそれに印加され、それから引き出されることができ、そのため、電力が第１の電力ゾーンから引き出され、その結果として少なくとも１つのコールドスペアチップレットから少なくとも部分的に引き出されると、少なくとも部分的に電力供給されていない複数の回路の中の全ての回路は、少なくとも１つのコールドスペアチップレットによって損傷から保護され、同時にまた、少なくとも１つのコールドスペアチップレットによって依然として動作中の複数の回路の中の任意の他の回路の動作を妨げることを防止されるように、第１の電力ゾーンを構成することと を含む。
[0050]実施形態では、少なくとも１つのコールドスペアチップレットを選択することは、予め製造されたコールドスペアチップレットのグループの中から少なくとも１つのチップレットを選択することを含む。
[0051]上記の実施形態のうち任意のものでは、少なくとも１つのコールドスペアチップレットを選択することは、コールドスペアチップレットを設計及び製造することを含むことができる。
[0052]上記の実施形態のうち任意のものでは、基板を選択することは、予め製造された基板のグループの中から基板を選択することを含むことができる。
[0053]そして上記の実施形態のうち任意のものでは、基板を選択することは、基板を設計及び製造することを含むことができる。
[0054]本明細書で説明する特徴及び利点は、包括的ではなく、特に、多くの追加の特徴及び利点は、図面、明細書、及び特許請求の範囲を踏まえれば当業者にとって明らかとなるであろう。その上、本明細書において使用される言語は、主に可読性及び教示の目的で、及び本発明の主題の範囲を限定しないように、選択されていることに留意されたい。
[0055]３つの電力ゾーンにわたって分散された、３つのインターフェースコールドスペアチップレット、２つのコアＩＣ、１つの仲介コールドスペアチップレット、及び２つの他のＩＣを設置するように構成された電力ゾーン及び取り付けエリアを含む本開示の実施形態の上面図である。 [0056]３つのインターフェース電力ゾーン中の３つのコールドスペアチップレットと別個の電力ゾーン中に分散された６つの他のチップレットとによってサポートされた専用コアＩＣ電力ゾーン中に単一のコアＩＣを設置するように構成された取り付けエリアを含み、ディスクリート受動構成要素として複数のキャパシタも含む、本開示の実施形態の上面図である。 [0057]本開示の実施形態の側面図である。 [0058]図３Ａの実施形態の断面図である。 [0059]４つの電力ゾーン中に設置された４つのインターフェースコールドスペアチップレットと、インターポーザ電力ゾーン上に設置されたコアＩＣと、インターポーザ電力ゾーンと他の電力ゾーンとの間をブリッジする５つの緩和チップレットとを含む本開示の実施形態の上面図である。 [0060]図３Ｃの実施形態の右側の断面図である。 [0061]本開示の方法の実施形態を例示するフロー図である。 [0062]本開示の実施形態による７つの電力ゾーンを有する相互接続基板の上面図である。
[0063]図１を参照すると、本開示は、コールドスペアコンプライアントではない複数のコアＩＣ２０２、２０６及び／又は他の回路を含む装置にコールドスペアサポートを提供することができるコンパクトなマルチチップモジュール（「ＭＣＭ」）ハイブリッド集積回路（「ＨＩＣ」）２００である。開示するＭＣＭ－ＨＩＣは、複数の別個に制御される電力ゾーン１００、１０２、１０８に分割される相互接続基板２１０を含み、電力ゾーン１００、１０２、１０８の各々は、１つ以上の電力回路を含み、別個の電力ゾーン１００、１０２、１０８中の電力回路は、別個に維持及び／又は制御される。
[0064]少なくとも１つのコアＩＣ及び少なくとも１つの「コールドスペア」チップレットが、相互接続基板上に設置される。例えば、図１の実施形態は、第１の電力ゾーン１０８及び第２の電力ゾーン１０２を含み、その上に、対応する第１のコアＩＣ２０２及び第２のコアＩＣ２０６が設置され、それらは、仲介コールドスペアチップレット２２２によって相互接続される。コアＩＣ２０２のうちの少なくとも１つはまた、外部信号線１１０と相互通信する３つのインターフェースコールドスペアチップレット２０８を介して１つ以上の外部回路（図示せず）と通信する。
[0065]「コールドスペア」チップレットは、本明細書では、電力供給されているときに、ＭＣＭ－ＨＩＣ中に含まれたコアＩＣ間、及び／又は外部信号線を介する少なくとも１つのコアＩＣと少なくとも１つの外部回路との間の通信インターフェースバッファとしての役割を果たすように構成されたチップレットとして定義される。いくつかの実施形態では、完全に電力供給されている間、コールドスペアチップレットは、相互接続された回路間で必要とされる場合に電圧及び／又は電流相互運用性変換を提供する。電力がコールドスペアＩＣから少なくとも部分的に引き出されるとき、それは、一般に、高インピーダンス、「ソフト」プルダウンインピーダンスなどの選択された有限インピーダンス、及び／又は規定された電力供給されている電圧及び／又は論理レベルの任意の組み合わせであり得る、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力及び出力ポート上に呈するように構成される。これらの規定されたインピーダンス、電圧、及び／又は論理レベルは、全ての相互接続された回路を損害から保護し、同時にまた、任意の電力供給されていない相互接続された回路が、依然として電力供給されている任意の他の相互接続された回路の継続動作に干渉することを防止するように構成される。
[0066]例えば、１つ以上の「インターフェース」コールドスペアチップレット２０８が、複数の他の外部回路がそれを通して相互通信するデータバス１１０とコアＩＣ２０２との間の相互接続を提供する場合、及び他の外部回路が依然としてアクティブである間にコアＩＣ２０２から電力を引き出すことが望ましい場合、実施形態では、インターフェースコールドスペアチップレット（複数可）２０８からも電力が引き出され、この例では、インターフェースコールドスペアチップレット（複数可）は、高インピーダンスをその／それらの入力及び出力の全てに呈し得、それによって、コアＩＣ２０２をデータバス１１０から本質的に絶縁し、そのため、コアＩＣ２０２は、損害されず、そのため、電力供給されていないコアＩＣ２０２は、バス１１０上にあり依然としてアクティブである他の回路及び信号線１１０の継続動作に干渉しないであろう。
[0067]他の場合では、コールドスペアチップレットは、予め規定された論理レベル又は指定された有限インピーダンスをその入力ポート及び／又は出力ポートのうちの少なくとも１つ上に呈するように構成される。例えば、コールドスペアチップレットの出力ポートが外部メモリデバイスの書き込みイネーブル入力に排他的に接続されている場合、電力がコールドスペアチップレットから少なくとも部分的に引き出されたときにその出力ポートが高インピーダンスを呈していたとすると、メモリデバイスの書き込みイネーブル入力は、制御されていないドリフトする論理状態に置かれることになり、そのため、それは潜在的にハイ又はローにドリフトし、外部メモリデバイスの内容が不注意に変更され得るリスクにつながる可能性がある。代わりに、書き込みイネーブル入力がアクティブハイである場合、出力ポートは、電力供給されていないときに論理ローを呈するように、「ソフト」プルダウン抵抗器を用いて構成され得る。又は、書き込みイネーブル入力がアクティブローである場合、アクティブ論理ハイが出力ポート上に維持されることができるように、コールドスペアチップレットから部分的にのみ電力を引き出すことが必要であり得る。
[0068]別の例として、コールドスペアチップレットの信号入力は、同軸ケーブルを通して信号入力に高速シリアル化デジタルデータを伝送する外部デバイスにＡＣ結合され得る。そのような場合、電力がコールドスペアチップレットから除去されると、信号入力に伝送され続ける任意の信号エネルギーが伝送デバイスに反射して戻され、そこで損傷を引き起こし得ることがないように、信号入力が、同軸ケーブルのインピーダンスに整合される指定されたインピーダンスを呈することが必要であり得る。
[0069]実施形態では、選択的内部コールドスペア動作は、異なる電力ゾーン１０８、１０２上に設置されたコアＩＣ２０２、２０６間の相互通信を仲介する少なくとも１つの「仲介」コールドスペアチップレット２２２によって提供される。例えば、図１の実施形態では、第１のコアＩＣ２０２が第１の電力ゾーン１０８上に設置され、第２のコアＩＣ２０６が第２の電力ゾーン１０２上に設置され、２つのコアＩＣ２０２、２０６間の相互通信は、第１の電力ゾーン１０２上に部分的に、及び第２の電力ゾーン１０８上に部分的に設置されたコールドスペアチップレット２２２によって仲介される。電力が第１の電力ゾーン１０８から引き出されると、電力は、その結果として第１のＩＣ２０２から引き出され、仲介コールドスペアチップレット２２２から部分的に引き出される。選択的内部コールドスペアサポートは、仲介コールドスペアチップレット２２２が電力供給されていない第１のコアＩＣ２０２を保護し、同時に、第２のコアＩＣ２０６が損傷されず、妨げられることなくその動作を継続することが可能であることを保証する高インピーダンス及び／又は他の規定されたインピーダンスを第２のコアＩＣ２０６に呈するという点で、仲介コールドスペアチップレット２２２によって提供される。
[0070]同様に、実施形態では、外部コールドスペアサポートは、コールドスペアコンプライアントではない外部回路が、ＭＣＭ－ＨＩＣ２００の選択された電力ゾーン１００又は電力ゾーンの選択されたグループ上に少なくとも部分的に設置された１つ以上の「インターフェース」コールドスペアチップレット２０８とのみ相互接続するように構成することによって提供される。電力が外部回路から引き出されると、電力は、１つ以上の選択された電力ゾーン１００からも引き出され、そのため、インターフェースコールドスペアチップレット（複数可）２０８は、少なくとも部分的に電力供給されず、規定されたインピーダンスをそれらの入力及び出力上に呈し、それによって、ＭＣＭ－ＨＩＣ２００の電力供給されているコアＩＣ２０２、２０６が妨げられることなくそれらの動作を継続することを可能にし、同時にまた、電力供給されていない外部回路を損傷から保護する。
[0071]例えば、実施形態では、１つ以上のインターフェースコールドスペアチップレット２０８は、「第１の」電力ゾーン１００上に少なくとも部分的に設置され、「第２の」電力ゾーン１０８上に設置されたコアＩＣ２０２とフラッシュドライブなどの外部回路との間の相互通信を提供する。電力が外部回路から引き出されると、電力は、第１の電力ゾーン１００からも引き出され、その結果として、電力は、少なくとも１つのインターフェースコールドスペアチップレット２０８から少なくとも部分的に引き出される。外部コールドスペアサポートは、インターフェースコールドスペアチップレット２０８がフラッシュドライブ又は外部回路を損傷から保護し、同時に、高インピーダンス又は他の規定されたインピーダンスを依然として電力供給されているコアＩＣ２０２に呈し、それによって、コアＩＣ２０２が損傷されず、電力供給されていない外部回路によって妨げられることなくその動作を継続することが可能であることを保証するという点で、インターフェースコールドスペアチップレット２０８によって提供される。
[0072]実施形態は、仲介コールドスペアチップレット２２２及びインターフェースコールドスペアチップレット２０８の両方を含む。例えば、実施形態は、第１の電力ゾーン１００上に設置された第１のコアＩＣ２０２と、第２の電力ゾーン１００上に設置された第２のコアＩＣ２０６と、第１のコアＩＣ２０２と第２のコアＩＣ２０６との間の相互通信を仲介する、第１の電力ゾーン１０８上に少なくとも部分的に設置された少なくとも１つの仲介コールドスペアチップレット２２２と、コアＩＣ２０２のうちの少なくとも１つとコールドスペアコンプライアントではない外部回路との間の相互通信を提供するインターフェースコールドスペアチップレット２０８とを含む。
[0073]実施形態では、コールドスペアチップレット２０８、２２２のうちの少なくともいくつかは、米国特許第５，１１７，１２９号に記載された回路と同様又は同一の回路を実装する。
[0074]１つ以上の電力ゾーン１００、１０２、１０８が複数の電力回路（図示せず）を含むいくつかの実施形態では、電力回路は、コントローラ（図示せず）の制御下でシーケンスで電力供給される及び電力供給されないことができ、そのため、電圧は、指定された順序及びシーケンスで、その電力ゾーン中に含まれた回路に印加され及び／又はそれから除去される。
[0075]図２を参照すると、１つ以上のコアＩＣ２０２、コールドスペアチップレット２０８、及び任意の他のチップレット２０４に加えて、ＭＣＭ－ＨＩＣ２００はまた、必要に応じて受動構成要素２１２を含むことができる。
[0076]実施形態では、複数の外部回路の各々は、１つ以上のインターフェースコールドスペアチップレット２０８、２２０を介して、１つの電力ゾーン１００、１０４と排他的に、又は電力ゾーンのある特定のサブセットとのみ相互接続される。これらの実施形態のうちのいくつかでは、外部コールドスペアサポートは、それに相互接続する外部デバイスが電力供給されていないとき、対応する電力ゾーン（又はゾーンのグループ）から電力を引き出すことによって、外部回路の各々に別個に提供される。
[0077]例えば、図２を引き続き参照すると、実施形態では、ＭＣＭ－ＨＩＣ２００内の第２の電力ゾーン１０８上に設置されたコアＩＣ２０２が、コアＩＣ２０２の初期化中にコールドスペアコンプライアントではない外部フラッシュメモリ（図示せず）とそれを通して通信することが可能である外部信号線の第１のグループ１１０が、第１の電力ゾーン１００上に少なくとも部分的に設置された第１のインターフェースコールドスペアチップレット２０８にルーティングされ、コアＩＣ２０２が、初期化が完了した後に他の外部回路（図示せず）とそれを通して通信することが可能である外部信号線の第２のグループ１１２が、第２の電力ゾーン１０８上に、又は図２に示すように第３の電力ゾーン１０４上に設置された第２のインターフェースコールドスペアチップレット２２０にルーティングされる場合、本開示の実施形態は、コアＩＣ２０２及び第２のインターフェースコールドスペアチップレット２２０、並びに依然として電力供給されている任意の他の回路が設置された他の電力ゾーン１０２、１０４、１０８に電力を提供し続け、それによって、フラッシュメモリに外部コールドスペアサポートを提供している間に、初期化が完了した後にフラッシュメモリ及び第１の電力ゾーン１００から電力が引き出されることを可能にする。
[0078]同様に、同じ例では、第３の電力ゾーン１０４上に設置されたインターフェースコールドスペアチップレット２０２を介してコアＩＣ２２０と通信する外部回路が、コアＩＣ２０２が設置された第２の電力ゾーン１０８から電力が引き出されるときに依然として電力供給されている場合、他の電力ゾーン１０２、１０６に電力を提供し続けている間に、第３の電力ゾーン１０４からも電力が引き出されることができる。インターフェースコールドスペアチップレット２２０は、それによって、コアＩＣ２０２に選択的内部コールドスペアサポートを提供する。この例における２つのインターフェースコールドスペアチップレット２０８、２２０及び関連する電力ゾーン１００、１０４は、それによって、フラッシュメモリへの外部コールドスペアサポート及びコアＩＣ２０２への内部コールドスペアサポートの両方を提供することができる。
[0079]同じ例では、ＭＣＭ－ＨＩＣ２００は、電力が電力ゾーン１００、１０２、１０４、１０８の全てから引き出されると、デバイス全体コールドスペアサポートがコールドスペアチップレット２０８、２２０によってＭＣＭ－ＨＩＣ２００に提供されるという点で、デバイス全体コールドスペアコンプライアントである。
[0080]実施形態では、コールドスペアチップレット２０８、２２０のうちの少なくとも１つは、信号バッファ／ドライバとしての役割を更に果たし、それによって、より高い電圧及び／又は電流で外部信号線を駆動しながら、コアＩＣ２０２が最適な低電圧及び／又は電流で動作することを可能にする。実施形態は、コアＩＣ２０２のＩ／Ｏポートと接続された信号線１１０、１１２との間の信号電圧及び電流のバッファリング及び駆動を提供するために、あらゆる目的のためにその全体が参照によって本明細書に組み込まれる米国特許第７，２３９，１７７号に開示されるものと同様の回路を組み込むコールドスペアチップレットを含む。
[0081]図２に見られるように、コアＩＣ２０２及びコールドスペアチップレット２０８、２２０は、他のチップレット２０４及びディスクリート構成要素としてのキャパシタ２１２と共に相互接続基板２１０上に設置される。
[0082]図１の実施形態では、コアＩＣ２０２、２０６及びチップレット２０４、２０８は、相互接続基板２１０に取り付けられるが、そうでなければ露出されるか、又はエポキシ若しくは同様の物質、即ち「グロブトップ」によって覆われるのに対して、図２の実施形態では、コアＩＣ２０２及びチップレット２０４、２０８、２２０は、「シールリング」２１４によって囲まれ、「シールリング」２１４は、例えばエポキシ若しくは同様の物質でアンダーフィルされて、囲まれた構成要素を封止することができるか、又は以下でより詳細に説明するように、蓋によって覆われて、収容筐体を形成することができる。
[0083]周囲シールリング２１４を含むいくつかの実施形態では、シールリング２１４は、相互接続基板２１０と一体である。他の実施形態では、シールリング２１４は、相互接続基板２１０上に設置されるか又はそれを囲む別個の要素である。
[0084]図３Ａは、マルチゾーン相互接続基板２１０の上部に設置されたシールリング２１４を含む実施形態の側面図であり、相互接続基板２１０と下にある回路基板（図示せず）との間の相互接続は、宇宙用途に典型的に使用されるようなセラミックカラムグリッドアレイ（ＣＣＧＡ）２１８によって形成される。
[0085]図３Ｂは、図３Ａの実施形態の断面図である。この実施形態では、周囲シールリング２１４は、シールリング２１４の上部に付着されたリング３００に半田付けされたカバー３０４によって気密密封され、そのため、カバー３０４、シールリング２１４、及び相互接続基板２１０は、コアＩＣ２０２、２０６、コールドスペアチップレット２０８、他のチップレット２０４、及びキャパシタ２１２又は抵抗器などの任意のサポート構成要素を収容する気密密封チャンバ３０２を共に形成する。図３Ｂの例における相互接続基板２１０は、各層上の配線トレース及び層間の相互接続を提供するビアを有するセラミックの複数の層を使用して構築された複数の電力ゾーン１００、１０２、１０４、１０６、１０８を含む。コアＩＣ２０２、２０６、コールドスペアチップレット２０８、任意の他のチップレット２０４、及び任意の他の構成要素２１２は、相互接続基板２１０の表面上に設けられた金属パッドに半田付けされる。
[0086]図３Ａ及び図３Ｂの例示する実施形態によると、垂直半田カラム２１８は、宇宙用途などの極端な環境において経験され得るような、相互接続基板２１０と下にある回路基板（図示せず）との間の熱膨脹の差に適応するように、屈曲して下にある回路基板への電気接続のために相互接続基板２１０の底面から延在する。同様の実施形態は、半田ボールが設けられる「ボールグリッド」アレイ、又はパッドが、例示するカラム２１８の代わりに、相互接続基板２１０の底部又はパッケージ底部２１６上に設けられる「ランドグリッド」アレイを用いて構成される。
[0087]図３Ｃを参照すると、電力ゾーンのうちの少なくとも１つは、１つ以上の近接するゾーン１００、１０２、１０４、１０６と同じ高さで面一である電力切り替え可能な「インターポーザ」ゾーン３０６として含まれることができる。図３Ｃでは、コアＩＣ２０２が取り付けられるインターポーザゾーン３０６は、隣接する電力ゾーン１００、１０２、１０４、１０６と面一である。例示する実施形態では、コールドスペア又は他のチップレットとすることができる複数のチップレット２０４は、インターポーザ３０６と周囲電力ゾーン１００、１０２、１０４、１０６のうちの１つ以上との間の境界をまたぎ、そのため、チップレット２０４は、両方のゾーンの電圧及び電流にアクセスすることが可能である。図３Ｄは、図３Ｃの実施形態の右側の断面図である。
[0088]特に、コールドスペアチップレット２０４は、２つの隣接する電力ゾーン１０４、３０６の間の境界にまたがることができ、そのため、電力が隣接する電力ゾーン１０４、３０６の一方１０４から引き出されるが他方３０６から引き出されないとき、コールドスペアチップレット２０４は、依然として部分的に電力供給されており、それによって、選択された電圧及び論理レベルを、依然として電力供給されている相互接続された回路に必要に応じて呈することを可能にする。
[0089]図３Ａ～３Ｄの実施形態では、コアＩＣ２０２は、シリコン貫通ビア及び／又は半田ボール３０８を使用して、基板２１０の下にある電力ゾーン３０６に接続される。実施形態は、蓋への放熱を管理するために、コアＩＣ２０２及び／又はチップレット２０４、２０８と蓋３０４との間に当技術分野で知られている熱充填材料３１０を更に含む。図には例示していないが、当技術分野で知られているアンダーフィル材料はまた、熱ストレス、衝撃及び、振動を緩和するために、コアＩＣ２０２及び／又はチップレット２０４、２０８と基板の上面との間に含まれることできる。
[0090]図１と組み合わせて図４を参照すると、実施形態では、コールドスペアコンプライアントではない複数のコアＩＣ２０２、２０６及び他の回路を含む装置のコールドスペアサポートのためのＭＣＭ－ＨＩＣデバイス２００を構成及び製造する開示する方法は、コールドスペアコンプライアントではない少なくとも１つのコアＩＣ２０２、２０６を選択すること４０２、並びに少なくとも１つのコールドスペアチップレット２０８、２２２及び／又は必要とされ得る他の構成要素２０４を選択すること４０４を含む。用途に応じて、コールドスペアコンプライアントではない回路のうちの１つのみ又はサブセットのみが、ＭＣＭ－ＨＩＣ２００内にコアＩＣ２０２、２０６として設置され得、その一方で、他の回路は、あれば、上記で説明したように、ＭＣＭ－ＨＩＣ２００のそれぞれの割り当てられた電力ゾーン１００又は電力ゾーンのグループと排他的に相互接続する外部回路として含まれる。
[0091]適切な予め規定されたコールドスペア（及び／又は他の）チップレットが利用可能ではない場合、新しいコールドスペア（又は他の）チップレットが設計及び製造されることができる。これらの実施形態のうちのいくつかでは、ＩＣのうちの少なくともいくつかは、規定されたフットプリントのグループの中から選択されたダイサイズ又は「フットプリント」（即ち２次元形状及びＩ／Ｏロケーション）を有する。
[0092]実施形態では、相互接続基板設計は、ダイレイアウト、電力ゾーンレイアウト、層の数、構築材料、等を指定する複数の予め規定された基板設計の中から選択される４０６か、そうでなければ特定の用途のために作成される。特に、基板設計の各々は、少なくとも１つの標準コアＩＣフットプリントとの互換性のために構成された少なくとも１つのコアＩＣダイと、規定されたコールドスペアチップレットフットプリントのうちの１つ以上と互換性のある１つ以上のチップレットダイとを含む。例えば、図１に例示する基板２１０は、インターフェースコールドスペアチップレットのために用意された３つのコールドスペアチップレットサイト２０８と、仲介コールドスペアチップレット２２２のために用意された１つのコールドスペアチップレットサイトと、他のチップレットのために用意された２つの「他の」チップレットサイト２０４と、「コア」ＩＣ２０２、２０６の設置のための２つのサイトとを含む。実施形態では、相互接続基板設計のうちの少なくともいくつかは、図２に示すように、ディスクリート構成要素２１２を設置するように構成された追加のサイトを含む。
[0093]次いで、選択されたコアＩＣ２０２、２０６、コールドスペアチップレット２０８、他のチップレット２０４及びＩＣ（あれば）、並びにディスクリート構成要素２１２（あれば）に必要とされる電力ゾーン及び相互接続、並びに下にある回路基板への接続に必要とされるピン又はパッドを提供する選択された基板設計に従って、基板が製造される４０８。最後に、選択され用意された構成要素からＭＣＭ－ＨＩＣが組み立てられる４１０。
[0094]図５は、本開示の実施形態による、７つの電力ゾーン１０８、５００～５１０を含む相互接続基板２１０の内部配線層の上面図である。実施形態は、１０個以上の電力ゾーンを含むことができる。図５の実施形態では、コアＩＣ２０２が取り付けられる電力ゾーン１０８は、基板２１０の１つの縁部まで延在し、また、各々が基板２１０の側部まで延在する６つの他の電力ゾーン５００～５１０に当接する。この配置は、電力ゾーン１０８、５００～５１０の各々が、外部回路への相互接続を提供するインターフェースコールドスペアチップレットを含むことを可能にする。本出願によると、少なくとも１つのコールドスペアチップレット２０８及び少なくとも１つのコアＩＣが、これらの当接ゾーン１０８、５００～５１０の各々中に設置されることができ、電力が選択的に、必要に応じて電力ゾーン１０８、５００～５１０の任意の組み合わせに印加され、それから引き出されることができる。実施形態では、コアＩＣ２０２、２０６との相互通信を必要とする外部信号線は、それらのコールドスペア要件に従ってグループ化され、対応する電力ゾーン１０８、５００～５１０中に取り付けられたインターフェースコールドスペアチップレット２０８に向けられ、そのため、外部コールドスペアサポートが、関連する電力ゾーン（複数可）から電力を引き出すことによって、信号線が相互接続する選択された外部デバイス又は回路に提供されることができる。
[0095]実施形態では、少なくともいくつかのコールドスペアチップレット２０８及び／又は他のチップレットは、必要に応じて在庫から選択され組み立てられることができるように、費用効果の高い量で予め製造される。これらの実施形態のうちのいくつかでは、相互接続基板２１０は、特定の用途によって必要とされるコールドスペアトレランスを提供するために、新しい用途のためのカスタム製造を必要とする唯一の要素である。
[0096]開示した方法は、それによって、複数の電力ゾーンを有するＭＣＭ－ＨＩＣが、必要とされる量が中程度又は低い場合であっても、費用効果の高い方法で特定の用途のために容易且つ柔軟に構成及び製造されることを可能にする。
[0097]実施形態では、コアＩＣ２０２、２０６、及びチップレット２０４、２０８、２２２のうちの少なくとも１つは、その上面上に設けられた接続点を有し、パッケージ中に反転して取り付けられるように構成された「フリップチップ」である。実施形態では、コアＩＣ（複数可）２０２、２０６、及び／又はチップレット２０４、２０８、２２２のうちの少なくとも１つは、放射線硬化され、並びに／又は周囲シールリング及び蓋は、構成要素を取り囲み、放射線から保護するように構成される。様々な実施形態は、静電放電（ＥＳＤ）軽減を含む。
[0098]本開示のＭＣＭ－ＨＩＣは、コアＩＣ（複数可）２０２、２０６、チップレット（複数可）２０４、２０８、２２２、及び他の構成要素２１２が取り付けられる「空洞」又は「区画」を有する「パッケージ」として本明細書では説明していることがあるが、露出されたダイを有する取り付け面を呈する平坦な相互接続基板を有するパッケージなどの周囲シールリング又は蓋を含まない構成、及び「グロブトップ」封止を有する構成、即ち、周囲シールリングを用いて又は用いずに構成要素がエポキシなどの保護材料によって覆われる構成を含む他の取り付け構成が本開示の範囲内に含まれる。複数の区画、例えば、電力ゾーンのうちの１つ以上のための別個の区画を有する実施形態もまた、本開示の範囲内に含まれる。
[0099]更に、開示したＭＣＭ－ＨＩＣは、下にある回路基板又は配線基板に接続するように構成されたパッケージ底部又は相互接続基板の底面上にカラム、ピン、又はパッドを有するものとして本明細書では説明しているが、有線のシングル又はマルチピンコネクタで終端するデバイスから延在するケーブルなどの他のタイプのＩ／Ｏ接続が本開示の範囲内に含まれる。
[00100]本開示の実施形態の前述の説明は、例示及び説明の目的で提示されている。本提出物の各及び全ページ、並びにその全ての内容は、どれほど特徴付けられようと、特定されようと、又は番号付けられようと、本出願内での形式又は配置に関わらず、あらゆる目的のために本出願の実質的部分であると見なされる。本明細書は、網羅的であること、又は開示したまさにその形態に本開示を限定することを意図されない。本開示を踏まえて、多くの修正及び変形が可能である。
[00101]本出願は限られた数の形態で示しているが、本開示の範囲はこれらの形態だけに限定されず、その趣旨から逸脱することなく様々な変更及び修正を受け入れることができる。本明細書で提示した開示は、本開示の範囲内にある特徴の全ての可能な組み合わせを明示的に開示するわけではない。様々な実施形態について本明細書で開示した特徴は、一般に、本開示の範囲から逸脱することなく、自己矛盾しない任意の組み合わせに交換及び組み合わされることができる。特に、以下の従属請求項に提示される限定は、従属請求項が互いに論理的に矛盾しない限り、本開示の範囲から逸脱することなく、任意の数及び任意の順序でそれらの対応する独立請求項と組み合わされることができる。

Claims (23)

  1. コールドスペアコンプライアントではない複数の回路を含む装置のコールドスペアをサポートするように構成されたマルチチップモジュールハイブリッド集積回路（ＭＣＭ－ＨＩＣ）であって、前記ＭＣＭ－ＨＩＣは、
    複数の電力ゾーンに分割された相互接続基板と、前記複数の電力ゾーンは、第１の電力ゾーン及び第２の電力ゾーンを含み、電力は、前記第２の電力ゾーンとは独立して前記第１の電力ゾーンに印加され、前記第１の電力ゾーンから引き出されることができる、
    前記基板上に設置された少なくとも１つのコアＩＣと、
    前記基板上に、少なくとも部分的に前記第１の電力ゾーン上に設置された少なくとも１つのコールドスペアチップレットと、前記コールドスペアチップレットは、完全には電力供給されていないとき、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力信号線又は出力信号線のうちの少なくとも１つに呈するように構成される、
    を備え、それによって、電力が前記第１の電力ゾーンから引き出され、その結果として前記少なくとも１つのコールドスペアチップレットから少なくとも部分的に引き出されると、少なくとも部分的に電力供給されていない前記複数の回路の中の全ての回路は、前記少なくとも１つのコールドスペアチップレットによって損傷から保護され、同時にまた、前記少なくとも１つのコールドスペアチップレットによって依然として動作中の前記複数の回路の中の任意の他の回路の動作を妨げることを防止される、ＭＣＭ－ＨＩＣ。
  2. 前記第１及び第２の電力ゾーンは、隣接しており、前記コールドスペアチップレットのうちの少なくとも１つは、前記第１の電力ゾーンと前記第２の電力ゾーンとの間の境界を越えて延在し、前記第１の電力ゾーン及び前記第２の電力ゾーンの両方から電力を引き出すように設置される、請求項１に記載のＭＣＭ－ＨＩＣ。
  3. 前記少なくとも１つのコアＩＣは、前記第１の電力ゾーン上に設置された第１のコアＩＣ及び前記第２の電力ゾーン上に設置された第２のコアＩＣを含む、請求項１に記載のＭＣＭ－ＨＩＣ。
  4. 前記第１及び第２の電力ゾーンの各々について、前記第１及び第２のコアＩＣとそれぞれ互換性がある電圧及び／又は電流でそれに電力が印加されることができる、請求項３に記載のＭＣＭ－ＨＩＣ。
  5. 前記第１のコアＩＣと前記第２のコアＩＣとの間の相互接続は、前記第１のコアＩＣと前記第２のコアＩＣとの間の相互運用性を可能にする少なくとも１つの仲介チップレットによって仲介される、請求項３に記載のＭＣＭ－ＨＩＣ。
  6. 前記少なくとも１つの仲介チップレットは、前記第１のコアＩＣと前記第２のコアＩＣとの間で送信された信号のインピーダンス、電圧、及び電流相互運用性のうちの少なくとも１つを提供する、請求項５に記載のＭＣＭ－ＨＩＣ。
  7. 前記仲介チップレットは、前記コールドスペアチップレットのうちの１つであり、それによって、仲介コールドスペアチップレットであり、
    電力が前記第１の電力ゾーンから引き出され、その結果として前記第１のコアＩＣから引き出され、前記仲介コールドスペアチップレットから少なくとも部分的に引き出されると、前記第２の電力ゾーン及び第２のコアＩＣが依然として電力供給されている間、前記第１のコアＩＣは、前記第２のコアＩＣによって損傷されることから保護され、前記第２のコアＩＣの動作は、前記電力供給されていない第１のコアＩＣによって妨げられない、
    請求項６に記載のＭＣＭ－ＨＩＣ。
  8. 前記仲介コールドスペアチップレットは、前記第１の電力ゾーンと前記第２の電力ゾーンとの間の境界を越えて延在し、前記第１の電力ゾーン及び前記第２の電力ゾーンの両方から電力を引き出すように設置され、電力が前記第１の電力ゾーンから引き出されると、
    電力はまた、前記仲介コールドスペアチップレットから少なくとも部分的に引き出され、
    前記仲介コールドスペアチップレットは、指定された電圧及び／又は論理レベルを前記第２のコアＩＣに呈する、請求項７に記載のＭＣＭ－ＨＩＣ。
  9. 外部信号線のグループは、前記基板上に設置されたインターフェースチップレットと前記複数の回路の外部回路との間の相互接続を提供し、前記外部信号線のグループは、前記外部回路と前記コアＩＣとの間で信号を送信するように構成される、請求項１に記載のＭＣＭ－ＨＩＣ。
  10. 前記インターフェースチップレットは、前記外部回路と前記第１のコアＩＣとの間で送信された前記信号にインピーダンス、電圧、及び／又は電流相互運用性のうちの少なくとも１つを提供する、請求項９に記載のＭＣＭ－ＨＩＣ。
  11. 前記外部回路は、コールドスペアコンプライアントでなく、
    前記インターフェースチップレットは、前記コールドスペアチップレットのうちの１つであり、それによって、インターフェースコールドスペアチップレットであり、前記インターフェースコールドスペアチップレットは、前記第１の電力ゾーン上に少なくとも部分的に設置され、
    電力が前記第１の電力ゾーンから引き出されると、
    電力はまた、前記インターフェースコールドスペアチップレットから少なくとも部分的に引き出され、
    電力はまた、前記外部回路を損傷することなく、及び前記ＭＣＭ－ＨＩＣ上に設置された前記コアＩＣのうちの任意のものの動作を妨げることなく前記外部回路から引き出されることができる、
    請求項９に記載のＭＣＭ－ＨＩＣ。
  12. 前記インターフェースコールドスペアチップレットは、前記第１の電力ゾーンと第２の電力ゾーンとの間の境界を越えて延在し、前記第１の電力ゾーン及び前記第２の電力ゾーンの両方から電力を引き出すように設置され、
    前記第１のコアＩＣは、前記第２の電力ゾーン上に設置され、
    電力が前記第１の電力ゾーンから引き出されると、電力はまた、前記インターフェースコールドスペアチップレットから部分的に引き出され、そのため、前記インターフェースコールドスペアチップレットは、規定されたインピーダンスを前記外部回路に呈し、同時に、少なくとも１つの指定された電圧及び／又は論理レベルを前記第１のコアＩＣに呈する、
    請求項１１に記載のＭＣＭ－ＨＩＣ。
  13. 前記第１の電力ゾーンは、複数の独立して制御される電力回路を備え、
    電力は、その決定されたシーケンスに従って電力を前記複数の電力回路から引き出し、前記複数の電力回路に印加することによって、コントローラの制御下で選択的に前記第１の電力ゾーンから引き出され、前記第１の電力ゾーンに印加されることができる、
    請求項１に記載のＭＣＭ－ＨＩＣ。
  14. 前記ＭＣＭ－ＨＩＣは、デバイス全体コールドスペアコンプライアントである、請求項１に記載のＭＣＭ－ＨＩＣ。
  15. 前記コアＩＣのうちの少なくとも１つは、ＶＬＳＩ ＩＣである、請求項１に記載のＭＣＭ－ＨＩＣ。
  16. 前記基板は、少なくとも５つの電力ゾーンに分割される、請求項１に記載のＭＣＭ－ＨＩＣ。
  17. 前記基板は、少なくとも１０個の電力ゾーンに分割される、請求項１に記載のＭＣＭ－ＨＩＣ。
  18. 前記ＭＣＭ－ＨＩＣは、前記基板上に設置された、コールドスペアチップレットではないチップレットと受動構成要素とのうちの少なくとも１つを更に備える、請求項１に記載のＭＣＭ－ＨＩＣ。
  19. コールドスペアコンプライアントではない複数の回路を含む装置にコールドスペアサポートを提供する方法であって、前記方法は、
    前記複数の回路の中から少なくとも１つのコアＩＣを選択することと、
    第１の電力ゾーン及び第２の電力ゾーンを含む複数の電力ゾーンを有する相互接続基板を選択することと、
    少なくとも１つのコールドスペアチップレットを選択することと、前記コールドスペアチップレットは、完全には電力供給されていないとき、規定されたインピーダンス、電圧、及び／又は論理レベルをその入力信号線又は出力信号線のうちの少なくとも１つに呈するように構成される、
    前記相互接続基板上に前記コアＩＣを設置することと、
    前記相互接続基板上に、少なくとも部分的に前記第１の電力ゾーン上に前記少なくとも１つのコールドスペアチップレットを設置することと、
    電力が前記第２の電力ゾーンとは独立してそれに印加され、それから引き出されることができ、そのため、電力が前記第１の電力ゾーンから引き出され、その結果として前記少なくとも１つのコールドスペアチップレットから少なくとも部分的に引き出されると、少なくとも部分的に電力供給されていない前記複数の回路の中の全ての回路は、前記少なくとも１つのコールドスペアチップレットによって損傷から保護され、同時にまた、前記少なくとも１つのコールドスペアチップレットによって依然として動作中の前記複数の回路の中の任意の他の回路の動作を妨げることを防止されるように、前記第１の電力ゾーンを構成することと
    を備える、方法。
  20. 前記少なくとも１つのコールドスペアチップレットを選択することは、予め製造されたコールドスペアチップレットのグループの中から少なくとも１つのチップレットを選択することを含む、請求項１９に記載の方法。
  21. 前記少なくとも１つのコールドスペアチップレットを選択することは、コールドスペアチップレットを設計及び製造することを含む、請求項１９に記載の方法。
  22. 前記基板を選択することは、予め製造された基板のグループの中から前記基板を選択することを含む、請求項１９に記載の方法。
  23. 前記基板を選択することは、前記基板を設計及び製造することを含む、請求項１９に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022147685A1 (en) * 2021-01-06 2022-07-14 Intel Corporation Device, method and system to sense voltages at sample points of respective interconnect structures
US11342915B1 (en) 2021-02-11 2022-05-24 Bae Systems Information And Electronic Systems Integration Inc. Cold spare tolerant radiation hardened generic level shifter circuit
US11855043B1 (en) 2021-05-06 2023-12-26 Eliyan Corporation Complex system-in-package architectures leveraging high-bandwidth long-reach die-to-die connectivity over package substrates
US11960339B2 (en) * 2021-07-09 2024-04-16 Advanced Micro Devices, Inc. Multi-die stacked power delivery
US11842986B1 (en) 2021-11-25 2023-12-12 Eliyan Corporation Multi-chip module (MCM) with interface adapter circuitry
US11841815B1 (en) * 2021-12-31 2023-12-12 Eliyan Corporation Chiplet gearbox for low-cost multi-chip module applications
US12058874B1 (en) 2022-12-27 2024-08-06 Eliyan Corporation Universal network-attached memory architecture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117129A (en) * 1990-10-16 1992-05-26 International Business Machines Corporation Cmos off chip driver for fault tolerant cold sparing
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US5867039A (en) * 1996-05-17 1999-02-02 Honeywell Inc. CMOS output driver with p-channel substrate tracking for cold spare capability
US6845054B2 (en) * 2001-08-30 2005-01-18 Micron Technology, Inc. Zero power chip standby mode
US8487649B2 (en) * 2011-02-14 2013-07-16 Fujitsu Semiconductor Limited Output circuit, system including output circuit, and method of controlling output circuit
US10135443B1 (en) * 2017-08-03 2018-11-20 Bae Systems Information And Electronic Systems Integration Inc. Extended voltage range coldspare tolerant off chip driver

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4130892A (en) 1977-01-03 1978-12-19 Rockwell International Corporation Radiation hard memory cell and array thereof
NL8903033A (nl) 1989-12-11 1991-07-01 Philips Nv Alfa-straling ongevoelige 6 transistor cmos geheugencel.
US5438437A (en) 1991-10-17 1995-08-01 Konica Corporation Image forming apparatus with exposure, size, and position correction for pixels
KR100469798B1 (ko) * 1996-05-17 2005-05-25 하니웰 인코포레이티드 저온예비능력을추구하는p채널기판을구비한cmos출력구동기
US6111780A (en) 1998-06-05 2000-08-29 Lockheed Martin Corporation Radiation hardened six transistor random access memory and memory device
JP2002076143A (ja) 2000-08-31 2002-03-15 Mitsubishi Electric Corp 半導体装置
US20030020160A1 (en) 2001-07-25 2003-01-30 Deeney Jeffrey L. Semiconductor device die and package having improved heat dissipation capability
US6957353B2 (en) * 2001-10-31 2005-10-18 Hewlett-Packard Development Company, L.P. System and method for providing minimal power-consuming redundant computing hardware for distributed services
US7239177B2 (en) * 2004-06-09 2007-07-03 Bae Systems Information And Electronic Systems Integration Inc. High voltage tolerant off chip driver circuit
US7408410B2 (en) 2006-06-02 2008-08-05 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for biasing a complementary metal-oxide semiconductor differential amplifier
US7673186B2 (en) 2006-06-07 2010-03-02 Maxwell Technologies, Inc. Apparatus and method for cold sparing in multi-board computer systems
US7468904B2 (en) 2007-02-23 2008-12-23 Bae Systems Information And Electronic Systems Integration Inc. Apparatus for hardening a static random access memory cell from single event upsets
US8189367B1 (en) 2007-02-23 2012-05-29 Bae Systems Information And Electronic Systems Integration Inc. Single event upset hardened static random access memory cell
US7999454B2 (en) 2008-08-14 2011-08-16 Global Oled Technology Llc OLED device with embedded chip driving
US8587501B2 (en) 2011-02-17 2013-11-19 Global Oled Technology Llc Electroluminescent display device with optically communicating chiplets
US8975920B2 (en) 2011-08-12 2015-03-10 Bae Systems Information And Electronic Systems Integration Inc. Programmable transceiver circuit
US8778755B2 (en) 2012-07-12 2014-07-15 Bae Systems Information And Electronic Systems Integration Inc. Method for fabricating a metal-insulator-metal capacitor
US20180102776A1 (en) * 2016-10-07 2018-04-12 Altera Corporation Methods and apparatus for managing application-specific power gating on multichip packages
US10685947B2 (en) 2018-01-12 2020-06-16 Intel Corporation Distributed semiconductor die and package architecture
US10700046B2 (en) 2018-08-07 2020-06-30 Bae Systems Information And Electronic Systems Integration Inc. Multi-chip hybrid system-in-package for providing interoperability and other enhanced features to high complexity integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117129A (en) * 1990-10-16 1992-05-26 International Business Machines Corporation Cmos off chip driver for fault tolerant cold sparing
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
US5867039A (en) * 1996-05-17 1999-02-02 Honeywell Inc. CMOS output driver with p-channel substrate tracking for cold spare capability
US6845054B2 (en) * 2001-08-30 2005-01-18 Micron Technology, Inc. Zero power chip standby mode
US8487649B2 (en) * 2011-02-14 2013-07-16 Fujitsu Semiconductor Limited Output circuit, system including output circuit, and method of controlling output circuit
US10135443B1 (en) * 2017-08-03 2018-11-20 Bae Systems Information And Electronic Systems Integration Inc. Extended voltage range coldspare tolerant off chip driver

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