KR100469798B1 - 저온예비능력을추구하는p채널기판을구비한cmos출력구동기 - Google Patents

Abstract

p-채널 기판 트래킹을 갖는 CMOS 출력 구동 회로(10)는 완전한 전원 전압(V_DD)을 출력 구동기에 제공한다. 이 구동 회로(10)는 전원 접속부(V_DD)가 접지(V_SS)에 접속되고, 필요해질 때까지 균일한 저장 상태를 유지하는 용장 회로로서 특히 유용하다.

Description

저온 예비 능력을 추구하는 P 채널 기판을 구비한 CMOS 출력 구동기{CMOS OUTPUT DRIVER WITH P-CHANNEL SUBSTRATE TRACKING FOR COLD SPARE CAPABILITY}

본 발명은 고장에 내성을 갖는 시스템(fault tolerant system)에 관한 것으로서, 보다 구체적으로는 예비 회로 또는 용장 회로(spare or redundant circuit)로서 사용하기 위한 CMOS 구동 회로에 관한 것이다. 구동 회로에 관한 종래 기술로서는 미국 특허 공보 제5,117,129호 및 제5,004,936호가 있다.

예컨대, 우주선과 같은 높은 신뢰성을 요구하는 응용에 있어서, 저온 예비(cold spare)는 예비 부품 또는 용장 부품의 전원 V_DD가 접지 V_SS에 접속된 상태이고, 그 부품이 요구될 때까지 바이어스되지 않은 상태로 유지된다. 웜 또는 핫 대기 회로(warm or hot standby circuit)를 제공하는 것과 비교하여 저온 예비 모드에 있는 동안에는 전력을 사용하지 않음으로써 전력을 절약하는 것은 저온 예비 회로의 중요한 이점이다.

저온 예비 회로 출력은 저온 예비 모드인 동안 활성 신호 또는 데이터 버스에 접속된 상태로 남아 있으므로, 그 활성 신호에 대하여 높은 임피던스를 나타내어야 한다.

p-채널 트랜지스터를 하이(high) 데이터 상태, 즉 V_DD 또는 V_CC로 구동하고, n-채널 트랜지스터를 로우(low) 데이터 상태, 즉 V_SS로 구동하는 통상적인 CMOS 출력 구동기에서는 문제가 발생한다.

도 1은 입력(2), 인버터(3), 노드 A, 인버터(4), 노드 B, p-채널 트랜지스터(P10), n-채널 트랜지스터(N10), 전원 접속 V_DD , 접지 접속 V_SS 및 출력(5)을 포함하는 통상적인 CMOS 출력 구동기(1)를 도시하고 있다.

도 2는 특허 출원에 도시된 바와 같이 p-채널 및 n-채널 MOS 트랜지스터의 개략적인 핀 정의를 나타낸다. 출력 구동기(1)는 패키지 핀으로의 출력 노드(5)가 활성 신호나 버스에 접속된 상태로 유지하는 경우에는 그 부품을 저온 예비로서 이용될 수 없게 설계되어 있다.

도 1에 있어서, 통상의 상황에서와 같이 만일 V_DD가 V_SS에 접속되지만 출력 노드(5)가 활성 신호나 버스에 접속된 상태를 유지하는 경우, 신호나 버스 핀 상의 다른 부품으로부터 외부 출력 구동기가 신호나 버스, 즉 출력 노드(5)를 하이로 구동시키고자 할 때에 P10의 접합부 상의 드레인(D)은 기판(B)에 대해 순방향으로 바이어스될 것이다. 그 기판은 V_DD에 접속되고, 이 V_DD는 V_SS에 접속되며, 그 결과 V_SS로의 전류 경로가 생성된다. P10은 일반적으로 V_SS로의 저 임피던스 경로를 생성하는 매우 넓은(wide) 트랜지스터이다. 외부 구동기는 신호나 버스 핀을 하이 상태로 구동시킬 수 없기 때문에 유효한 동작을 방해하게 될 것이다.

도 6에는 CMOS를 사용하지 않는 종래에 제안된 출력 구동기가 도시되어 있다. 도 6의 회로는 출력 구동기에 V_DD - 바이폴라 접합 트랜지스터 포화 VCE + 순방 향 바이어스 전압 강하를 공급하는 것뿐이다. 또한, 도 6의 회로는 다이오드형 소자를 필요로 하고, BiCMOS 기술로 구현된다.

따라서, 완전한 CMOS 출력을 제공하고, 저온 예비 모드에서 사용될 수 있는 CMOS구동 회로가 필요하다.

도 1은 종래 기술에 따른 통상적인 CMOS 출력 구동기를 나타낸 개략도.

도 2는 p-채널 트랜지스터와 n-채널 트랜지스터 핀 정의를 나타낸 도면.

도 3은 본 발명의 원리에 따른 출력 구동 회로의 개략도.

도 4는 도 3의 회로의 일부를 나타낸 개략도.

도 5는 본 발명의 다른 실시예를 나타낸 개략도.

도 6은 본 발명에 따른 출력 구동기의 개략도.

본 발명은 상기한 문제점을 해결하기 위해서, CMOS 구동 회로에 있어서,

구동 회로가 활성 상태일 때는 양의 전압에 접속되고 구동 회로가 비활성 상태일 때는 접지에 접속되는 전원 접속부와;

구동 회로 입력과;

입력과 출력을 갖는 제1 인버터로서, 상기 입력은 상기 구동 회로 입력에 결합된 것인, 상기 제1 인버터와;

입력과 출력을 갖는 제2 인터터로서, 상기 입력은 상기 구동 회로 입력에 결합된 것인, 상기 제2 인버터와;

게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터로서, 상기게이트는 상기 제1 인터터 출력에 결합된 것인, 상기 제1 p-채널 트랜지스터와;

게이트, 소오스, 드레인 및 기판을 갖는 제1 n-채널 트랜지스터로서, 상기 기판은 상기 소오스에 접속되고, 상기 게이트는 상기 제2 인버터 출력에 결합되고, 상기 제1 p-채널 트랜지스터와 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에서 직렬 접속된 것인, 상기 제1 n-채널 트랜지스터와;

상기 직렬 접속부에 있는 구동회로 출력으로서, 상기 구동 회로가 활성 상태인 때 및 상기 구동 회로가 비활성 상태인 때 외부 회로에 접속되는 상기 구동 회로 출력과;

상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 게이트가 상기 외부 회로에서의 전압을 추적하도록 함으로써, 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 수단을 구비하는 CMOS 구동 회로를 제공한다.

본 발명의 바람직한 실시예의 개요를 도 3에 도시하고, 참조 부호 10으로 나타낸다. 출력 구동 회로(10)는 p-채널 트랜지스터(P1, P2, P3, P4, P5, P6, P7, P8) 및 n-채널 트랜지스터(N1, N2, N3, N4, N5)를 포함한다. 또한, 출력 구동 회로(10)는 인버터(20), 입력(22) 및 출력(24)을 포함한다. 또한, 출력 구동 회로(10)는 노드 A, B, C, D 및 E를 포함한다. V_DD와 같은 전원 접속부와 V_SS와 같은 접지는 통상의 기호로 나타낸다.

출력 구동 회로(10)는 2가지 동작 모드를 갖는다. 제1 동작 모드는 V_DD가 전원에 접속되는 정상 모드 동작이라 칭하는 모드로서, 이 모드에서는 부품이 활성 상태이고, 출력 구동기는 출력 노드에 접속된 신호 또는 버스를 입력 상태에 따라서 하이 또는 로우 상태로 구동시켜야 한다. 제2 동작 모드는 저온 예비라 칭하며, 여기서, V_DD는 V_SS에 접속되지만, 출력 노드는 다른 활성 상태의 부품에 의해 하이 또는 로우 상태로 구동되는 활성 신호 또는 버스에 접속된 상태를 유지한다. 이 조건 하에서, 저온 예비 부품의 출력 노드는 출력 노드 상의 임의의 전압 레벨에 대해서 고 임피던스 상태를 제공하여야만 한다.

정상 모드 동작 [V_DD는 구동 회로(10)의 전원에 접속된다]

P2의 게이트는 V_DD에 접속되고, 따라서 반전 영역이 형성되지 않으며, MOS 도통 메커니즘은 오프 상태를 유지한다. P2의 소오스 및 기판은 출력 노드(24)에 접속되지만, P2가 오프 상태이고, P2의 드레인(노드 C)은 V_SS에 접속되어 있기 때문에, 기판/드레인 pn 접합은 역 바이어싱 상태를 유지하고, 출력 노드(24)는 노드 C로부터 분리된 상태를 유지한다. N2의 게이트는 V_DD에 접속되고, 따라서 N2는 온 상태를 유지한다. 그에 따라서, 노드 C는 V_SS에 접속되고, N3은 오프 상태로 유지한다. 따라서, P2, N2 및 N3는 정상 모드에서 출력 구동기의 동작에 영향을 미치지 않는다. 이들 트랜지스터는 이하에 설명되는 바와 같이 P4 및 P7 동작에 영향을 미치지만, P4 및 P7은 출력 구동기의 동작에 영향을 미치지 않기 때문에, P2, N2 및 N3는 정상 모드에서 출력 구동기의 동작에 영향을 미치지 않는다는 상기 진술은 여전히 유효하다.

P3의 게이트와 P6의 게이트는 V_DD에 접속되어 이들 MOS 트랜지스터를 오프 상태로 유지한다. 기판, P3의 드레인 및 P6의 소오스는 서로 접속되어 있다. 그 다음, P3과 P6은 도 4에 도시한 바와 같은 배향형(back to back) 다이오드와 등가가 된다. 출력 노드(24)와 노드 A의 전압의 임의의 조합에 대해 역 바이어스된 pn 접합이 있을 것이고, 출력 노드(24)는 노드 A로부터 격리된 상태를 유지한다. 따라서, P3와 P6은 정상 모드에서 출력 구동기의 동작에 어떠한 영향도 미치지 않는다.

N5의 게이트는 V_DD에 접속되어 있으므로 온 상태를 유지한다. P4의 게이트는 노드 C에 접속되고, 노드 C는 V_SS에 접속되어 유지되어 있으므로, P4의 소오스와 기판이 하이 상태일 때는 온 상태로 될 것이다. P4의 소오스는 V_DD에 접속되고, 기판은 드레인에 접속된다. 소오스/기판 pn 접합은 순방향 바이어스 되므로, 기판은 V_DD에서 다이오드 순방향 바이어스 전압 강하(V_fd) 값을 뺀 값이 된다. V_fd는 대략 0.7 V이다. 기판이 V_DD - V_fd인 경우, P4는 정상 동작할 것이고, 따라서 온 상태로 유지되며, 노드 D 및 P4의 기판이 V_DD로 구동된다. P4와 N5가 모두 계속 온 상태를 유지하게 되면, P5와 N4는 인버터로서의 기능한다.

P1의 기판은 P7과 P8에 접속된다. P7의 게이트는 V_SS로 유지되는 노드 C에 접속되고, P7의 소오스/기판 pn 접합은 순방향 바이어스되고, 그 결과, 기판은 V_DD-V_fd로 유지되며, P7은 온으로 되며 노드 E와 P7의 기판은 V_DD로 구동된다. P8의 게이트는 V_DD에 접속되고, P8의 소오스 및 기판은 V_DD에 접속된 노드 E에 접속되어, P8은 오프 상태를 유지하며, P8의 드레인/기판 pn 접합은 출력 노드에서 V_SS와 V_DD 사이의 임의의 전압에 대해서 역 바이어스 상태를 유지하여, 정상 모드에서의 출력 구동기의 동작에는 어떠한 영향도 미치지 않는다. 노드 E가 V_DD로 유지될 때, P1의 기판 전압은 V_DD로 유지되어 적절하게 동작할 것이다.

상기 동작 설명에 기초하면, 도 3의 회로는 정상 모드에서 도 1의 회로와 등가가 된다.

저온 예비 모드 동작 [V_DD는 구동 회로(10)의 V_SS에 접속된다]

V_DD가 V_SS에 접속될 때, 모든 회로는 비활성 상태가 된다. V_DD로 있던 내부 노드들은 p-채널 트랜지스터의 드레인/기판 pn 접합을 통해 즉각적으로 방전하여 V_fd 전압 레벨이 된다. 시간이 경과하여, pn 접합 누설 전류는 노드의 전압을 결국에는 V_fd에서 V_SS로 방전시키지만, 이것은 회로 동작 사이클 시간에 비해 긴 시간이 걸리기 때문에, 다른 전압으로 구동되지 않는다면 모든 내부 노드는 V_fd로 유지되는 것으로 가정한다.

도 3에서, N1은 오프 상태를 유지하여야 한다. 이것을 보장하기 위해, N1의 게이트, 소오스 및 기판 전압은 V_SS로 유지되어야 한다. 이들 조건하에서, N1은 오프 상태를 유지할 것이며, 드레인/기판 pn 접합은 출력 노드가 하이와 로우 사이에서 구동될 때 역 바이어스된 상태를 유지할 것이다. N1의 소오스 및 기판은 V_SS에 직접 접속된다. N1의 게이트는 n-채널 임계치 전압(Vtn)보다 더 높게 될 수 있는 V_fd가 되어, 그 결과 N1이 약하게 온이 되는 상태가 되어, 그 결과 외부 신호 또는 버스가 하이로 구동되는 경우에 V_SS로의 전류 경로가 형성될 것이다. V_fd 전압은 전력이 저하(down)되는 동안 하이로부터 V_SS로 감소하는 V_DD 로부터 잔류하거나 또는 이 전압은 출력 노드가 하이가 될 때에 노드 B가 V_SS를 초과하도록 유도하는 N1의 드레인(출력 노드 24)과 N1의 게이트(노드 B) 사이의 용량성 결합으로부터 부가될 수 있다. 그러나, p-채널 드레인과 기판 사이의 다이오드는 그 상승이 V_fd에서 고정한다. V_DD가 V_SS에 접속된 경우, N2는 오프 상태를 유지한다. P2의 소오스와 기판이 출력 노드에 접속되어 있기 때문에, P2는 출력 노드 전압이 p-채널 임계치 전압(V_tp)을 초과하는 경우에 온으로 되고, 노드 C 전압은 출력 노드 전압을 추적한다. N2가 오프로 되면, V_SS로의 전류 경로는 존재하지 않는다. 따라서, 출력 노드 전압이 하이가 되었을 때, 노드 C도 하이로 되어 N3을 턴온시킨다. N3가 온되었을 때, N1의 게이트를 V_SS로 활동적으로 구동시키고, 그에 따라서 출력 노드가 하이가 되면 N1은 오프 상태를 유지하는 것을 보장하게 된다.

또한, P1도 오프 상태를 유지하여야 한다. 이것을 보장하기 위해서, P1의 게이트 전압은 그 드레인 전압을 추적해야만하고, 소오스 전압은 V_SS로 유지되어야 한다. P1의 소오스는 (V_SS에 접속되는 V_DD를 통해) V_SS에 직접 접속되고, 그 기판은 P7과 P8에 접속된다. P3과 P6은 노드 A의 전압이 출력 노드 전압을 추적하는 것을 가 능하게 한다. P3의 기판은 드레인에 접속되지만, 소오스/기판 pn 접합은 출력 노드가 하이로 될 때 순방향 바이어스되고, 그 결과 기판은 출력 전압(V_out)에서 V_fd를 뺀 전압이 된다. 기판이 V_out-V_fd 전압을 가지고 게이트가 V_SS 전압으로 유지되면, P3는 V_out이 하이가 될 때에 턴온되고, P6의 소오스와 기판을 하이 상태로 구동시키게 된다. P6의 게이트는 V_SS에 접속되어 턴온됨으로써, 노드 A에서의 전압은 V_out가 증가함에 따라 증가하게 된다. P1의 게이트가 출력 전압을 추적하면, P1은 출력 노드(24)가 하이로 될 때에 오프 상태를 유지한다. 출력 노드(24)가 하이가 될 때에 P1 의 드레인/기판 pn 접합은 순방향 바이어스되어, 노드 E가 하이 상태로 구동하지만, 기판/소오스 pn 접합은 역 바이어스 상태를 유지하게 되어 P1이 V_SS로의 방전 경로를 형성하지 못하게 한다.

노드 A의 전압이 증가함에 따라, V_SS로의 전류 경로가 형성되지 않아야 한다. N4의 게이트 전압은 V_fd로 되고, 그 결과 장치가 약하게 온 상태가 되지만, N5의 게이트 전압은 V_SS가 되어 오프 상태를 유지함으로써 이 전류 경로는 노드 A에 대해서 V_SS로의 방전 경로가 되는 것을 방지한다. P5의 게이트 전압은 V_SS 또는 V_fd가 되고, 노드 A가 하이인 경우, 그 드레인/소오스 pn 접합은 순방향 바이어스되어 드레인과 소오스 사이에 도통 경로를 형성하게 될 것이다. P5는 온 상태이기 때문에, 노드 D의 전압은 노드 A의 전압과 함께 증가되고, 그 결과 P4의 드레인과 기판전압이 증가하게 된다. 그러나, P4의 게이트는 노드 전압을 추적하고, 또한 노드 A 전압을 추적하는 것을 의미하고, 그에 따라서, P4를 오프 상태로 유지한다. 그 기판/소오스 pn 접합은 역 바이어스 상태를 유지함으로써, 이 경로가 노드 A에 대해 V_SS로의 방전 경로가 되는 것을 방지한다.

P7의 게이트는 노드 C에 접속되어 출력 노드를 추적한다. 노드 E가 하이가 되었을 때, P7은 오프 상태를 유지하며, 그 기판/소오스 pn 접합은 역 바이어스되어 이 경로가 V_SS로의 방전 경로가 되는 것을 방지한다. P8의 게이트 전압은 V_SS이고, 그 소오스 및 기판 전압은 V_DD-V_fd이기 때문에, 게이트는 출력 노드가 하이가 될 때에 턴온된다. 다음에, 이것은 P1의 기판을 출력 노드에 단락시키고, 그 결과 노드(24)의 전압이 V_fd 또는 V_tp 보다 같거나 크게 되는 경우 노드 E의 전압을 출력 노드(24)의 전압과 동일하게 하는 결과를 가져온다.

P8은 적절한 저온 예비 동작에 대해서 반드시 필요한 것은 아닐 수 있다. 이것은 P1의 기판이 플로팅(floating) 상태로 유지될 수 있는지의 여부에 따라 결정 된다. 몇 가지 기술 및 외부 조건에 따라, 기판은 소오스/기판/드레인 pnp 구조로 형성된 횡방향 바이폴라 접합 트랜지스터(BJT)가 턴온되는 것을 방지하기 위해 소오스 또는 드레인에 전기적으로 접속되어야 한다. P8은 베이스를 에미터에 효율적으로 단락시키고, 베이스/에미터(즉, 기판/드레인) pn 접합에는 순방향 바이어스가허용되지 않기 때문에 베이스 전류의 가능성을 제거한다.

본 발명은 V_DD - BJT 포화 VCE + 순방향 바이어스 다이오드 전압 강하 대신에 V_DD로의 출력을 구동한다. V_DD에서의 높은 출력 전압 레벨(VOH)은 CMOS 레벨 출력 전압 조건(IOH = -20 ㎂에서 VOH = V_DD-0.1 V, IOL = 20 ㎂에서 VOL = V_SS+0.1 V)을 만족하는 이점을 제공한다. 또한 VOH = V_DD는 신호 수신 회로 내의 p-채널 트랜지스터의 완전한 턴오프를 가능하게 한다. p-채널 트랜지스터를 턴오프시킴으로써, 크로우바(crowbar) 전류, 즉 트랜지스터를 통해 V_DD로부터 V_SS로 흐르는 전류가 제거될 수 있고, 따라서 전력을 절감할 수 있다. 이것은 본 발명에서 정확하게 p-채널 및 n-채널 트랜지스터만을 사용함으로써 달성된다. 바이폴라 접합 트랜지스터(BJT) 또는 다이오드 장치는 필요하지 않기 때문에, 순수한 CMOS 기술로 달성될 수 있다. 즉, BiCMOS 타입의 기술은 본 발명을 실현하는 데에 필요하지 않다.

전술한 설명에 기초하면, 도 3의 개략 도면이 저온 기억 장치(V_DD가 V_SS에 접속됨) 내에 있을 때, 임의의 전압에 대해 저온 예비 부품의 V_DD/V_SS 핀과 외부로부터 구동되는 신호 또는 버스 출력 노드 사이에는 전류 경로가 형성되지 않는다.

구동 회로(10)에 대해서 도 2에 도시된 P3 및 P6의 다른 실시예는 도 5에 도시한다. 도 3 및 도 5의 차이점은 P3 및 P6에 대한 기판 접속이다. 도 5에 있어서, P3의 기판은 그 드레인 대신에 소오스에 접속되고, P6의 기판은 그 소오스 대신에 그 드레인에 접속된다. 도 3에 대한 동작 설명은 도 5에 대해서도 유효하다.

본 발명은 전술한 설명에 의해 제한되기 보다는 첨부된 특허 청구 범위에 의해 제한될 것이다.

Claims (19)

1. CMOS 구동 회로에 있어서,

   상기 CMOS 구동 회로가 활성 상태일 때는 양의 전압에 접속되고 상기 CMOS 구동 회로가 비활성 상태일 때는 접지에 접속되는 전원 접속부와;

   입력과 출력을 갖는 제1 버퍼와;

   입력과 출력을 갖는 제2 버퍼와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터로서, 상기 게이트는 상기 제1 버퍼의 출력에 결합된 것인 상기 제1 p-채널 트랜지스터와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 n-채널 트랜지스터로서, 상기 게이트는 상기 제2 버퍼 출력에 결합되고, 상기 기판은 상기 소오스에 접속되며, 상기 제1 p-채널 트랜지스터와 상기 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에서 직렬 접속된 것인, 상기 제1 n-채널 트랜지스터와;

   상기 직렬 접속부에 있는 구동 회로 출력으로서, 상기 구동 회로가 활성 상태일 때 및 상기 구동 회로가 비활성 상태일 때 외부 회로에 접속되는 상기 구동 회로 출력과;

   상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

   상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 게이트가 상기 외부 회로에서의 전압을 추적하도록 함으로써 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 유도 수단(causing means)을 구비하고,

   상기 유도 수단은 상기 제1 p-채널 트랜지스터의 게이트로의 경로를 갖는 적어도 하나의 p-채널 트랜지스터를 포함하며, 상기 적어도 하나의 p-채널 트랜지스터는 상기 제1 p-채널 트랜지스터의 상기 기판과 전기적으로 절연된 기판을 갖는 것을 특징으로 하는 CMOS 구동 회로.
2. 전원 접속부를 갖는 CMOS 구동 회로로서, 상기 전원 접속부는 상기 구동 회로가 활성 상태일 때는 양의 전압에 접속되고 상기 구동 회로가 비활성일 때는 접지에 접속되는 것인 상기 CMOS 구동 회로를 동작시키는 방법에 있어서,

   입력과 출력을 갖는 제1 버퍼를 제공하는 단계와;

   입력과 출력을 갖는 제2 버퍼를 제공하는 단계와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터로서, 상기 게이트는 상기 제1 버퍼의 출력에 결합된 것인 상기 제1 p-채널 트랜지스터를 제공하는 단계와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 n-채널 트랜지스터로서, 상기 게이트는 상기 제2 버퍼의 출력에 결합되고, 상기 기판은 상기 소오스에 접속되며, 상기 제1 p-채널 트랜지스터와 상기 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에서 직렬 접속된 것인, 상기 제1 n-채널 트랜지스터를 제공하는 단계와;

   상기 직렬 접속부에 있는 구동 회로 출력으로서, 상기 구동 회로가 활성 상태일 때 및 구동 회로가 비활성 상태일 때 외부 회로에 접속되는 상기 구동 회로 출력을 제공하는 단계와;

   상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 단계와;

   상기 구동 회로가 비활성 상태일 때, 상기 제1 p-채널 트랜지스터의 게이트가 상기 외부 회로에서의 전압을 추적하도록 함으로써 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 유도 단계를 포함하고,

   상기 유도 단계는 상기 제1 p-채널 트랜지스터의 게이트로의 경로를 갖는 적어도 하나의 p-채널 트랜지스터를 이용하며, 상기 적어도 하나의 p-채널 트랜지스터는 상기 제1 p-채널 트랜지스터의 상기 기판과 전기적으로 절연된 기판을 갖는 것을 특징으로 하는 CMOS 구동 회로의 동작 방법.
3. 제1항에 있어서, 상기 제1 p-채널 트랜지스터의 기판이 상기 외부 회로에서의 전압과 실질적으로 동일해지도록 하는 수단을 더 포함하는 CMOS 구동 회로.
4. 제3항에 있어서, 상기 제1 p-채널 트랜지스터의 기판이 상기 외부 회로에서의 전압과 실질적으로 동일해지도록 하는 상기 수단은, 상기 제1 p-채널 트랜지스터의 기판과 상기 외부 회로에서의 전압 사이에 결합되는 결합 트랜지스터를 포함하고, 상기 결합 트랜지스터는 상기 구동 회로가 비활성 상태일 때 턴온되는 것인 CMOS 구동 회로.
5. 제1항에 있어서, 상기 제1 p-채널 트랜지스터의 게이트가 상기 외부 회로에서의 전압을 추적하도록 하는 상기 유도 수단은, 상기 제1 p-채널 트랜지스터의 게이트와 상기 외부 회로의 전압 사이에서 직렬 접속된 한쌍의 트랜지스터를 포함하는 것인 CMOS 구동 회로.
6. 제1항에 있어서, 상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 상기 수단은, 상기 제1 n-채널 트랜지스터의 게이트와 접지 사이에 결합된 트랜지스터를 포함하고, 상기 결합된 트랜지스터는, 상기 구동 회로가 비활성 상태이고 상기 외부 회로에서의 전압이 사전설정된 임계치보다 높을 때에 턴온되는 것인 CMOS 구동 회로.
7. 제1항에 있어서, 상기 제1 버퍼는 논리 게이트(logic gate)인 것인 CMOS 구동 회로.
8. 제7항에 있어서, 상기 논리 게이트는 인버터인 것인 CMOS 구동 회로.
9. CMOS 구동 회로에 있어서,

   상기 CMOS 구동 회로가 활성 상태일 때는 양의 전압에 접속되고 상기 CMOS 구동 회로가 비활성 상태일 때는 접지에 접속되는 전원 접속부와;

   입력, 출력 및 디스에이블 입력을 갖는 제1 버퍼로서, 상기 디스에이블 입력은 상기 구동 회로가 비활성 상태인 때에 상기 제1 버퍼를 디스에이블링하기 위한 것으로서 상기 제1 버퍼의 P 채널 트랜지스터에 접속되고, 상기 제1 버퍼의 상기 P 채널 트랜지스터는 기판을 갖는 것인, 상기 제1 버퍼와;

   입력과 출력을 갖는 제2 버퍼와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터로서, 상기 게이트는 상기 제1 버퍼 출력에 결합되고, 상기 제1 p-채널 트랜지스터의 상기 기판은 상기 제1 버퍼의 p-채널 트랜지스터의 기판으로부터 전기적으로 절연된 것인, 상기 제1 p-채널 트랜지스터와;

   게이트, 소오스, 드레인 및 기판을 갖는 제1 n-채널 트랜지스터로서, 상기 게이트는 상기 제2 버퍼 출력에 결합되며, 상기 기판은 상기 소오스에 접속되고, 상기 제1 p-채널 트랜지스터와 상기 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에서 직렬 접속된 것인, 상기 제1 n-채널 트랜지스터와;

   상기 직렬 접속부에 있는 구동 회로 출력으로서, 상기 구동 회로가 활성 상태일 때 및 상기 구동 회로가 비활성 상태일 때 외부 회로에 접속되는 상기 구동 회로 출력과;

   상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

   상기 구동 회로가 비활성 상태일 때, 상기 제1 p-채널 트랜지스터의 게이트가 상기 구동 회로 출력에서의 전압을 추적하도록 함으로써 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하는 유도 수단을 구비하고,

   상기 구동 회로가 비활성 상태일 때 상기 제1 버퍼의 디스에이블 입력이 상기 구동 회로 출력에서의 전압과 실질적으로 동일해지도록 하는 수단을 특징으로 하는 CMOS 구동 회로.
10. 제9항에 있어서, 상기 제1 버퍼는 상기 전원 접속부와 상기 제1 버퍼의 출력사이에 직렬 접속된 2 개의 p-채널 트랜지스터를 구비하며, 상기 2 개의 p-채널 트랜지스터 중 제1 p-채널 트랜지스터의 게이트는 상기 제1 버퍼의 입력에 접속되고, 상기 2 개의 p-채널 트랜지스터 중 제2 p-채널 트랜지스터의 게이트는 상기 제1 버퍼의 디스에이블 입력에 결합되는 것인 CMOS 구동 회로.
11. 제10항에 있어서, 상기 2 개의 p-채널 트랜지스터 중 제2 p-채널 트랜지스터는 소오스, 드레인 및 기판을 포함하며, 상기 기판은 상기 소오스에 결합된 것인 CMOS 구동 회로.
12. 제10항에 있어서, 상기 제1 버퍼의 디스에이블 입력이 상기 구동 회로 출력에서의 전압과 실질적으로 동일해지도록 하기 위한 상기 수단은, 상기 제1 버퍼의 디스에이블 입력과 상기 구동 회로 출력의 사이에 결합된 p-채널 트랜지스터를 포함하고, 상기 p-채널 트랜지스터는 상기 전원 접속부에 결합된 게이트를 갖는 것인 CMOS 구동 회로.
13. 제12항에 있어서, 상기 제1 버퍼의 디스에이블 입력이 상기 구동 회로 출력에서의 전압과 실질적으로 동일해지도록 하기 위한 상기 수단의 p-채널 트랜지스터는 소오스, 드레인 및 기판을 가지며, 상기 기판은 상기 소오스에 결합된 것인 CMOS 구동 회로.
14. 제9항에 있어서, 상기 구동 회로가 비활성 상태일 때 제1 p-채널 트랜지스터의 기판이 상기 구동 회로 출력의 전압과 실질적으로 동일해지도록 하기 위한 수단을 더 포함하는 것인 CMOS 구동 회로.
15. 제14항에 있어서, 상기 제1 p-채널 트랜지스터의 기판이 상기 구동 회로 출력의 전압과 실질적으로 동일해지도록 하기 위한 상기 수단은, 상기 제1 p-채널 트랜지스터의 기판과 상기 구동 회로 출력의 사이에 결합된 결합 트랜지스터를 포함하고, 상기 결합 트랜지스터는 상기 구동 회로가 비활성 상태일 때 턴온되는 것인 CMOS 구동 회로.
16. 제15항에 있어서, 상기 제1 p-채널 트랜지스터의 게이트가 상기 구동 회로 출력의 전압을 추적하도록 하기 위한 상기 수단은, 상기 제1 p-채널 트랜지스터의 게이트와 상기 구동 회로 출력 사이에서 직렬 접속된 한쌍의 트랜지스터를 포함하는 것인 CMOS 구동 회로.
17. CMOS 구동 회로에 있어서,

    상기 CMOS 구동 회로가 활성 상태일 때는 양의 전압에 접속되고 상기 CMOS 구동 회로가 비활성 상태일 때는 접지에 접속되는 전원 접속부와;

    입력과 출력을 갖는 제1 버퍼와;

    입력과 출력을 갖는 제2 버퍼와;

    게이트, 소오스, 드레인 및 기판을 갖는 제1 p-채널 트랜지스터로서, 상기 게이트는 상기 제1 버퍼 출력에 결합된 것인, 상기 제1 p-채널 트랜지스터와;

    게이트, 소오스, 드레인 및 기판을 갖는 제1 n-채널 트랜지스터로서, 상기 게이트는 상기 제2 버퍼 출력에 결합되며, 상기 기판은 상기 소오스에 접속되고, 상기 제1 p-채널 트랜지스터와 상기 제1 n-채널 트랜지스터는 상기 전원 접속부와 접지 사이에서 직렬 접속된 것인, 상기 제1 n-채널 트랜지스터와;

    상기 직렬 접속부에 있는 구동 회로 출력으로서, 상기 구동 회로가 활성 상태일 때 및 상기 구동 회로가 비활성 상태일 때 외부 회로에 접속되는 상기 구동 회로 출력과;

    상기 구동 회로가 비활성 상태일 때 상기 제1 n-채널 트랜지스터를 오프 상태로 유지하는 수단과;

    상기 구동 회로가 비활성 상태일 때, 상기 제1 p-채널 트랜지스터의 게이트가 상기 구동 회로 출력의 전압을 추적하도록 함으로써 상기 제1 p-채널 트랜지스터를 오프 상태로 유지하기 위한 수단을 구비하고,

    상기 제1 p-채널 트랜지스터는, 상기 제1 p-채널 트랜지스터의 게이트로의 경로를 갖는 기판이 있는 하나 이상의 p-채널 트랜지스터를 포함하며, 상기 제1 p-채널 트랜지스터의 상기 기판은 상기 제1 p-채널 트랜지스터의 게이트에 접속된 p-채널 트랜지스터들 중 선택된 트랜지스터들의 기판들로부터 전기적으로 절연되어 있는 것을 특징으로 하는 CMOS 구동 회로.
18. 제17항에 있어서, 상기 구동 회로가 비활성 상태일 때 상기 제1 p-채널 트랜지스터의 기판이 상기 구동 회로 출력의 전압을 추적하도록 하기 위한 수단을 더 포함하는 것인 CMOS 구동 회로.
19. 제18항에 있어서, 상기 제1 p-채널 트랜지스터의 기판이 상기 구동 회로 출력의 전압을 추적하도록 하기 위한 상기 수단은, 상기 제1 p-채널 트랜지스터의 기판과 상기 구동 회로 출력의 사이에 결합된 트랜지스터를 포함하는 것인 CMOS 구동 회로.