DE202014103794U1 - Herstellung eines Substrates mit einer eingebetteten Chiplage unter Verwendung von Projektionsstrukturierung und damit verbundenen Paket-Konfigurationen - Google Patents

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Abstract

Vorrichtung, umfassend: ein Substrat; eine Brücke, die im Substrat eingebettet und konfiguriert ist, um elektrische Signale zwischen einer ersten Chiplage und einer zweiten Chiplage zu routen; und eine Vielzahl von Vias, die mit der Brücke verbunden und konfiguriert sind, um die elektrischen Signale durch wenigstens einen Teil des Substrates zu routen, wobei individuelle Vias der Vielzahl von Vias ein konisches Profil von einer Oberseite der individuellen Vias zu einer Unterseite der individuellen Vias aufweisen und ein Winkel des konischen Profils von der Oberseite zur Unterseite im Wesentlichen konstant ist und die gesamte Unterseite der individuellen Vias in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage steht.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Offenbarung betreffen generell das Gebiet von integrierten Schaltungen und insbesondere Techniken und Konfigurationen zur Herstellung eines Substrates mit einer eingebetteten Chiplage unter Verwendung von Projektionsstrukturierung in integrierten Schaltungs-Baugruppen.
  • Allgemeiner Stand der Technik
  • Um Bandbreitenbegrenzungen zwischen Logik-zu-Logik- und/oder Logik-zu-Speicher-Kommunikationen in Multichip-Bausteinen (MCPs) zu überwinden, wurden eingebettete Brücken-Chiplagen, wie Silizium-Brücken (SiB) als ein Instrument vorgeschlagen, um eine solche Chiplage-zu-Chiplage-Verbindung mit hoher Dichte zu erreichen. Die Paket-Verbindung von Logik- oder Speicherchiplagen zum Paket können eine Microvia basierte Verbindung zur eingebetteten Brücken-Chiplage verwenden. Ein feinerer Abstand von Speicher-(HBM)-Chiplagen mit hoher Bandbreite und/oder Chiplagen-Stapeln (z. B. der Standard Joint Electron Devices Engineering Council (JEDEC) mit 55 μm Abstand) erfordert strikte hochdichte Verbindungs-(HDI)Paketsubstrat-Designregelanforderungen für einen minimalen Controlled Collapse Chip Connection-(C4)-Kopplungsstrukturabstand einer CPU-zu-Speicherchiplagen-Verbindung.
  • Momentan kann Laserbohren verwendet werden, um eine Microvia basierte Verbindung herzustellen. Beispielsweise kann Laserbohren Galvano-Spiegel einsetzen, um einen CO2-Laserstrahl auf einen gewünschten Ort zu positionieren und das Microvia-Bohren auszuführen. Jedoch kann das Bereitstellen eines feineren Abstandes für zukünftige Computergeräte unter Verwendung gegenwärtiger Technologien eine Herausforderung darstellen. Beispielsweise können gegenwärtige Laserbohrtechniken noch immer nicht fähig sein, einen Via-Abstand von 55 μm oder weniger zu erreichen.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen werden ohne Weiteres durch die folgende ausführliche Beschreibung in Verbindung mit den begleitenden Zeichnungen verstanden. Um diese Beschreibung zu erleichtern, bezeichnen gleiche Bezugsnummern ähnliche strukturelle Elemente. Ausführungsformen werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen veranschaulicht.
  • 1 veranschaulicht schematisch eine Querschnitt-Seitenansicht einer beispielhaften integrierten Schaltungs-(IC)-Baugruppe mit einem elektronischen Substrat und einer eingebetteten Chiplage gemäß einigen Ausführungsformen.
  • 2 veranschaulicht schematisch eine beispielhafte Maschinenkonfiguration eines Laserprojektionsstrukturierungssystems, um ein elektronisches Substrat mit einer eingebetteten Chiplage gemäß einigen Ausführungsformen herzustellen.
  • 3 veranschaulicht schematisch mehrere Schnittansichten mit imaginären Schnittebenen, die zu einer Ebene der Mustermaske in 2 parallel sind, gemäß einigen Ausführungsformen.
  • 4 veranschaulicht schematisch ein Ablaufdiagramm eines Paketsubstrat-Fertigungsprozesses unter Verwendung von Projektionsstrukturierung bei der Herstellung eines elektronischen Substrates mit einer eingebetteten Chiplage gemäß einigen Ausführungsformen.
  • 5 veranschaulicht schematisch Schnittdarstellungen von einigen ausgewählten Arbeitsvorgängen in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen.
  • 6 veranschaulicht schematisch Schnittdarstellungen von einigen anderen ausgewählten Arbeitsvorgängen in Fortsetzung zu 5 in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen.
  • 7 veranschaulicht schematisch Schnittdarstellungen von noch einigen ausgewählten Arbeitsvorgängen in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen.
  • 8 veranschaulicht schematisch Schnittdarstellungen von einigen anderen ausgewählten Arbeitsvorgängen in Fortsetzung zu 7 in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen.
  • 9 veranschaulicht schematisch Schnittdarstellungen von einigen ausgewählten Microvias, die unter Verwendung von Projektionsstrukturierung hergestellt wurden, gemäß einigen Ausführungsformen.
  • 10 veranschaulicht schematisch ein Computergerät, das ein elektronisches Substrat mit eingebetteter Chiplage wie hiernach beschrieben einschließt, gemäß einigen Ausführungsformen.
  • Ausführliche Beschreibung
  • Ausführungsformen der vorliegenden Offenbarung beschreiben Techniken und Konfigurationen für die Verwendung von Projektionsstrukturierung beim Herstellen eines elektronischen Substrates mit einer eingebetteten Chiplage in IC-Baugruppen. Beispielsweise können hier beschriebene Techniken verwendet werden, um ein elektronisches Substrat herzustellen, das High Density Interconnect-(HDI)-Routing einschließt, um eine höhere Bandbreite für die Kommunikation zwischen Chiplagen bereitzustellen, die auf dem Substrat unter Verwendung der eingebetteten Chiplage befestigt sind (z. B. Brücke). In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichten Ausführungsformen unter Verwendung einer Terminologie beschrieben, die von einem Fachmann allgemein verwendet wird, um die Grundlagen seiner Arbeit einem anderen Fachmann zu vermitteln. Ein Fachmann wird jedoch erkennen, dass Ausführungsformen der vorliegenden Offenbarung mit nur einigen der beschriebenen Aspekte umgesetzt werden können. Zum Zweck der Erklärung werden spezifische Zahlen, Materialien und Konfigurationen aufgeführt, um ein gründliches Verständnis der veranschaulichenden Implementierungen zu vermitteln. Für einen Fachmann ist es jedoch offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne die spezifischen Details realisiert werden können. In anderen Fällen sind aus dem Stand der Technik allgemein bekannte Merkmale ausgelassen oder vereinfacht, um die Darstellung der veranschaulichenden Implementierungen nicht zu verkomplizieren.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden, in denen gleiche Bezugsnummern ähnliche Teile bezeichnen und in denen durch Veranschaulichung spezifische Ausführungsformen, bei denen die Erfindung realisiert werden kann, gezeigt werden. Es ist selbstverständlich, dass andere Ausführungsformen verwendet werden können und andere strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb in keiner Weise einschränkend zu sehen, und der Umfang von Ausführungsformen wird durch die angefügten Ansprüche und deren Äquivalente definiert.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A und/oder B” (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C” (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Beschreibung kann auf einer Perspektive basierende Beschreibungen wie oben/unten, in/aus und dergleichen verwenden. Solche Beschreibungen werden lediglich verwendet, um die Erörterung zu erleichtern, und sind nicht dazu beabsichtigt, die Anwendung hier beschriebener Ausführungsformen auf irgendeine spezielle Ausrichtung einzuschränken.
  • Die Beschreibung kann die Ausdrücke „bei einer Ausführungsform” oder „bei Ausführungsformen” oder „bei einigen Ausführungsformen” verwenden, die sich auf eine oder mehrere der gleichen oder von unterschiedlichen Ausführungsformen beziehen können. Des Weiteren sind die Begriffe „umfassend”, „einschließlich” „aufweisen” und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, synonym.
  • Der Begriff „gekoppelt mit” zusammen mit seinen Ableitungen kann hier verwendet sein. „Gekoppelt” kann ein oder mehr von Folgendem bedeuten. „Gekoppelt” kann bedeuten, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt stehen. „Gekoppelt” kann jedoch auch bedeuten, dass zwei oder mehr Elemente sich indirekt kontaktieren, aber dennoch miteinander kooperieren oder interagieren, und kann bedeuten, dass ein oder mehrere andere Elemente zwischen den Elementen gekoppelt oder verbunden sind, von denen gesagt wird, dass sie miteinander gekoppelt sind. Der Begriff „direkt gekoppelt” kann bedeuten, dass zwei oder mehr Elemente in direktem elektrischem Kontakt stehen oder galvanisch gekoppelt sind.
  • Bei verschiedenen Ausführungsformen kann der Ausdruck „ein erstes Merkmal gebildet, abgeschieden oder anderweitig angeordnet an einem zweiten Merkmal” bedeuten, dass das erste Merkmal über dem zweiten Merkmal gebildet, abgeschieden oder angeordnet ist und wenigstens ein Teil des ersten Merkmals in direktem Kontakt (z. B. physischer und/oder elektrischer Kontakt) oder in indirektem Kontakt (z. B. mit einem oder mehreren anderen Merkmalen zwischen dem ersten Merkmal und dem zweiten Merkmal) mit wenigstens einem Teil des zweiten Merkmals stehen kann.
  • Wie hier verwendet kann der Begriff „Modul” auf eine anwendungsspezifische integrierte Schaltung (ASIC), eine elektronische Schaltung, ein System-On-Chip (SoC), einen Prozessor (gemeinsam benutzt, fest zugeordnet oder Gruppe) und/oder Speicher (gemeinsam benutzt, fest zugeordnet oder Gruppe) verweisen, Teil davon sein oder einschließen, der/die ein oder mehrere Software- oder Firmwareprogramme, eine kombinatorische Logikschaltung und/oder andere geeignete Komponenten ausführt, welche die beschriebene Funktionalität bereitstellen.
  • 1 veranschaulicht schematisch eine Querschnitt-Seitenansicht einer beispielhaften IC-Baugruppe 100 mit einem elektronischen Substrat (z. B. Paketsubstrat 150) mit einer eingebetteten Chiplage, die teilweise unter Verwendung von Projektionsstrukturierung hergestellt ist, gemäß einigen Ausführungsformen. Wie hierin verwendet, kann Kopplungsstruktur der ersten Ebene (FLI) auf die Kopplungsstruktur zwischen einer Chiplage (z. B. Chiplage 110 oder 120) und einem Paketsubstrat (z. B. Paketsubstrat 150) verweisen, während Kopplungsstruktur der zweiten Ebene (SLI) auf die Kopplungsstruktur zwischen dem Paketsubstrat (z. B. Paketsubstrat 150) und einer Platine (z. B. Platine 190) verweisen kann. Bei Ausführungsformen kann die IC-Baugruppe 100 eine oder mehrere Chiplagen, wie Chiplage 110 und Chiplage 120, die elektrisch und/oder physikalisch mit dem Paketsubstrat 150 über eine oder mehrere FLI-Strukturen gekoppelt sind, einschließen. Das Paketsubstrat 150 kann weiter elektrisch mit der Platine 190 über eine oder mehrere SLI-Strukturen gekoppelt sein.
  • Die Chiplage 110 oder 120 kann eine diskrete Einheit darstellen, die von einem Halbleitermaterial unter Verwendung von Halbleiterherstellungstechniken wie Dünnschichtauftragen, Lithografie, Ätzen und dergleichen hergestellt ist. Bei einigen Ausführungsformen kann die Chiplage 110 oder 120 einen Prozessor, Speicher, ASIC oder SoC einschließen oder ein Teil davon sein. Die Chiplagen 110 und 120 können am Paketsubstrat 150 gemäß einer Vielzahl von geeigneten Konfigurationen befestigt sein, die eine Flip-Chip-Konfiguration wie dargestellt oder andere Konfigurationen einschließen, wie z. B. eingebettet im Paketsubstrat 150. In der Flip-Chip-Konfiguration kann die Chiplage 110 oder 120 an einer Oberfläche (z. B. Seite S1) des Paketsubstrates 150 unter Verwendung von FLI-Strukturen wie die Kopplungsstrukturen 130, 134 befestigt sein, die konfiguriert sind, elektrisch und/oder mechanisch die Chiplagen 110, 120 mit dem Paketsubstrat 150 zu koppeln und elektrische Signale zwischen einer oder mehreren der Chiplagen 110, 120 und anderen elektrischen Komponenten zu routen. Bei einigen Ausführungsformen können die elektrischen Signale Ein-/Ausgabe-(I/O)-Signale und/oder Stromversorgung/Masse einschließen, die mit dem Betrieb der Chiplagen 110 und/oder 120 verbunden sind.
  • Die Kopplungsstruktur 130 kann elektrisch mit der Brücke 140 gekoppelt sein, um elektrische Signale zwischen den Chiplagen 110, 120 unter Verwendung der Brücke 140 zu routen. Die Kopplungsstruktur 134 kann konfiguriert sein, elektrische Signale zwischen einer Chiplage (z. B. Chiplage 120) und einem Routing-Merkmal 138 zu routen, das zu einer elektrischen Bahn gehört, die durch das Paketsubstrat 150 von einer ersten Seite S1 zu einer zweiten Seite S2 hindurchgehen kann, die der ersten Seite S1 gegenüberliegt. Als ein Beispiel kann die elektrische Bahn andere Kopplungsstrukturen, wie z. B. Gräben, Vias, Traces oder leitende Schichten (z. B. die leitende Schicht 152 und 156 auf den zwei Seiten der dielektrischen Schicht 154) und dergleichen einschließen, die konfiguriert sind, elektrische Signale der Chiplage 110 oder 120 zwischen der ersten Seite S1 und der zweiten Seite S2 des Paketsubstrates 150 zu routen.
  • Die Kopplungsstruktur 130 oder 134, das Routing-Merkmal 138 und die leitende Schicht 152 oder 156 sind lediglich beispielhafte Strukturen zur Erörterung. Elektrische Bahnen können irgendwelche aus einer Vielzahl von geeigneten Kopplungsstrukturen und/oder Schichten einschließen, um die Chiplagen 110 und 120 oder andere Chiplagen (nicht dargestellt) mit dem Paketsubstrat 150 zu koppeln. Das Paketsubstrat 150 kann mehr oder weniger Kopplungsstrukturen oder Schichten einschließen als dargestellt. Bei einigen Ausführungsformen kann ein elektrisch isolierendes Material, wie z. B. Formstoff oder Unterfüllmaterial (nicht dargestellt) teilweise einen Teil der Chiplage 110 oder 120 und/oder der Kopplungsstrukturen 130 und 134 verkapseln.
  • Bei einigen Ausführungsformen kann die Brücke 140 so konfiguriert sein, dass sie die Chiplagen 110 und 120 elektrisch miteinander verbindet. Bei einigen Ausführungsformen kann die Brücke 140 Kopplungsstrukturen (z. B. die Chiplagenkontakte 142) einschließen, um als elektrische Routing-Merkmale zwischen den Chiplagen 110 und 120 zu dienen. Bei einigen Ausführungsformen kann die Brücke 140 mit Routingstrukturen (z. B. den Kopplungsstrukturen 130) verbunden sein, die Routen für elektrische Signale bereitstellen. Als ein Beispiel können die Kopplungsstrukturen 130 über der Brücke 140 (z. B. zum Routen elektrischer Signale der Chiplagen 110 und 120 durch die Brücke 140) einen Via-Abstand von 55 Mikrometer (μm) oder weniger aufweisen. Bei einigen Ausführungsformen kann eine Brücke zwischen einigen Chiplagen auf dem Paketsubstrat 150 und nicht zwischen anderen Chiplagen angeordnet sein. Bei einigen Ausführungsformen kann eine Brücke nicht von einer Draufsicht sichtbar sein. Als ein Beispiel kann die Brücke 140 bei einigen Ausführungsformen in einem Hohlraum des Paketsubstrats 150 eingebettet sein.
  • Die Brücke 140 kann ein Brückensubstrat bestehend aus Glas oder ein Halbleitermaterial wie Silizium (Si) einschließen, das Kopplungsstruktur-Merkmale zum elektrischen Routen aufweist, die darauf gebildet sind, um eine Chip-zu-Chip-Verbindung zwischen den Chiplagen 110 und 120 bereitzustellen. Die Brücke 140 kann bei anderen Ausführungsformen aus anderen geeigneten Materialien bestehen. Bei einigen Ausführungsformen kann das Paketsubstrat 150 mehrere eingebettete Brücken einschließen, um elektrische Signale zwischen mehreren Chiplagen zu routen.
  • Bei einigen Ausführungsformen ist das Paketsubstrat 150 ein Epoxidlaminatsubstrat, das einen Kern und/oder Aufbauschichten aufweist, wie z. B. ein Ajinomoto Build-Up Film-(ABF)-Substrat. Das Paketsubstrat 150 kann andere geeignete Arten von Substraten in anderen Ausführungsformen einschließen, einschließlich beispielsweise Substrate, die aus Glas, Keramik oder Halbleitermaterialien gebildet sind.
  • Die Platine 190 kann eine Leiterplatte (PCB) bestehend aus einem elektrisch isolierenden Material wie ein Epoxidlaminat sein. Beispielsweise kann die Platine 190 elektrische Isolierschichten bestehend aus Materialien wie z. B. Polytetrafluorethylen Polyethylen, Phenolbaumwollpapier-Materialien wie Flammschutzmittel 4 (FR-4), FR-1, Baumwollpapier und Epoxidmaterialien wie CEM-1 oder CEM-3 oder gewebte Glasmaterialien, die unter Verwendung eines Epoxidharz-Prepregmaterials beschichtet sind. Strukturen wie Traces, Gräben, Vias können durch die elektrischen Isolierschichten gebildet sein, um die elektrischen Signale der Chiplage 110 oder 120 durch die Platine 190 zu routen. Die Platine 190 kann bei anderen Ausführungsformen aus anderen geeigneten Materialien bestehen. Bei einigen Ausführungsformen ist die Platine 190 eine Hauptplatine (z. B. die Hauptplatine 1002 von 10).
  • Paketebenen-Kopplungsstrukturen wie z. B. die Lötkugeln 170, die in einer Kugelgitteranordnungs-(BGA)-Konfiguration oder in Land Grid Array-(LGA)-Strukturen konfiguriert sein können, können mit einem oder mehreren Kontaktflecken (im Folgenden „Kontaktflecke 160”) auf Paketsubstrat 150 und ein oder mehreren Pads 180 auf der Platine 190 gekoppelt sein, um eine entsprechende elektrische Verbindung zu bilden, die konfiguriert ist, die elektrischen Signale zwischen dem Paketsubstrat 150 und der Platine 190 weiter zu routen. Die Kontaktflecke 160 und/oder die Pads 180 können aus jedem geeigneten elektrisch leitenden Material wie Metall bestehen, einschließlich beispielsweise Nickel (Ni), Palladion (Pd), Gold (AU), Silber (Ag), Kupfer (Cu) und Kombinationen davon. Andere geeignete Techniken, um das Paketsubstrat 150 mit der Platine 190 physikalisch und/oder elektrisch zu koppeln, können bei anderen Ausführungsformen verwendet sein.
  • 2 veranschaulicht schematisch ein beispielhaftes System oder eine Maschine 200 für die Laserprojektionsstrukturierung, um ein Elektroniksubstrat mit einer eingebetteten Chiplage gemäß einigen Ausführungsformen herzustellen. Die Maschine 200 kann Laserresonator 210, Strahlhomogenisator 220, Blende 230, Spiegel 240, Mustermaske 250, Projektionsobjektiv 260 und Tisch 270 einschließen, die selektiv miteinander gekoppelt sind.
  • Bei Ausführungsformen kann die Laserquelle ein Excimer-, UV-Festkörper-, CO2-Laser oder andere Arten von Lasern sein. Excimer-Laser kann eine bessere Auflösung, ein gleichbleibenderes Profil und eine höhere Leistung als UV-Festkörperlaser oder CO2-Laser aufweisen. Bei Ausführungsformen kann der Laserresonator 210 Spiegel und andere optische Komponenten einschließen und einer Laserstrahlung ermöglichen, zu zirkulieren und ein Verstärkungsmedium weiterzugeben, um Leistungsgewinne zu erhöhen. Mit anderen Worten kann der Laserresonator 210 das Laserlicht verstärken und dann kann ein bestimmter Anteil der Laserenergie als der Laserausgang zu Strahlhomogenisator 220 verwendet werden. Bei Ausführungsformen kann der Strahlhomogenisator 220 mit der Blende 230 und dem Spiegel 240 gekoppelt sein und verwendet werden, um einen in hohem Maße gleichbleibenden Flat-Top-Strahl vom Laserausgang zu erzeugen.
  • Bei Ausführungsformen kann die Mustermaske 250 im Lichtweg des Flat-Top-Strahls platziert werden. Die Mustermaske 250 kann ein vorkonfiguriertes Muster aufweisen. Die Mustermaske 250 kann bei einigen Ausführungsformen stationär und bei anderen Ausführungsformen beweglich sein. Bei Ausführungsformen kann das Projektionsobjektiv 260 weiter unter der Mustermaske 250 platziert sein, um den Laserstrahl durch die Mustermaske 250 auf einer dielektrischen Oberfläche eines Substrates abzubilden, das auf Tisch 270 platziert wurde.
  • Bei Ausführungsformen kann das Substrat eine oder mehrere eingebettete Chiplagen aufweisen. Der Laserstrahl kann modifiziert werden, sodass während des Abbildens des Laserstrahls, der Laserstrahl nur einen Teil der Mustermaske 250 abdecken kann, die einem Bereich auf der dielektrischen Oberfläche über einer eingebetteten Chiplage entspricht. Bei Ausführungsformen kann der Tisch 270 ein X-Y-Tisch sein, der das Substrat mit einer koordinierten entgegengesetzten Bewegung in Verbindung mit der Bewegung der Mustermaske 250 entweder bei einer konstanten Geschwindigkeit oder bei einer einstellbaren Geschwindigkeit bewegen kann. Bei Ausführungsformen kann der Laserstrahl durch die Mustermaske 250 projiziert werden, um ein projiziertes Maskenmuster gemäß dem vorkonfigurierten Muster der Mustermaske 250 durch das Dielektrikum zu bohren. Dementsprechend kann der Laserstrahl bewirken, dass ein oder mehrere Vias über der einen oder den mehreren Chiplagen erzeugt werden, die im Substrat eingebettet sind. Die Maschine 200 kann mehr oder weniger Komponenten einschließen als bei einigen Ausführungsformen dargestellt und kann mit anderen wohl bekannten Prinzipien der Laserprojektionsstrukturierung bei anderen Ausführungsformen einhergehen.
  • 3 veranschaulicht schematisch mehrere Schnittansichten mit imaginären Schnittebenen, die zu einer Ebene der Mustermaske 250 in 2 parallel sind, gemäß einigen Ausführungsformen. Bei Ausführungsformen kann der Strahl 310 ein in hohem Maße gleichbleibender Flat-Top-Strahl sein und Maske 320 kann wie ersichtlich ein vorkonfiguriertes Muster 322 aufweisen.
  • Stationäre Masken können verwendet werden, um Musterprojektion auf einem Substrat zu realisieren. Bei Ausführungsformen kann eine stationäre Maske verwendet werden, um ein Muster, wie beispielsweise das Muster 322, entweder auf einer einzelnen Chiplage oder auf einer einzelnen Einheit, die mehrere Chiplagen aufweist, wie beispielsweise 8–10 Chiplagen, zu projizieren. Bei einigen Ausführungsformen mit einzelner Chiplagen-Projektion kann Tisch 270 zwischen jeder Chiplagen-Projektion bewegt werden, um die stationäre Maske mit der Ziel-Projektionsfläche über jeder Chiplage auszurichten. Bei einigen Ausführungsformen mit Einzeleinheiten-Projektion kann Tisch 270 zwischen jeder Einheiten-Projektion bewegt werden, um die stationäre Maske mit der Ziel-Projektionsfläche über jeder Einheit auszurichten.
  • Bei einigen Ausführungsformen mit Einzeleinheiten-Projektion (z. B. bei 300a) kann ein großer Laserstrahl 332 verwendet werden, um fast den gesamten Bereich der Einheit unter Maske 330 abzudecken, der mehrfache Chiplagen, wie beispielsweise 8 Chiplagen, aufweisen kann. In diesem Fall kann der Prozessdurchsatz der Musterprojektion über die Herangehensweise der Einzelchiplagen-Projektion teilweise verbessert werden, da eine Musterprojektion über mehrere Chiplagen gleichzeitig realisiert werden kann, und anschließend die reduzierte Tischbewegung, die erforderlich ist, um alle Einheiten auf einem Substrat abzudecken. Die Laserenergie kann jedoch in diesem Fall beispielsweise, aufgrund der Blockierung eines Großteils des Laserstrahls 332 durch die Maske 330 ineffizient verwendet werden, wie beispielsweise wie ersichtlich im Zentrum der Maske 330. Bei einigen Ausführungsformen mit Einzeleinheiten-Projektion (z. B. bei 300b) kann die Laserenergie wirksamer durch Formen oder Schlitzen des Laserstrahls 332 zu Laserstrahl 342 und 344 verwendet werden, um nur einen Teil der Maske 340 entsprechend abzudecken, wo die ultrafeinen Microvias über der Brücken-Chiplage zu bilden sind. Bei Ausführungsformen kann das Teilen des Laserstrahls durch einen räumlichen Strahlteiler oder zeitlichen Strahlumschalter realisiert werden.
  • Sich bewegende Masken können auch verwendet werden, um Musterprojektion auf einem Substrat zu realisieren. Bei Ausführungsformen (z. B. bei 300c) kann die Maske 350 ein vorkonfiguriertes Muster oder Schema für das Microvia-Bohren über eine oder mehrere eingebettete Brücken aufweisen, wie beispielsweise Brücke 140 in 1. Der Laserstrahl 352 kann geformt sein, um nur einen Teilbereich der Maske 350 abzudecken. Die Maske 350 kann bewegt werden, um das vorkonfigurierte Muster oder Schema auf das Substrat zu übertragen. Als ein Beispiel kann die Coordinated Opposing Motion Imaging-(COMI)-Technik verwendet werden, bei der die Maske und das Substrat sich für den Abbildungszweck entgegengesetzt bewegen können. Als ein Beispiel kann sich Maske 350 nach links bewegen, während das Substrat sich nach rechts bewegt. Bei einigen Ausführungsformen kann die sich bewegende Geschwindigkeitsmaske 350 und/oder das Substrat für den inaktiven Bereich vergrößert werden, wie beispielsweise der mittlere Bereich der Maske 350, um den Durchsatz zu verbessern.
  • 4 veranschaulicht schematisch ein Ablaufdiagramm eines Paketsubstrat-Fertigungsprozesses 400 des Verwendens von Projektionsstrukturierung beim Herstellen eines elektronischen Substrates (z. B. Paketsubstrat 150 von 1) mit einer eingebetteten Chiplage (z. B. Brücke 140 von 1) gemäß einigen Ausführungsformen. Der Prozess 400 kann mit Ausführungsformen einhergehen, die in Verbindung mit den 5–8 beschrieben sind, gemäß verschiedenen Ausführungsformen.
  • Bei Block 410 kann der Prozess 400 das Bereitstellen einer Chiplage (z. B. Brücke 140 von 1) im Dielektrikum eines Substrates einschließen. Bei Ausführungsformen kann die Chiplage aus Glas oder einem Halbleitermaterial (z. B. Si) bestehen und elektrische Routing-Merkmale einschließen, um elektrische Signale unter anderen Chiplagen zu routen. Bei einigen Ausführungsformen kann die Chiplage in oder innerhalb einer von einer oder mehreren Aufbauschichten des Substrates gebildeten Ebene angeordnet sein. Beispielsweise ist, wie ersichtlich in der dargestellten Ausführungsform in Verbindung mit 1, Brücke 140 in den Aufbauschichten des Paketsubstrates 150 eingebettet. Bei einigen Ausführungsformen kann das Bilden der Chiplage (z. B. Brücke 140 von 1), die in einer Ebene der Aufbauschichten angeordnet ist, durch das Einbetten der Chiplage in den Aufbauschichten als Teil der Bildung der Aufbauschichten realisiert werden. Bei anderen Ausführungsformen kann das Bilden der Chiplage in einer Ebene der Aufbauschichten durch das Bilden eines Hohlraums in den Aufbauschichten und des Platzierens der Chiplage im Hohlraum nach dem Bilden der Aufbauschichten gemäß irgendeiner geeigneten Technik realisiert werden.
  • Bei Block 420 kann der Prozess 400 das Projizieren eines Laserstrahls durch eine Maske mit einem vorkonfigurierten Muster einschließen, um ein projiziertes Maskenmuster, das wenigstens ein Via einschließt, welches über der Chiplage angeordnet ist, durch das Dielektrikum gemäß dem vorkonfigurierten Muster zu bohren. Bei Ausführungsformen kann Excimer für das Via-Bohren über der eingebetteten Chiplage, wie beispielsweise eine Si-Brücken-(SiB)-Chiplage, verwendet werden. Anschließend kann ein Kohlendioxid-(CO2)-Laser für das Via-Bohren in eine Zone des Dielektrikums verwendet werden, die sich nicht über der Chiplage befindet. Bei Ausführungsformen kann Excimer verwendet werden, um Via, Pad, Trace und/oder andere Routing-Merkmale gleichzeitig zu bohren. Als ein Beispiel kann eine Graustufenmaske verwendet werden, um unterschiedliche Ätztiefen für Via, Pad, Trace und/oder andere Routing-Merkmale zu realisieren. Block 420 kann während der Herstellung ausgeführt werden, die in Verbindung mit den 5 und 7 beschrieben ist, gemäß verschiedenen Ausführungsformen.
  • Bei Block 430 kann der Prozess 400 das Abscheiden eines elektrisch leitenden Materials in das projizierte Maskenmuster einschließen. Bei Ausführungsformen kann eine Kopplungsstruktur (z. B. die Kopplungsstruktur 130 von 1) teilweise mit dem elektrisch leitenden Material gebildet werden und die Kopplungsstruktur kann mit der eingebetteten Chiplage verbunden sein, um elektrische Signale über eine Oberfläche des Substrates hinaus zu routen. Bei Ausführungsformen kann die Kopplungsstruktur die eingebettete Chiplage mit anderen Chiplagen elektrisch koppeln.
  • Bei einer Ausführungsform kann das elektrisch leitende Material Kupfer (Cu) einschließen. Bei einigen Ausführungsformen kann das elektrisch leitende Material beispielsweise Aluminium (Al), Silber (AG), Nickel (Ni), Tantal (Ta), Hafnium (Hf), Niobium (Nb), Zirconium (Zr), Vanadium (V), Wolfram (W) oder Kombinationen davon einschließen. Bei einigen Ausführungsformen kann das elektrisch leitende Material leitende Keramiken wie Tantalnitrid, Indiumoxid, Kupfersilicid, Wolframnitrid und Titannitrid einschließen. Bei anderen Ausführungsformen kann das elektrisch leitende Material andere chemische Zusammensetzungen oder Kombinationen davon einschließen.
  • Bei Ausführungsformen kann das mit dem elektrisch leitenden Material gefüllte projizierte Maskenmuster Strukturen wie z. B. Traces, Gräben, Vias, Kontaktflecken, Pads oder andere Strukturen einschließen, die entsprechende elektrische Bahnen für elektrische Signale durch das Paketsubstrat bereitstellen. Bei Ausführungsformen können Desmear- und stromlose Cu-Beschichtungsvorgänge vor dem Abscheiden des elektrisch leitenden Materials in das projizierte Maskenmuster verwendet werden. Bei einigen Ausführungsformen können Trockenresist-(DFR)-Laminierungs-, Expositions- und Entwicklungsarbeitsvorgänge auch vor dem Abscheiden des elektrisch leitenden Materials in das projizierte Maskenmuster verwendet werden. Bei einigen Ausführungsformen können Teiladditivprozess-(SAP)-Beschichtungsvorgänge verwendet werden, um das elektrisch leitende Material in das projizierte Maskenmuster abzuscheiden, und DFR-Ablösungs- und stromlose Entfernungsarbeitsvorgänge können nach dem Abscheiden des elektrisch leitenden Materials verwendet werden. Bei anderen Ausführungsformen können elektrolytische Beschichtungsvorgänge verwendet werden, um das elektrisch leitende Material auf der gesamten Platte abzuscheiden, und chemisch-mechanische Polier-(CMP) oder Cu-Ätz-Arbeitsvorgänge können nach dem Abscheiden des elektrisch leitenden Materials verwendet werden. Verschiedene oben genannte Arbeitsvorgänge oder andere kompatible Prozesse können weiter während der Herstellung, die in Verbindung mit den 5–8 beschrieben wird, veranschaulicht sein, gemäß verschiedenen Ausführungsformen.
  • Verschiedene Arbeitsvorgänge werden wiederum als mehrere getrennte Arbeitsvorgänge auf eine Weise beschrieben, die sehr hilfreich beim Verständnis des beanspruchten Gegenstands sind. Jedoch soll die Reihenfolge der Beschreibung nicht andeuten, dass diese Arbeitsvorgänge unbedingt von dieser Reihenfolge abhängig sind. Arbeitsvorgänge des Prozesses 400 können in einer anderen geeigneten Reihenfolge als dargestellt erfolgen. Bei einigen Ausführungsformen kann der Prozess 400 Aktionen einschließen, die in Verbindung mit den 5–8 beschrieben sind, und umgekehrt.
  • 5 veranschaulicht schematisch Schnittdarstellungen von einigen ausgewählten Arbeitsvorgängen vor dem Einbetten einer Brücke in Verbindung mit dem Paketsubstrat-Fertigungsprozess 400, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen. Unter Bezugnahme auf Arbeitsvorgang 592 ist das Substrat nach dem Bilden der dielektrischen Schicht 510 über der Brücke 540 dargestellt und bettet deshalb wie ersichtlich die Brücke 540 im Wesentlichen in das Substrat ein.
  • Bei Ausführungsformen kann die dielektrische Schicht 510 aus irgendeinem von einer großen Vielfalt an geeigneten Dielektrika bestehen, einschließlich beispielsweise Epoxidlaminat-Material, Siliziumoxid (z. B. SiO2), Siliziumkarbid (SiC), Silizium-Carbonitrid (SiCN) oder Siliciumnitrid (z. B. SiN, Si3N4 usw.). Andere geeignete Dielektrika können auch verwendet werden, einschließlich beispielsweise Dielektrika mit niedrigem k, die eine Dielektrizitätskonstante k aufweisen, welche kleiner ist als eine Dielektrizitätskonstante k von Siliziumdioxid. Bei Ausführungsformen kann die dielektrische Schicht 510 ein Polymer einschließen (z. B. Epoxidharz) und kann weiter einen Füller einschließen (z. B. Siliziumdioxid), um geeignete mechanische Eigenschaften bereitzustellen, welche die Zuverlässigkeitsanforderungen des Paketes erfüllen. Bei Ausführungsformen kann die dielektrische Schicht 510 als ein Polymerfilm wie durch ABF-Laminierung gebildet werden. Bei Ausführungsformen kann die dielektrische Schicht 510 eine geeignete Abtragsrate aufweisen, um ein Laserstrukturierungsverfahren wie hier beschrieben zu ermöglichen.
  • Bei Ausführungsformen kann die dielektrische Schicht 510 durch das Abscheiden eines Dielektrikums unter Verwendung jeder geeigneten Technik gebildet werden, einschließlich beispielsweise Techniken wie Atomlagenabscheidung (ALD), Vakuumaufdampfverfahren (PVD) oder chemische Gasphasenabscheidung (CVD).
  • Bei Ausführungsformen kann ein Brückenhohlraum für die Anordnung der Brücke 540 bereitgestellt werden. Bei Ausführungsformen kann wenigstens ein Teil der dielektrischen Schicht 510 durch Belichten und/oder Chemikalien entfernt werden, um den Brückenhohlraum zu bilden. Bei Ausführungsformen kann der Brückenhohlraum in die dielektrische Schicht 510 lasergebohrt sein. Bei Ausführungsformen kann der Brückenhohlraum während der Herstellung der Aufbauschichten des Substrates offen gelassen werden. Bei Ausführungsformen kann der Brückenhohlraum durch die Aufbauschichten unter Verwendung eines Strukturierungsprozesses gebildet werden. Beispielsweise kann die dielektrische Schicht 510 aus einem lichtempfindlichen Material bestehen, das für Maskier-, Strukturier- und Ätz- oder Entwicklungsprozesse zugänglich ist.
  • Bei Ausführungsformen kann die Brücke 540 ein Brückensubstrat bestehend aus Glas oder ein Halbleitermaterial, wie Silizium (Si) einschließen, auf dem Kopplungsstruktur-Merkmale für elektrisches Routen gebildet sind, um eine Chip-zu-Chip-Verbindung zwischen Chiplagen bereitzustellen. Bei Ausführungsformen kann die Brücke 540 am Hohlraum des Substrates unter Verwendung eines Klebematerials oder einer Klebeschicht befestigt sein. Das Material der Klebeschicht kann irgendein geeignetes Klebemittel einschließen, das konfiguriert ist, Prozessen standzuhalten, die mit der Produktion des Substrats verbunden sind. Bei Ausführungsformen können chemische Behandlungen wie eine Kupferrohbearbeitungstechnik angewandt werden, um die Adhäsion zwischen der Brücke 540 und seiner umgebenden Oberflächen zu verbessern. Bei Ausführungsformen kann die Brücke 540 Routing-Merkmale wie die Pads 544 aufweisen, die im Wesentlichen in die Brücke 540 eingefügt sind oder über die Oberfläche des Brückensubstrates vorstehen und konfiguriert sind, elektrische Signale zu und von der Brücke 540 zu routen.
  • Bei Ausführungsformen kann das Substrat mehrere gemusterte Metallschichten, wie die Schichten 518 und 526 einschließen, die konfiguriert sind, um elektrische Signale innerhalb oder durch das Substrat zu routen. Diese gemusterten Metallschichten 518 und 526 können durch eine dielektrische Schicht 522 getrennt sein. Bei Ausführungsformen können die gemusterten Metallschichten, wie beispielsweise die Schichten 518 und 526 und jegliche Anzahl von Schichten zwischen oder unter diesen Schichten, Teil des Substrates sein und können in jeder aus dem Stand der Technik bekannten Weise gebildet sein. Beispielsweise kann die gemusterte Metallschicht eine innere oder äußerste leitende Schicht einer Aufbauschicht sein, die mit einem Teiladditivprozess (SAP) gebildet ist. Bei Ausführungsformen kann das Substrat auch mehrere zusätzliche Routing-Merkmale wie die Pads 514 oder 530 einschließen, die konfiguriert sind, um die elektrischen Bahnen innerhalb oder durch das Substrat fortzuführen.
  • Unter Bezugnahme auf Arbeitsvorgang 594 ist das Substrat nach dem Bilden der Löcher 550 auf der dielektrischen Schicht 510 wie ersichtlich dargestellt. Bei Ausführungsformen kann ein Loch ein Microvia sein, das in die dielektrische Schicht 510 lasergebohrt sein kann, bis ein Teil der darunterliegenden Routing-Merkmale wie die Pads 544 freigelegt sind. In Verbindung mit dem Prozess 400 können Vias über der Brücke 540 gebohrt werden, indem Laserprojektionsstrukturierung (LPP) angewendet wird, welche einen homogenisierten Laserstrahl wie einen Excimer-Laser mit Flat-Top-Strahlform verwenden kann, um ein projiziertes Maskenmuster auf der Oberfläche der dielektrischen Schicht 510 zu erzeugen, die über der eingebetteten Brücke 540 beschichtet ist.
  • Bei Ausführungsformen kann die Projektionsmaske aus speziellem Glas hergestellt sein, das einen ähnlichen Wärmeausdehnungskoeffizienten (CTE) wie die Brücke 540 aufweist, die eine in einem organischen Substrat eingebettete Silizium-Brücke (SiB) sein kann. Ähnlich kann der CTE die Via-zu-SiB-Pad-Ausrichtung verbessern. Folglich kann verglichen mit einer konventionellen CO2- oder UV-Festkörperlaserbohren-Herangehensweise aufgrund einer verbesserten Via-zu-SiB-Pad-Ausrichtung und keinen Galvo-Abtastfehlern bei dieser LPP-Herangehensweise ein engerer Via-Abstand erreicht werden. Bei Ausführungsformen kann der Durchsatz der Via-Bildung mit dieser LPP-Herangehensweise infolge der hohen Microvia-Dichte bei jeder der SiB-Chiplagen verbessert werden, wie beispielsweise eine Dichte größer als 3000 Microvias pro Chiplage.
  • Unter Bezugnahme auf Arbeitsvorgang 596 ist das Substrat nach dem Bilden der Löcher 560 auf der dielektrischen Schicht 510 unter Verwendung einer Technik wie dem Einsatz eines CO2-Lasers, um Löcher zu bilden, dargestellt. Bei Ausführungsformen kann CO2- oder UV-Laser-Bohren (z. B. unter Verwendung von Galvo-Abtastverfahren), Excimer-Laser-Projektionsstrukturierung oder jede andere geeignete Technik für das Via-Bohren in einer Zone des Dielektrikums verwendet werden, die sich nicht über der Brücke 540 befindet. Bei Ausführungsformen kann anschließend ein Desmear-Prozess angewandt werden, um verschmiertes Dielektrikum wie Epoxidharz von der Unterseite von Hohlräumen, wie beispielsweise die Hohlräume 550 und 560, zu entfernen, um zu verhindern, dass der Beschmutzungsrückstand ein dielektrisches Hindernis bildet.
  • 6 veranschaulicht schematisch Schnittdarstellungen einiger anderer ausgewählter Arbeitsvorgänge in Fortsetzung zu 5 in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen. Unter Bezugnahme auf Arbeitsvorgang 692 kann die metallische Bekeimungsschicht 610 oben auf dem Substrat mit jeglichen geeigneten Techniken bei verschiedenen Ausführungsformen abgeschieden sein. Bei einigen Ausführungsformen kann stromloses Beschichten verwendet werden, um die metallische Bekeimungsschicht 610 zu bilden. Beispielsweise kann ein Katalysator wie Palladion (Pd) abgeschieden werden gefolgt von einem stromlosen Kupfer-(Cu)-Beschichtungsprozess. Bei einigen Ausführungsformen kann eine Vakuumaufdampf-(d. h., Sputtern)-Technik verwendet werden, um die metallische Bekeimungsschicht 610 abzulagern.
  • Unter Bezugnahme auf Arbeitsvorgang 694 ist das Substrat wie ersichtlich nach dem Bilden einer lichtempfindlichen Schicht, wie z. B. einer Trockenresist-(DFR)-Schicht 620, dargestellt. Bei Ausführungsformen kann die DFR-Schicht 620 unter Verwendung irgendeiner bekannten Technik auf dem Fachgebiet beschichtet und gebildet werden. Bei Ausführungsformen können Öffnungen in der DFR-Schicht 620 wie ersichtlich größere Querabmessungen aufweisen als ihre darunterliegenden Löcher.
  • Unter Bezugnahme auf Arbeitsvorgang 696 ist das Substrat wie ersichtlich nach dem Abscheiden eines leitfähigen Materials in Hohlräumen, die in der dielektrischen Schicht 510 gebildet sind, und in Öffnungen, die durch die DFR-Schicht 620 gebildet sind, dargestellt. Bei Ausführungsformen kann das leitfähige Material das elektrisch leitende Material einschließen, wie es oben in Verbindung mit dem Prozess 400 beschrieben ist, wie Metalle, die beispielsweise Nickel (Ni), Palladion (Pd), Gold (Au), Silber (Ag), Kupfer (Cu), Aluminium (Al) und Kombinationen davon einschließen. Bei Ausführungsformen können die Löcher 550 und 560 gefüllt werden, um die Verbindungsstrukturen 630 und 640 entsprechend beispielsweise mit einem elektrolytischen Beschichtungsprozess wie einem elektrolytischen Verkupferungsprozess zu bilden.
  • Bei Arbeitsvorgang 696 kann die DFR-Schicht unter Verwendung jedes konventionellen Ablösungsprozesses bei Ausführungsformen entfernt werden. DFR-Ablösung kann weiter die Verbindungsstrukturen 630 und 640 abgrenzen und die darunterliegende dielektrische Schicht 510 freilegen. Bei Ausführungsformen kann das überbeschichtete Füllmetall durch eine oder mehrere Techniken wie Ätzen, Polierscheibenschleifen, chemisch-mechanisches Polieren usw. entfernt werden. Beispielsweise kann chemisch-mechanisches Polieren (CMP) oder Polierscheibenschleifen verwendet werden, um die Verbindungsstrukturen 630 und 640 zuerst zu planarisieren, und dann kann Ätzen eingesetzt werden, um jegliches verbleibendes stromlos beschichtetes Metall zu entfernen.
  • Bei Ausführungsformen können die Verbindungsstrukturen 630 über die Oberfläche des Substrates vorstehen und konfiguriert sein, die Brücke 540 mit Chiplagen über dem Substrat zu verbinden. Bei Ausführungsformen können andere geschichtete FLI-Kopplungsstrukturen auch teilweise durch die Arbeitsvorgänge von 692, 694 und 696 gebildet sein.
  • 7 veranschaulicht schematisch Schnittdarstellungen von noch einigen anderen ausgewählten Arbeitsvorgängen in Verbindung mit dem in 4 veranschaulichten Paketsubstrat-Fertigungsprozess gemäß einigen Ausführungsformen. Unter Bezugnahme auf Arbeitsvorgang 792 ist das Substrat nach dem Bilden der dielektrischen Schicht 710 über der Brücke 740 dargestellt und somit ist Brücke 740 wie ersichtlich im Wesentlichen in das Substrat eingebettet.
  • Bei Ausführungsformen kann die dielektrische Schicht 710 ähnlich der dielektrischen Schicht 510 in 5 aus irgendeinem von einer großen Vielfalt an geeigneten Dielektrika bestehen, das unter Verwendung irgendeiner geeigneten Technik gebildet ist, und kann eine geeignete Abtragsrate aufweisen, um das Laserstrukturierungsverfahren wie hier beschrieben zu ermöglichen.
  • Bei Ausführungsformen kann die Brücke 740 ein Brückensubstrat bestehend aus Glas oder einem Halbleitermaterial, wie Silizium (Si) einschließen, auf dem Kopplungsstruktur-Merkmale für elektrisches Routen gebildet sind, um eine Chip-zu-Chip-Verbindung zwischen Chiplagen bereitzustellen. Bei Ausführungsformen kann die Brücke 740 Routing-Merkmale wie Pads 744 aufweisen, die im Wesentlichen in die Brücke 740 eingefügt sind oder über die Oberfläche des Substrates der Brücke vorstehen und konfiguriert sind, um elektrische Signale zu und von der Brücke 740 zu routen.
  • Bei Ausführungsformen kann das Substrat mehrere gemusterte Metallschichten wie Schicht 718 und 726 einschließen, die konfiguriert sind, um elektrische Signale innerhalb oder durch das Substrat zu routen. Diese gemusterten Metallschichten 718 und 726 können durch eine dielektrische Schicht 722 getrennt sein. Bei Ausführungsformen können die gemusterten Metallschichten, wie beispielsweise die Schichten 718 und 726 und jegliche Anzahl von Schichten zwischen oder unter diesen Schichten, Teil des Substrates sein und können in jeder aus dem Stand der Technik bekannten Weise gebildet sein. Beispielsweise kann die gemusterte Metallschicht eine innere oder äußerste leitende Schicht einer Aufbauschicht sein, die mit einem Teiladditivprozess (SAP) gebildet ist. Bei Ausführungsformen kann das Substrat auch mehrere zusätzliche Routing-Merkmale, wie die Pads 714 oder 730 einschließen, die konfiguriert sind, um die elektrischen Bahnen innerhalb oder durch das Substrat fortzuführen.
  • Unter Bezugnahme auf Arbeitsvorgang 794 ist das Substrat wie ersichtlich nach dem Bilden verschiedener Hohlräume auf der dielektrischen Schicht 710 dargestellt. In Verbindung mit dem Prozess 400 können Vias, Pads, Traces oder andere Routing-Merkmale mittels Anwendung von LPP gebohrt werden, die einen homogenisierten Laserstrahl wie einen Excimer-Laser mit Flat-Top-Strahlform verwenden kann, um ein projiziertes Maskenmuster auf der Oberfläche der dielektrischen Schicht 710 zu erzeugen. Bei Ausführungsformen kann der Hohlraum 770 eine Struktur eines Pads und eines Via-Lochs über der Brücke 740 sein, die in die dielektrische Schicht 710 lasergebohrt sein kann, bis ein Teil der darunterliegenden Routing-Merkmale wie die Pads 744 freigelegt sind. Der Hohlraum 770, der das Profil des Pads und des Vias aufweist, kann gleichzeitig während eines Einzelfreilegungsvorgangs bei einigen Ausführungsformen gebildet werden. Bei Ausführungsformen kann der Hohlraum 760 eine Struktur eines Pads und eines Via-Lochs über dem Pad 714 sein, die in einer Zone des Dielektrikums lasergebohrt sein kann, die sich nicht über der Brücke 740 befindet. Der Hohlraum 760 und der Hohlraum 770 können gleichzeitig während eines gleichen Freilegungsvorgangs bei einigen Ausführungsformen gebildet werden. Bei Ausführungsformen kann der Hohlraum 750 eine Trace-Struktur sein, die oben auf der dielektrischen Schicht 710 lasergebohrt sein kann. Zwei oder mehr der Hohlräume 750, 760 und 740 können gleichzeitig während eines gleichen Freilegungsvorgangs bei einigen Ausführungsformen gebildet werden. Bei Ausführungsformen kann eine Graustufenmaske verwendet werden, um unterschiedliche Ätztiefen für Pad, Trace und/oder andere Routing-Merkmale zu realisieren. Somit können andere Routing-Merkmale auch auf der dielektrischen Schicht 710 unter Verwendung der LPP-Technologie gleichzeitig mit den oben genannten verschiedenen Hohlräumen gebildet werden. Bei Ausführungsformen kann anschließend ein Desmear-Prozess angewandt werden, um verschmiertes Dielektrikum wie Epoxidharz von der Unterseite von Hohlräumen, wie beispielsweise den Hohlräumen 750, 760 und 770, zu entfernen.
  • 8 veranschaulicht schematisch Schnittdarstellungen einiger anderer ausgewählter Arbeitsvorgänge in Fortsetzung zu 7 in Verbindung mit dem Paketsubstrat-Fertigungsprozess, der in 4 veranschaulicht ist, gemäß einigen Ausführungsformen. Unter Bezugnahme auf Arbeitsvorgang 892 kann die metallische Bekeimungsschicht 810 oben auf dem Substrat mit jeglichen geeigneten Techniken bei verschiedenen Ausführungsformen abgeschieden sein. Bei einigen Ausführungsformen kann stromloses Beschichten verwendet werden, um die metallische Bekeimungsschicht 810 zu bilden. Beispielsweise kann ein Katalysator wie Palladion (Pd) abgeschieden werden gefolgt von einem stromlosen Kupfer-(Cu)-Beschichtungsprozess. Bei einigen Ausführungsformen kann eine Vakuumaufdampf-(d. h., Sputtern)-Technik verwendet werden, um die metallische Bekeimungsschicht 810 abzulagern.
  • Unter Bezugnahme auf Arbeitsvorgang 894 ist das Substrat nach dem Abscheiden eines leitfähigen Materials in Hohlräume dargestellt, die wie ersichtlich in der dielektrischen Schicht 710 gebildet sind. Bei Ausführungsformen kann das leitfähige Material das elektrisch leitende Material einschließen, wie es oben in Verbindung mit dem Prozess 400 beschrieben ist, wie Metalle, die beispielsweise Nickel (Ni), Palladion (Pd), Gold (Au), Silber (Ag), Kupfer (Cu) und Kombinationen davon einschließen. Bei Ausführungsformen können die Hohlräume 750, 760 und 770 beispielsweise mit einem elektrolytischen Beschichtungsprozess wie einem elektrolytischen Verkupferungsprozess gefüllt werden und in einer überbeschichteten Schicht 820 resultieren.
  • Unter Bezugnahme auf Arbeitsvorgang 896 ist das Substrat wie ersichtlich nach dem Entfernen der überbeschichteten Schicht 820 auf der dielektrischen Schicht 710 dargestellt. Bei Ausführungsformen kann die überbeschichtete Schicht 820 durch eine oder mehrere Techniken wie Ätzen, Polierscheibenschleifen, chemisch-mechanisches Polieren usw. entfernt werden. Bei Ausführungsformen können die diskreten Verbindungsstrukturen 830, 840 und 850 nach dem Arbeitsvorgang 896 gebildet und konfiguriert sein, um verschiedene interne Routing-Merkmale des Substrates wie die Brücke 540 mit elektrischen Komponenten über dem Substrat wie andere Chiplagen zu verbinden.
  • 9 veranschaulicht schematisch Schnittdarstellungen von einigen ausgewählten Vias, die unter Verwendung von Projektionsstrukturierung hergestellt wurden, gemäß einigen Ausführungsformen. Bild 920 zeigt ein Via, das durch die veranschaulichenden Prozesse hergestellt werden kann, die in Bezug auf die 4–8 oben beschrieben sind. Bei Ausführungsformen können Vias oder andere Routing-Merkmale, die mittels LPP gebildet sind, verglichen mit Vias, die mittels Nicht-LPP-Techniken gebildet sind, angesichts der vorliegenden Offenbarung einige Unterscheidungsmerkmale aufweisen.
  • Wie gezeigt in Bild 910, kann die Via-Basis 912 (d. h., der Vorsprung an Dielektrikum wie Harz an der Unterseite des Vias) in einer typischen Via-Form eingehalten werden, die durch einen Nicht-LPP-UV-Festkörperlaser gebildet ist, da die Strahlformungstechnologie in einer Nicht-LPP-Umgebung im Allgemeinen nicht in der Lage sein kann, ein perfektes Top-Hat-Strahlenprofil auf der Oberfläche des Substrates zu formen. Jedoch kann mit der LPP-Herangehensweise wie vorstehend offenbart die Via-Basis eliminiert werden. Bei Ausführungsformen kann der homogenisierte Excimer-Laser auf die Substratoberfläche durch eine Maske projiziert werden. Ein konisches Profil von einer Oberseite des Vias zu einer Unterseite und ein im Wesentlichen flaches Bodenprofil des Vias können danach gebildet sein, wie es in Bild 920 ersichtlich ist. Der Winkel des konischen Profils von der Oberseite zur Unterseite kann im Wesentlichen konstant sein und die Via-Basis kann eliminiert sein. Bei Ausführungsformen kann die gesamte Unterseite des Vias konfiguriert sein, in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage zu stehen, wie es in 5–8 veranschaulicht ist. Bei Ausführungsformen können diese einzigartigen Merkmaleigenschaften in Merkmalen wie Damascene-Strukturen (nicht dargestellt) verkörpert sein, die beispielsweise Pad und/oder Trace wie schematisch gezeigt als eingebettete Pad- und/oder Tracemerkmale in 7 und 8 einschließen.
  • Bei Ausführungsformen kann die Ausrichtung des Microvia, das von der Maske auf das Pad auf einer SiB-Chiplage projiziert wird, mit der hier veranschaulichten LPP-Herangehensweise verbessert werden. Als Beispiel kann der CTE der Glasmaske abhängig vom zu wählenden Glasmaterial von ungefähr 3 bis 8,5 ppm/°C reichen. Das Glasmaterial kann so ausgewählt werden, dass es mit dem effektiven CTE der Chiplage übereinstimmt. Bei einer Chiplage mit Cu-Merkmalen kann der effektive CTE abhängig vom Cu-Design variieren. Mit einem ähnlichen oder übereinstimmenden CTE ist die Deformation der Maske und der Siliziumchiplage bei der ähnlichen Temperaturumgebung ähnlich. Deshalb kann die Ausrichtung der Microvia-Projektion verbessert sein.
  • Ausführungsformen der vorliegenden Offenbarung können unter Verwendung irgendwelcher geeigneter Hardware und/oder Software in ein System implementiert werden, um wie gewünscht zu konfigurieren. 10 veranschaulicht schematisch ein Computergerät, das ein projiziertes Maskenmuster auf einem Substrat einschließt, das unter Verwendung von LPP hergestellt ist, wie hier beschrieben gemäß einigen Ausführungsformen. Das Computergerät 1000 kann eine Platine wie die Hauptplatine 1002 aufnehmen. Die Hauptplatine 1002 kann eine Anzahl von Komponenten einschließen, einschließlich, aber nicht beschränkt auf, einen Prozessor 1004 und wenigstens einen Kommunikationschip 1006. Der Prozessor 1004 kann physikalisch und elektrisch mit der Platine 1002 gekoppelt sein. Bei einigen Implementierungen kann der wenigstens eine Kommunikationschip 1006 auch physikalisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein. Bei weiteren Implementierungen kann der Kommunikationschip 1006 Teil des Prozessors 1004 sein.
  • Abhängig von seinen Anwendungen kann das Computergerät 1000 andere Komponenten einschließen, die physikalisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten können unter anderem flüchtige Speicher (z. B. DRAM), nicht flüchtige Speicher (z. B. ROM), Flash-Speicher, ein Grafikprozessor, Digitalsignal-Prozessor, Geheimprozessor, Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audiocodec, Videocodec, Leistungsverstärker, globales Positionsbestimmungssystem (GPS), einen Kompass, Geigerzähler Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) usw.) sein.
  • Der Kommunikationschip 1006 kann drahtlose Kommunikationen für die Datenübertragung von und zu Computergerät 1000 ermöglichen. Der Begriff „drahtlos” und seine Ableitungen kann verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten könnten. Der Kommunikationschip 1006 kann irgendwelche von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Institute for Electrical and Electronic Engineers-(IEEE)-Standards, einschließlich der Standards Wi-Fi (IEEE 802.11-Familie), IEEE 802.16 (z. B. IEEE 802.16-2005 Änderung), Long-Term Evolution-(LTE)-Projekt zusammen mit jeglichen Änderungen, Updates und/oder Revisionen (z. B. fortgeschrittenes LTE-Projekt, ultra-mobiles Breitband-(UMBS)-Projekt (das auch als „3GPP2” bezeichnet wird) usw.). IEEE 802.16-kompatible BWA-Netzwerke werden generell als WiMAX-Netzwerke bezeichnet, ein Akronym, das für Worldwide Interoperability for Microwave Access steht, was ein Gütezeichen für Produkte ist, welche die Konformitäts- und Interoperabilitätsprüfungen für die IEEE 802.16-Standards bestehen. Der Kommunikationschip 1006 kann gemäß eines globalen Systems für mobile Kommunikation (GSM), General Packet Radio Service (GPRS), Universal Mobile Telecommunications System (UMTS), High Speed Packet Access (HSPA), Evolved HSPA (E-HSPA) oder LTE-Netzwerks arbeiten. Der Kommunikationschip 1006 kann gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN) oder Evolved UTRAN (E-UTRAN) arbeiten. Der Kommunikationschip 1006 kann gemäß Code Division Multiple Access (CDMA), Time Division Multiple Access (TDMA), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO), Ableitungen davon sowie irgendwelchen anderen drahtlosen Protokollen, die als 3G, 4G, 5G bezeichnet werden, und darüber hinaus arbeiten. Der Kommunikationschip 1006 kann gemäß anderen drahtlosen Protokollen bei anderen Ausführungsformen arbeiten.
  • Das Computergerät 1000 kann eine Vielzahl von Kommunikationschips 1006 einschließen. Zum Beispiel kann ein erster Kommunikationschip 1006 für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip 1006 kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere zugeordnet sein.
  • Der Prozessor 1004 des Computergeräts 1000 kann in eine IC-Baugruppe gepackt sein (z. B. die IC-Baugruppe 100 von 1), die ein Substrat (z. B. das Paketsubstrat 150 von 1) einschließt, das eine eingebettete Brücke mit Kopplungsstrukturen aufweist, die nach hier beschriebenen Techniken gebildet sind. Beispielsweise kann die Platine 190 von 1 die Hauptplatine 1002 sein, und der Prozessor 1004 kann die Chiplage 110 sein, die mit Substrat 150 unter Verwendung von Kopplungsstruktur 130 von 1 gekoppelt ist. Das Paketsubstrat 150 und die Hauptplatine 1002 können zusammen unter Verwendung von Paketebenen-Kopplungsstrukturen gekoppelt sein. Der Begriff „Prozessor” kann auf jedes Bauelement oder jeden Teil eines Bauelementes verweisen, der elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch eine Chiplage (z. B. die Chiplage 120 von 1) einschließen, die in einer IC-Baugruppe (z. B. die IC-Baugruppe 100 von 1) gepackt sein kann, die ein Substrat (z. B. das Paketsubstrat 150 von 1) einschließt, das eine eingebettete Brücke mit Kopplungsstrukturen aufweist, die nach hier beschriebenen Techniken gebildet sind. Bei weiteren Implementierungen kann eine andere Komponente (z. B. ein Speicherbauelement oder ein anderes IC-Bauelement) innerhalb des Computergeräts 1000 eine Chiplage einschließen (z. B. die Chiplage 110 von 1), die in einer IC-Baugruppe (z. B. die IC-Baugruppe 100 von 1) gepackt sein kann, die ein Substrat (z. B. das Paketsubstrat 150 von 1) einschließt, das eine eingebettete Brücke mit Kopplungsstrukturen aufweist, die nach hier beschriebenen Techniken gebildet sind. Gemäß einigen Ausführungsformen können Mehrprozessorchips und/oder Speicherchips auf einem gleichen Paketsubstrat angeordnet sein und die eingebetteten Brücken mit Schicht-Kopplungsstrukturen können elektrisch Signale zwischen irgendwelchen zwei aus Prozessor oder Speicherchips routen. Bei einigen Ausführungsformen kann ein einzelner Prozessorchip mit einem anderen Prozessorchip unter Verwendung einer ersten eingebetteten Brücke und eines Speicherchips unter Verwendung einer zweiten eingebetteten Brücke gekoppelt sein.
  • Bei verschiedenen Implementierungen kann das Computergerät 1000 ein Laptop, ein Netbook, ein Notebook, ein UltrabookTM, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorekorder sein. Bei weiteren Implementierungen kann das Computergerät 1000 jedes andere elektronische Gerät sein, das Daten verarbeitet.
  • Beispiele
  • Beispiel 1 ist ein Verfahren, um ein oder mehrere Vias zu bilden, die das Projizieren eines Laserstrahls durch eine Maske mit einem vorkonfigurierten Muster einschließen können, um ein projiziertes Maskenmuster durch ein Dielektrikum eines Substrates gemäß dem vorkonfigurierten Muster zu bohren, wobei das projizierte Maskenmuster ein Via einschließt, das über einer Chiplage angeordnet ist, die im Dielektrikum eingebettet ist.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 einschließen und kann weiter das Ändern des Laserstrahls einschließen, sodass während des Projizierens des Laserstrahls der Laserstrahl nur einen Teil der Maske abdeckt, wobei der Teil der Maske einem Bereich des Dielektrikums über der Chiplage entsprechen kann.
  • Beispiel 3 kann den Gegenstand von Beispiel 1 oder 2 einschließen und kann weiter das Bewegen der Maske und des Substrates mit einer koordinierten entgegengesetzten Bewegung bei einer konstanten oder einstellbaren Geschwindigkeit während des Projizierens des Laserstrahls einschließen.
  • Beispiel 4 kann den Gegenstand nach einem der Beispiele 1–3 einschließen und spezifiziert weiter, dass das Projizieren des Laserstrahls eine Mehrheit des Dielektrikums im Via entfernt. Beispiel 4 kann weiter das Ausführen eines Desmear-Prozesses einschließen, um jedes restliche Dielektrikum im Via zu entfernen.
  • Beispiel 5 kann den Gegenstand nach einem der Beispiele 1–4 einschließen und spezifiziert weiter, dass der Laserstrahl einen Excimer-Laserstrahl einschließt und das Via ein erstes Via ist. Beispiel 5 kann weiter das Bilden eines zweiten Vias auf der Oberfläche des Dielektrikums durch einen Kohlendioxidlaser oder UV-Festkörperlaser einschließen, wobei das zweite Via in einer Zone des Dielektrikums angeordnet ist, die sich nicht über der Chiplage befindet.
  • Beispiel 6 kann den Gegenstand nach einem der Beispiele 1–5 einschließen und kann weiter das Abscheiden eines leitfähigen Materials in das Via unter Verwendung eines Teiladditivprozesses einschließen; und das Entfernen wenigstens eines Teils des leitfähigen Materials mit einem stromlosen Abtragungsprozess.
  • Beispiel 7 kann den Gegenstand nach einem der Beispiele 1–6 einschließen und kann weiter das Abscheiden eines leitfähigen Materials unter Verwendung eines elektrolytischen Beschichtungsprozesses einschließen; und das Entfernen wenigstens eines Teils des leitfähigen Materials mit einem chemisch-mechanischen Polier- oder Ätzprozess.
  • Beispiel 8 kann den Gegenstand nach einem der Beispiele 1–7 einschließen und spezifiziert weiter, dass das projizierte Maskenmuster wenigstens ein Routing-Merkmal von Vias, Pads oder Traces einschließen kann, die in einer Zone des Dielektrikums angeordnet sind, die sich nicht über der Chiplage befindet, und das mindestens eine Routing-Merkmal kann gleichzeitig mit dem Via, das über der Chiplage angeordnet ist, gebildet sein.
  • Beispiel 9 kann den Gegenstand nach einem der Beispiele 1–8 einschließen und spezifiziert weiter, dass das Dielektrikum Epoxid einschließen kann; die Chiplage kann Silizium einschließen und die Maske kann ein Glasmaterial einschließen, das einen ähnlichen Wärmeausdehnungskoeffizient wie die Chiplage aufweist.
  • Beispiel 10 kann den Gegenstand nach einem der Beispiele 1–9 einschließen und spezifiziert weiter, dass die Maske eine Graustufen-Maske sein kann, die konfiguriert ist, Hohlräume mit unterschiedlicher Tiefe im Dielektrikum zu erzeugen.
  • Beispiel 11 kann den Gegenstand nach einem der Beispiele 1–10 einschließen und spezifiziert weiter, dass der Laserstrahl ein homogenisierter Flat-Top-Laserstrahl sein kann.
  • Beispiel 12 kann den Gegenstand nach einem der Beispiele 1–11 einschließen und spezifiziert weiter, dass die Chiplage eine erste Chiplage sein kann, die eine Brücken-Kopplungsstruktur einschließt, welche konfiguriert ist, elektrische Signale zwischen einer zweiten Chiplage und einer dritten Chiplage durch das Substrat zu routen, und wobei das Via konfiguriert sein kann, die elektrischen Signale zu routen.
  • Beispiel 13 kann den Gegenstand nach einem der Beispiele 1–12 einschließen und spezifiziert weiter, dass das Via eines aus einer Vielzahl von Vias sein kann, die einen Abstand von 55 Mikrometer oder weniger zwischen individuellen Vias der Vielzahl von Vias aufweisen.
  • Beispiel 14 kann den Gegenstand nach einem der Beispiele 1–13 einschließen und kann weiter das Bereitstellen der im Dielektrikum des Substrates eingebetteten Chiplage einschließen.
  • Beispiel 15 ist ein Speichermedium, in dem Befehle gespeichert sind, die konfiguriert sind, ein Gerät als Reaktion auf die Ausführung der Befehle durch das Gerät zu veranlassen, den Gegenstand von irgendeinem der Beispiele 1–14 zu praktizieren. Das Speichermedium kann dauerhaft sein.
  • Beispiel 16 ist eine Vorrichtung für ein kontextabhängiges Display das Mittel einschließen kann, um den Gegenstand von irgendeinem der Beispiele 1–14 zu praktizieren.
  • Beispiel 17 ist ein Produkt, das durch irgendein Verfahren gefertigt sein kann, welches durch irgendeines der Beispiele 1–14 offenbart wird.
  • Beispiel 18 ist eine Vorrichtung, die ein Substrat einschließen kann; eine Brücke, die im Substrat eingebettet und konfiguriert ist, um elektrische Signale zwischen einer ersten Chiplage und einer zweiten Chiplage zu routen; und eine Vielzahl von Vias, die mit der Brücke verbunden und konfiguriert sind, um die elektrischen Signale durch wenigstens einen Teil des Substrates zu routen, wobei individuelle Vias der Vielzahl von Vias ein konisches Profil von einer Oberseite der individuellen Vias zu einer Unterseite der individuellen Vias aufweisen und ein Winkel des konischen Profils von der Oberseite zur Unterseite im Wesentlichen konstant ist und die gesamte Unterseite der individuellen Vias in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage steht.
  • Beispiel 19 kann den Gegenstand von Beispiel 18 einschließen und spezifiziert weiter, dass die Unterseite von jedem der Vielzahl von Vias im Wesentlichen flach ist.
  • Beispiel 20 kann den Gegenstand von Beispiel 18 oder 19 einschließen und spezifiziert weiter, dass indivduelle Vias der Vielzahl von Vias keine Via-Basis aufweisen.
  • Beispiel 21 kann den Gegenstand nach einem der Beispiele 18–20 einschließen und spezifiziert weiter, dass die Vielzahl von Vias einen Abstand von 55 Mikrometer oder weniger zwischen individuellen Vias der Vielzahl von Vias aufweisen können.
  • Beispiel 22 kann den Gegenstand nach einem der Beispiele 18–21 einschließen und spezifiziert weiter, dass die erste Chiplage einen Prozessor und die zweite Chiplage eine Speicherchiplage oder einen anderen Prozessor einschließen kann.
  • Beispiel 23 kann den Gegenstand nach einem der Beispiele 18–22 einschließen und spezifiziert weiter, dass die Brücke ein Halbleitermaterial einschließlich Silizium einschließen kann, und, wobei das Substrat ein Epoxid-Dielektrikum einschließen kann.
  • Beispiel 24 ist ein System, das eine erste Chiplage und eine zweite Chiplage einschließen kann; und ein Substrat mit einer eingebetteten Brücke und einer Vielzahl von Vias, die zwischen der eingebetteten Brücke und wenigstens einer der ersten Chiplage und der zweiten Chiplage angeordnet sind; wobei die Vielzahl von Vias mit der eingebetteten Brücke verbunden und konfiguriert sein kann, elektrische Signale durch wenigstens einen Teil des Substrates zu routen, und wobei individuelle Vias der Vielzahl von Vias ein konisches Profil von einer Oberseite der individuellen Vias zu einer Unterseite der individuellen Vias aufweisen und ein Winkel des konischen Profils von der Oberseite zur Unterseite im Wesentlichen konstant und die gesamte Unterseite der individuellen Vias in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage steht.
  • Beispiel 25 kann den Gegenstand von Beispiel 24 einschließen und kann weiter eine Platine einschließen, wobei das Substrat elektrisch mit der Platine gekoppelt und die Platine konfiguriert sein kann, die elektrischen Signale der ersten Chiplage oder der zweiten Chiplage zu routen; und ein oder mehrere von einer Antenne, einem Display, einem Touchscreen-Display, einem Touchscreen-Controller, einer Batterie, einem Audiocodec, einem Videocodec, einem Leistungsverstärker, einem GPS-Gerät, einem Kompass, einem Geigerzähler, einem Beschleunigungsmesser, einem Gyroskop, einem Lautsprecher oder einer Kamera, die mit der Platine gekoppelt sind.
  • Beispiel 26 kann den Gegenstand von Beispiel 24 oder 25 einschließen und spezifiziert weiter, dass das System eines aus einem tragbaren Computer, Smartphone, Tablet, Personal Digital Assistant, Mobiltelefon, ultra-mobilen PC, Ultrabook, Netbook, Notebook, Laptop, Desktop-Computer, Server, Drucker, Scanner, Monitor, einer Set-Top-Box, einer Unterhaltungssteuereinheit, einer digitalen Kamera, einem tragbaren Musikwiedergabegerät oder einem digitalen Videorecorder sein kann.
  • Verschiedene Ausführungsformen können jede geeignete Kombination der oben beschriebenen Ausführungsformen einschließen, einschließlich alternativen (oder) Ausführungsformen von Ausführungsformen, die vorstehend in der konjunktiven Form (und) beschrieben sind (z. B. das „und” kann „und/oder” sein). Des Weiteren können einige Ausführungsformen einen oder mehrere Herstellungsgegenstände (z. B. nicht flüchtige computerlesbare Medien) einschließen, auf denen Befehle gespeichert sind, die, wenn sie ausgeführt werden, in Aktionen von einigen der oben beschriebenen Ausführungsformen resultieren. Des Weiteren können einige Ausführungsformen Vorrichtungen oder Systeme einschließen, die irgendwelche geeigneten Mittel aufweisen, um die verschiedenen Arbeitsvorgänge der oben beschriebenen Ausführungsformen durchzuführen.
  • Die vorstehende Beschreibung veranschaulichter Implementierungen, einschließlich dessen, was in der Zusammenfassung beschrieben ist, soll nicht vollständig sein oder die Ausführungsformen der vorliegenden Erfindung auf die exakten Formen beschränken, die offenbart werden. Obwohl spezifische Implementierungen und Beispiele der Erfindung hierin zur Veranschaulichung beschrieben sind, sind wie ein Fachmann erkennen wird verschiedene gleichwertige Modifikationen innerhalb des Umfangs der vorliegenden Offenbarung möglich.
  • Diese Modifikationen können an Ausführungsformen der vorliegenden Offenbarung angesichts der vorstehenden ausführlichen Beschreibung durchgeführt werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht dahin gehend ausgelegt werden, dass sie die verschiedenen Ausführungsformen der vorliegenden Erfindung auf die in der Beschreibung und den Ansprüchen offenbarten spezifischen Implementierungen begrenzen. Vielmehr soll der Umfang vollständig durch die folgenden Ansprüche bestimmt werden, die gemäß bekannten Lehrsätzen der Anspruchsinterpretation ausgelegt werden sollen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • IEEE 802.11-Familie [0074]
    • IEEE 802.16-2005 [0074]

Claims (8)

  1. Vorrichtung, umfassend: ein Substrat; eine Brücke, die im Substrat eingebettet und konfiguriert ist, um elektrische Signale zwischen einer ersten Chiplage und einer zweiten Chiplage zu routen; und eine Vielzahl von Vias, die mit der Brücke verbunden und konfiguriert sind, um die elektrischen Signale durch wenigstens einen Teil des Substrates zu routen, wobei individuelle Vias der Vielzahl von Vias ein konisches Profil von einer Oberseite der individuellen Vias zu einer Unterseite der individuellen Vias aufweisen und ein Winkel des konischen Profils von der Oberseite zur Unterseite im Wesentlichen konstant ist und die gesamte Unterseite der individuellen Vias in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage steht.
  2. Vorrichtung nach Anspruch 1, wobei die Unterseite von jedem der Vielzahl von Vias im Wesentlichen flach ist.
  3. Vorrichtung nach Anspruch 1, wobei individuelle Vias der Vielzahl von Vias keine Via-Basis aufweisen.
  4. Vorrichtung nach Anspruch 1, wobei die erste Chiplage einen Prozessor einschließt und die zweite Chiplage eine Speicherchiplage oder einen anderen Prozessor einschließt.
  5. Vorrichtung nach Anspruch 1, wobei die Brücke ein Halbleitermaterial umfasst, das Silizium einschließt, und wobei das Substrat ein Epoxid-Dielektrikum umfasst.
  6. Vorrichtung nach irgendeinem der Ansprüche 1–5, wobei die Vielzahl von Vias einen Abstand von 55 Mikrometer oder weniger zwischen individuellen Vias der Vielzahl von Vias aufweist.
  7. System, umfassend: eine erste Chiplage und eine zweite Chiplage; und ein Substrat mit einer eingebetteten Brücke und einer Vielzahl von Vias, die zwischen der eingebetteten Brücke und wenigstens einer der ersten Chiplage und der zweiten Chiplage angeordnet sind; wobei die Vielzahl von Vias mit der eingebetteten Brücke verbunden und konfiguriert ist, elektrische Signale durch wenigstens einen Teil des Substrates zu routen, und wobei individuelle Vias der Vielzahl von Vias ein konisches Profil von einer Oberseite der individuellen Vias zu einer Unterseite der individuellen Vias aufweisen und ein Winkel des konischen Profils von der Oberseite zur Unterseite im Wesentlichen konstant ist und die gesamte Unterseite der individuellen Vias in direktem elektrischem Kontakt mit einem elektrisch leitenden Merkmal der Chiplage steht.
  8. System nach Anspruch 7, weiter umfassend: eine Platine, wobei das Substrat elektrisch mit der Platine gekoppelt ist und die Platine konfiguriert ist, die elektrischen Signale der ersten Chiplage oder der zweiten Chiplage zu routen; und ein oder mehrere von einer Antenne, einem Display, einem Touchscreen-Display, einem Touchscreen-Controller, einer Batterie, einem Audiocodec, einem Videocodec, einem Leistungsverstärker, einem GPS-Gerät, einem Kompass, einem Geigerzähler, einem Beschleunigungsmesser, einem Gyroskop, einem Lautsprecher oder einer Kamera, die mit der Platine gekoppelt sind.
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