CN101765910B - 半导体元件的选取方法、半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的是提供半导体元件的选取方法、半导体器件及其制造方法。能够从在半导体衬底(半导体晶片)上形成的多个半导体元件(半导体芯片)中，高效地并且可靠地选出无缺陷(合格品)的半导体元件。本发明的半导体元件的选取方法包括：在半导体衬底的有效区域内配设多个半导体元件的工序；在上述半导体衬底上，在上述有效区域外配设基准半导体元件的工序；在上述多个半导体元件以及上述基准半导体元件上形成凸块的工序；对上述有效区域内的上述多个半导体元件进行测试的工序；以上述基准半导体元件为基点，生成配置图的工序；根据上述配置图，从上述多个半导体元件中摘出在上述测试中被判断为合格品的半导体元件的工序。

Description

半导体元件的选取方法、半导体器件及其制造方法
技术领域
本发明涉及能够从在半导体衬底(半导体晶片)上形成的多个半导体元件(半导体芯片)中高效地并且可靠地选出无缺陷(合格品)的半导体元件的选取方法、半导体器件及其制造方法。 
背景技术
近年来，在半导体器件的制造中，为了使其量产化并且降低其制造成本，希望从一片半导体衬底(半导体晶片)中取得更多的半导体元件(半导体芯片)。 
为此，根据半导体元件的种类和规格，也有从一片半导体衬底取得数千个以上的半导体元件的案例。 
另一方面，伴随着安装有该半导体器件的电子设备的小型化和轻型化，不断地实现着收容半导体元件的封装(容器)的薄型化、轻型化以及端子的窄间距化。 
因此，以往的线连接方式已被取代，半导体元件与安装有该半导体元件的电路板的连接方式已经发展为凸块连接方式。 
图12A示出了在一片半导体衬底的一侧的主面上形成多个半导体元件的状态。在同一附图中，一个矩形相当于一个半导体元件1A。 
此外，图12B示出了该半导体衬底1的A-A′线的剖面。 
即，在形成于该半导体衬底1的主面上的半导体元件1A上，经由多层布线层或再布线层2分别配置有多个凸块3。 
而且，在对半导体衬底1进行切割之前，对各个半导体元件1A进行电测试，从而检测出合格品和不合格品。 
如图12C所示出的那样，使测试用探针4接触凸块3，从而进行此电测试，该凸块3是各个半导体元件1A上的外部连接用端子。 
即，对于在图12D所示出的半导体衬底1的有效区域(被虚线圆ES包围的区域)内形成的多个半导体元件1A，使用与该测试用探针连接的测试 装置(未进行图示)来进行电测试，从而检测出不合格(有缺陷)的半导体元件。 
然后，根据该检测结果得到不合格品(有缺陷产品)的存在状况(一般称其为“MAP数据”)。如图12E所示出的那样，将这样的不合格品(有缺陷产品)的存在状况作为MAP信息21来进行显示。 
在该MAP数据中，各矩形表示各个半导体元件，标注有“×”的矩形部分表示不合格(有缺陷)的半导体元件。 
这样，如图12F所示出的那样，将得到MAP信息的半导体衬底1配置在切割胶带(dicing tape)5上，并通过使用切割刀片(dicing blade)6的切割法等来切割成单个的半导体元件。 
图12G示出了进行该切割处理之后的半导体衬底1的剖面。 
然后，如图12H所示出的那样，利用顶料杆7从上述切割胶带5的背面(没有配置半导体衬底1的面)将半导体元件1A向上推，并且利用吸附筒夹(collet)8来吸附该半导体元件1A，从而进行摘出(选出)。 
此时，根据上述MAP数据，不能摘出不合格(有缺陷)的半导体元件。 
然后，将被摘出的合格(无缺陷)的半导体元件1A收容到半导体元件收容容器(托盘(tray)，未进行图示)等之中，并且送出至下一个工序。 
然而，根据上述MAP数据来高效地摘出合格(无缺陷)的半导体元件并不容易。 
即，在半导体元件1A中，为了提高半导体元件1A的取得效率，以在能够得到该半导体元件的最大的区域内形成最多的半导体元件的方式选择布局。 
此外，在处于已进行切割处理的状态的半导体衬底上，由于半导体元件1A的外观全都相同，因此为了从中摘出合格(无缺陷)的半导体元件，必须正确地使MAP数据中的合格的半导体元件的位置信息和大多数半导体元件的位置信息保持一致(吻合)。 
但是，在上述半导体衬底1上没有标志，难以使被切割的该半导体衬底与上述MAP数据正确地叠合。 
作为一种正确地使其重合的方法，过去提出了将距半导体衬底的中心的距离数据和MAP数据内的距离数据吻合的方法。 
然而，在使用此方法的情况下，存在如下问题，即，由于对半导体元件进行选取之时所使用的设备的移动误差以及因对半导体衬底进行切割而产生的切割胶带5的变形等，产生了距离数据与在半导体衬底1上的距离不一致的状态。 
因此，最终仍然需要通过目视来确认其对位。 
通过这种根据目视来进行对位的方法难以正确地进行作业，弄错上述MAP数据中的最初的半导体元件的位置，从而错误地识别不合格(有缺陷)的半导体元件的概率很高。 
一般在半导体器件的组装完成后的测试中检测出这种不合格(有缺陷)的半导体元件的错误识别，造成了安装这种半导体元件的布线衬底等的不必要的损失，另一方面，使半导体器件、电子设备的制造延迟。 
因此，在寻求避免错误识别上述MAP数据的最初的半导体元件位置的方法，或是即使出现错误识别也能发现的方法。 
因此，提出了一种方法，该方法如下：在位于半导体衬底的有效区域外的芯片(pellet)上形成油墨标志(ink mark)，并根据以该油墨标志为基点的坐标系来实施合格品和不合格品的辨别测试，在被检测出的不合格品上形成油墨标志(例如，参照专利文献1)。 
然而，这种油墨标志法不能对小半导体元件或形成有凸块的半导体元件形成油墨标志，此外，还需要对油墨进行管理。 
此外，在使用MAP数据来取得合格(无缺陷)的半导体元件的情况下，仅在根据测试结果对半导体衬底上的半导体元件附加了油墨标志的情况下有效，对于应用不使用该油墨标志的测试的半导体衬底，并不适用。 
另一方面，还提出了以下方法：在半导体衬底的特定的位置上，形成具有特定的电路图案的半导体元件，该电路图案不同于通常的电路图案，并通过测试检测出该半导体元件，以此为基点来生成MAP数据(例如，参照专利文献2)。 
通过这样的方法，为了在半导体衬底上形成具有不同于通常的电路图案的、特定的电路图案的半导体元件，需要区域。此外，该具有不同于通常的电路图案的、特定的电路图案的半导体体元件与其他的通常的半导体元件不同，因此不能作为产品来使用。 
进而，在大型的半导体衬底中，反复使用一个光学掩模来制作半导体元件电路图案，该光学掩模包括具有不同于通常的电路图案的、特定的电路图案的半导体元件图案，以及成为产品的半导体元件图案。因此，形成与曝光(shot)次数相当的数量的、具有特定的电路图案的半导体元件，该电路图案不同于成为产品的半导体元件的电路图案，从而降低了成为产品的半导体元件的取得率。 
为了回避这个问题，准备具有不同于产品的电路图案的特定的电路图案的半导体元件用掩模和产品用掩模，这会导致制造成本的上升。 
专利文献1：JP特开2002-184819号公报 
专利文献2：JP特开昭57-95644号公报 
发明内容
本发明的课题是解决以往的上述问题，并达成以下的目的。即，本发明的目的是提供一种半导体元件的选取方法、半导体器件及其制造方法，能够从在半导体衬底(半导体晶片)上形成的多个半导体元件(半导体芯片)中，高效地并且可靠地选出无缺陷(合格品)的半导体元件。 
用于解决上述课题的手段如下所述。即， 
本发明的半导体元件的选取方法的特征是包括：在半导体衬底的有效区域内配设多个半导体元件的工序，在上述半导体衬底上的上述有效区域外配设基准半导体元件的工序，在上述多个半导体元件以及上述基准半导体元件上形成凸块的工序，对上述有效区域内的上述多个半导体元件进行测试的工序，以上述基准半导体元件为基点，生成配置图的工序，根据上述配置图，从上述多个半导体元件中摘出在上述测试中被判断为合格品的半导体元件的工序；在配设于上述有效区域外的基准半导体元件形成的凸块的数量比在配设于上述有效区域内的每个半导体元件形成的凸块的数量少。 
本发明的半导体器件的制造方法的特征是包括：在半导体衬底的有效区域内配设多个半导体元件的工序，在上述半导体衬底上的上述有效区域外配设基准半导体元件的工序，在上述多个半导体元件以及上述基准半导体元件上形成凸块的工序，对上述有效区域内的上述多个半导体元件进行测试的工序；以上述基准半导体元件为基点，生成配置图的工序，根据上述配置图， 从上述多个半导体元件中摘出在上述测试中被判断为合格品的半导体元件的工序，将被摘出的上述半导体元件安装到支撑衬底的工序；在配设于上述有效区域外的基准半导体元件形成的凸块的数量比在配设于上述有效区域内的每个半导体元件形成的凸块的数量少。 
本发明的半导体器件的特征是：包括多个半导体元件区域和多个有效区域外半导体元件区域，其中，上述多个半导体元件区域形成在半导体衬底上的有效区域内，上述多个有效区域外半导体元件区域形成在包围上述半导体衬底上的上述有效区域的有效区域外，在形成于上述半导体衬底上的有效区域内的上述多个半导体元件区域分别形成有多个第一突起电极，该多个第一突起电极被配置成格子状，在上述多个有效区域外半导体元件区域，分别形成有第二突起电极，上述第二突起电极的数量比上述第一突起电极的数量少。 
通过本发明，能够解决以往的上述问题，能够提供一种半导体元件的选取方法、半导体器件及其制造方法，能够从在半导体衬底(半导体晶片)上形成的多个半导体元件(半导体芯片)中，高效地并且可靠地摘出无缺陷(合格品)的半导体元件。 
附图说明
图1是示出了本发明的半导体元件的选取方法的一个示例的工序图。 
图2A是示出了凸块形成工序的一个示例的工序图(其1)。 
图2B是示出了凸块形成工序的一个示例的工序图(其2)。 
图2C是示出了凸块形成工序的一个示例的工序图(其3)。 
图2D是示出了凸块形成工序的一个示例的工序图(其4)。 
图2E是示出了凸块形成工序的一个示例的工序图(其5)。 
图3A是形成有多个凸块的半导体衬底的立体图。 
图3B是图3A的A-A′线的剖视图。 
图3C是示出了测试工序的一个示例的概略说明图。 
图3D是示出了在一片半导体衬底上的有效区域内的半导体元件的位置的概略说明图。 
图3E是根据在图3D中示出的位置信息表示基准半导体元件、合格(无缺陷)的半导体元件以及不合格(有缺陷)的半导体元件的存在位置的MAP 数据。 
图4A是示出了切割工序的一个示例的概略说明图。 
图4B是示出了切割后的半导体衬底的状态的概略剖视图。 
图4C是根据MAP数据，仅取得合格(无缺陷)的半导体元件的工序的一个示例的概略说明图。 
图5A示出了在产品化半导体芯片上的凸块的排列图案的一个示例的概略图。 
图5B是图5A的X-X′线的剖视图。 
图6A是示出了在非产品化半导体芯片上的凸块的排列图案的一个示例的概略图(其1)。 
图6B是图6A的X-X′线的剖视图。 
图7A是示出了在非产品化半导体芯片上的凸块的排列图案的一个示例的概略图(其2)。 
图7B是图7A的X-X′线的剖视图。 
图8是示出了在MAP数据中最初摘出的产品半导体元件的位置信息的概略说明图。 
图9A是示出了一片半导体衬底的有效区域内的半导体元件以及在上述有效区域边界上设置的多个基准半导体元件的位置的概略说明图。 
图9B是根据在图9A中示出的位置信息表示基准半导体元件、合格(无缺陷)的半导体元件以及不合格(有缺陷)的半导体元件的存在位置的MAP数据(第二实施例)。 
图10是示出了本发明的半导体器件的制造方法的一个示例的工序图。 
图11A是示出了安装工序的一个示例的概略说明图。 
图11B是图11A中的被虚线包围的X部分的剖面放大图。 
图11C是示出了注塑工序的一个示例的概略说明图。 
图11D是示出了被切割的单个半导体器件的剖面概略图。 
图12A是具有多个半导体元件的半导体衬底的立体图，其中，在该半导体元件上形成有多个凸块。 
图12B是图12A的A-A′线的剖视图。 
图12C是示出了辨别测试半导体衬底中的多个半导体元件的性能的工 序的概略说明图。 
图12D是示出了在一片半导体衬底中的半导体元件的位置的概略说明图。 
图12E是根据在图12D中示出的位置信息示出合格(无缺陷)的半导体元件以及不合格(有缺陷)的半导体元件的存在位置的、作为现有例的图像信息(MAP数据)。 
图12F是示出了对形成有多个半导体元件的半导体衬底进行切割的工序的概略说明图。 
图12G是示出了切割后的半导体衬底的状态的概略剖视图。 
图12H是示出了根据现有例的图像数据仅取得合格(无缺陷)的半导体元件的工序的概略说明图。 
具体实施方式
(第一实施例) 
使用附图来对本发明所涉及的无缺陷半导体元件的选取方法的第一实施例进行说明。 
图1是示出了在本实施例中的半导体元件的选取工序的流程图。 
在本实施例中，在晶片处理工序10中，在半导体衬底(半导体晶片)的一侧的主面上形成多个半导体元件。 
接下来，在形成于该半导体衬底上的各个半导体元件上形成突起电极(凸块)来作为外部连接用端子(凸块形成工序20)。 
此时，对于形成在该半导体衬底的有效区域外的至少一个半导体元件配设识别用凸块。将配设有该识别用凸块的半导体元件作为基准半导体元件。 
接下来，使用测试用探针，对在上述半导体衬底上形成的各个半导体元件进行电测试，从而进行合格品(无缺陷产品)和不合格品(有缺陷产品)的检测和辨别(测试工序30)。 
接下来，根据该测试的结果，以上述基准半导体元件为基点，生成在半导体衬底的有效区域内形成的多个半导体元件中的无缺陷(合格)的半导体元件以及不合格(有缺陷)的半导体元件的配置MAP(配置图生成工序40)。 
接下来，对上述半导体衬底实施切割处理，从而使其变成单个的半导体 元件(切割工序50)。 
在此之后，根据上述配置MAP，有选择性地摘出(选出)无缺陷(合格)的半导体元件(选取工序60)。 
即，在上述晶片处理工序10中，在由硅(Si)或砷化镓(GaAs)等构成的半导体衬底11的一侧的主面上形成多个半导体元件(半导体芯片)区域，该半导体元件区域包括由MIS晶体管等有源元件、电容元件等无源元件以及布线层等形成的电子电路。各个半导体元件在其表面上具备与上述电子电路连接的电极端子焊盘12。 
在凸块形成工序20中，例如通过以下的方法，在该电极端子焊盘12上形成作为外部连接用端子的大致球状的凸块。 
即，在形成有多个半导体元件(半导体芯片)区域的半导体衬底11上，形成光致抗蚀剂层15，并使用掩模21对该光致抗蚀剂层15进行选择性的曝光处理，由此在上述半导体元件区域的电极端子焊盘12上的光致抗蚀剂层15上有选择性地形成开口(参照图2A)。 
在位于上述半导体元件区域的电极端子焊盘12上，与在其周围覆盖半导体衬底11的绝缘层13上方连续地预先配设有金属层14。 
该绝缘层13及金属层14构成了多层布线层或再布线层。 
在上述光致抗蚀剂层15，与该电极端子焊盘12对应地设置有开口15A(参照图2B)。 
然后，将上述金属层14作为电极进行电镀处理，从而在上述开口15A内覆盖填充焊料等凸块形成用金属16(参照图2C)。 
接下来，在除去上述光致抗蚀剂层15之后，将凸块形成用金属16作为掩模，有选择性地除去上述金属层14(参照图2D)。 
在此之后，对上述凸块形成用金属16实施加热熔融处理，从而使该凸块形成用金属16成为大致球形(参照图2E)。 
这样，包括多个半导体元件的半导体衬底101如图3A所示，在该半导体元件的各个电极端子焊盘上设置有凸块161。在同一图中，一个矩形102相当于一个半导体元件。 
此外，在图3B中示出了该半导体衬底101的A-A′线的剖面。在同一图中，103表示多层布线层或再布线层，此外161表示凸块。 
然后，在对该半导体衬底101进行切割之前，对该半导体衬底101上的各个半导体元件102进行电测试，从而检测出合格品和不合格品。 
如图3C所示，以使测试用探针111接触各个半导体元件102上的凸块161的方式来进行这种电测试。 
即，对在图3D中示出的半导体衬底101上的有效区域(被虚线圆ES包围的区域)内形成的多个半导体元件102，使用与上述测试用探针111连接的测试装置(未进行图示)进行电测试，从而检测出合格及不合格(有缺陷)的半导体元件。 
然后，根据该检测结果来得到不合格品(有缺陷产品)的存在状况(一般称其为“MAP数据”)。如在图3E中所示出的那样，将这种存在不合格品(有缺陷产品)的状况作为MAP信息来进行显示。 
在该MAP数据71中，各矩形表示各个半导体元件，标注有“×”的矩形部分表示不合格(有缺陷)的半导体元件。 
这样，如图4A所示出的那样，在切割胶带121上配置得到了MAP数据71的半导体衬底101，并利用切割刀片122将其切断并且分离，从而使半导体衬底101成为单个的半导体元件102。 
在图4B中示出了在进行了该切割处理之后的半导体衬底101的剖面。 
在此之后，如图4C所示出的那样，利用顶料杆123从上述切割胶带121的背面(从半导体衬底101的非配置面)将半导体元件102向上推，并且利用吸附筒夹124吸附该半导体元件102，从而进行摘出(选出)。 
此时，根据上述MAP数据，不能摘出不合格(有缺陷)的半导体元件。 
然后，将被摘出的合格(无缺陷)的半导体元件102收容到半导体元件收容容器(托盘(tray)，未进行图示)等之中，送出至下一个工序。 
在本实施例中，这样的半导体元件的制造、测试、摘出工序的特征在于：至少一个非产品化半导体元件上的凸块的配设结构以及该非产品化半导体元件(非产品化半导体芯片)的利用方式，该非产品化半导体元件即为半导体元件106，该半导体元件106的一部分被包括在上述半导体衬底的有效区域(被虚线圆ES包围的区域)内，而另一部分却位于该有效区域外。 
即，在凸块形成工序20中，对位于上述有效区域内而成为产品的半导体元件(产品化半导体芯片)102，例如如图5A及图5B中所示出的那样， 例如以格子状图案，在该半导体元件的表面上隔着多层布线层或再布线层103配置多个凸块161。 
另外，图5A示出了该半导体元件(产品化半导体芯片)的俯视图，另外，图5B示出了图5A的X-X′线的剖面。 
另一方面，如图6A及图6B或图7A及图7B所示出的那样，对于上述非产品化半导体元件(非产品化半导体芯片)106，以与成为产品的半导体元件(产品化半导体芯片)102上的凸块的配设结构不同的结构，设置凸块261。 
即，如图6A、图6B以及图7A、图7B所示出的那样，该非产品化半导体元件(非产品化半导体芯片)106上的凸块261具有与成为产品的半导体元件(产品化半导体芯片)102上的凸块不同的独特的配置结构，例如，配置在半导体元件106的四个角部以及中央部，或者仅配置在其四边的中央部等。 
在该非产品化半导体元件(非产品化半导体芯片)106上的凸块261被有选择性地设置在半导体元件106上，该凸块的个数有限。由此，不同于上述成为产品的半导体元件(产品化半导体芯片)102的凸块配置，便于进行图像识别，从而能够被作为识别用凸块来使用。 
图6A及图6B所示出的非产品化半导体元件(非产品化半导体芯片)106在其四个角部以及中央部配设有凸块261。 
另外，图7A及图7B所示出的非产品化半导体元件(非产品化半导体芯片)106在其四边的大致中央部配设有凸块261。 
上述两种情况的凸块的配设结构与上述图5A及图5B所示出的成为产品的半导体元件(产品化半导体芯片)102相比有很大程度的不同。 
然后，在测试工序30中，对在该半导体衬底101上形成的各个半导体元件进行电测试，在进行合格品(无缺陷产品)和不合格品(有缺陷产品)的检测和辨别时，将上述非产品化半导体元件(非产品化半导体芯片)106的位置信息读入至MAP数据。 
此时，因为该非产品化半导体元件(非产品化半导体芯片)106具有与位于有效区域内的成为产品的半导体元件(产品化半导体芯片)102不同的凸块配置结构，因此该非产品化半导体元件(非产品化半导体元件)106的位置识别极为容易，能够有效地作为基准半导体元件来使用。 
因此，在配置图生成工序40中，以该基准半导体元件106为基点(起点)，能够极为容易地生成与在该半导体衬底101的有效区域内形成的多个半导体元件102中的合格的半导体元件及有缺陷半导体元件相关的MAP数据71。 
即，如上述图3D所示出的那样，根据半导体衬底101的有效区域内的产品半导体元件102的配置和有效区域外的基准半导体元件106的配置，如图3E所示出的那样，以该基准半导体元件106为基点(例如，设为坐标轴的X1，Y1)，得到作为配置图信息的MAP数据71，该配置图信息表示位于半导体衬底101的某一位置(XN，YN)的产品半导体元件102是合格品(无缺陷产品)还是不合格品(有缺陷产品)。 
在该MAP数据71中，标注有“×”标记的位置表示不合格(有缺陷)的产品半导体元件101的存在位置。 
在上述配置图信息中，包括合格的半导体元件和不合格的半导体元件的存在位置信息，这些存在位置信息以基准半导体元件106的位置为基点(起点)。 
然后，在选取工序60中，根据MAP数据71，从在切割工序50中切割的多个半导体元件102之中摘出合格(无缺陷)的半导体元件，其中，上述MPA数据71是，根据上述辨别结果(测试工序30的辨别结果)，在配置图生成工序40中得到的，是对合格(无缺陷)的半导体元件与不合格(有缺陷)的半导体元件的存在位置进行图像化处理的的数据(参照图3E)。 
在图3E所示出的MAP数据71中最初摘出的产品半导体元件102的位置信息如图8所示。 
在选取工序60中，在根据MAP数据71来决定半导体衬底101上的最初摘出的半导体元件时，预先登录基准半导体元件106的凸块图像图案和距设计上的半导体衬底中心的坐标数据(X1，Y1)、以及该MAP数据71上的最初的半导体元件距设计上的半导体衬底中心的的坐标数据(X2，Y2)。 
接下来，计算出半导体衬底101的中心位置坐标(X0，Y0)。 
然后，根据被处理半导体衬底101的中心位置坐标(X0，Y0)和预先登录的距设计上的半导体衬底中心的坐标数据(X1，Y1)，确定基准半导体元件的位置，并通过图像识别来确定该半导体元件是基准半导体元件106。 
接下来，将该基准半导体元件106的位置作为基准位置，根据(X1，Y1) 数据和(X2，Y2)数据来确定最初摘出的半导体元件102的位置。 
通过自动进行这些一系列的处理，能够提高对半导体衬底101进行切割而得的多个半导体元件102的位置与MAP数据71的对位的可靠性。 
在该第一实施例中，在根据MAP数据71对在半导体衬底101上的最初取得的半导体元件进行核对确认时，在该半导体衬底101的有效区域外配置具有识别用凸块的基准半导体元件106，并将该基准半导体元件106作为基准位置，确定开始进行摘出的半导体元件的位置。 
因此，能够提高半导体衬底101与MAP数据71的对位的可靠性，从而能够可靠地选取合格的半导体元件(无缺陷半导体元件)。 
因此，在半导体器件的制造中，不必担心会使用不合格的半导体元件(缺陷半导体元件)来制造半导体器件，从而能够提高半导体器件的制造成品率和可靠性。 
(第二实施例) 
使用附图来说明本发明所涉及的无缺陷芯片的选取方法的第二实施例。 
在本实施例中，使用多个半导体元件，并对各个半导体元件分别配置识别用凸块261，其中，该半导体元件的一部分被包括在上述半导体衬底的有效区域内(被虚线圆ES包围的区域)，而另一部分却位于该有效区域外。 
本实施例的特征在于，该多个非产品化半导体元件(非产品化半导体芯片)上的凸块的配设结构以及该多个非产品化半导体元件(非产品化半导体芯片)的利用方式。 
即，如图9A所示出的那样，在一部分被包括在半导体衬底101的有效区域内(被虚线圆ES包围的区域)、而另一部分却位于该有效区域外的多个半导体元件(非产品化半导体芯片)106A、106B、106C中，采用在上述图6A及图6B或图7A及图7B中示出的凸块配置结构。 
即，在该第二实施例中，在一片半导体衬底101上配设多个基准半导体元件。 
然后，在测试工序30中，对在该半导体衬底101上形成的各个半导体元件进行电测试，在进行合格品(无缺陷产品)和不合格品(有缺陷产品)的检测和辨别时，将上述非产品化半导体元件(非产品化半导体芯片)106A、 106B以及106C的位置信息读入至MAP数据。 
此时，由于该非产品化半导体元件(非产品化半导体芯片)具有与位于有效区域内的成为产品的半导体元件(产品化半导体芯片)不同的凸块配置结构，因此该非产品化半导体元件(非产品化半导体元件)106的位置的识别极为容易，能够有效地被作为基准半导体元件来使用。 
然后，在配置图生成工序40中，如图9B所示出的那样，以基准半导体元件106A(X1，Y1)为基点而得到MAP数据72，该MAP数据72是，将表示该半导体衬底101的某一位置(XN，YN)上的产品半导体元件102为合格品(无缺陷产品)还是不合格品(有缺陷产品)的信息收集并生成为配置图信息的数据。 
在该MAP数据72中，标注有“×”标记的位置表示不合格(有缺陷)的产品半导体元件102的存在位置。 
此时，对于上述基准半导体元件106A以外的基准半导体元件106B及基准半导体元件106C等，也取得各自的位置信息来作为坐标数据(Xi，Yi)、(Xi+m，Yi+m)等，并将其进行登录。 
由此，能够以更高的精度进行半导体衬底与MAP数据72的重合。 
即，在根据上述MAP数据72连续地摘出合格(无缺陷)的半导体元件102时，也相对地检测出基准半导体元件106B或106C等的坐标数据与实际的位置之间的偏移，因此能够自动地、并且高精度地确认是否发生了位置偏移。 
由此，即使在发生由于电动机的失调等设备的动作引起的位置偏移的情况下，也能够在更早的阶段辨别出该异常的发生，从而能够减少摘出不合格(有缺陷)的半导体元件并制造半导体器件的风险。 
(半导体器件的制造方法) 
使用附图来说明使用合格(无缺陷)的半导体元件来形成半导体器件的制造方法的一个示例，其中，该半导体元件是通过本发明所涉及的无缺陷半导体元件的选取方法而摘出的合格的半导体元件。 
如图10所示出的那样，在这种半导体器件的制造方法中，对实施如图1所示出的工序10至工序60来摘出的合格的半导体元件(无缺陷半导体元件)，实施在衬底上安装的安装工序70、注塑工序80以及切断工序90，从而制造出半导体器件。
在这种在衬底上安装的安装工序70中，在大片的支撑衬底(也被称为中介层(interposer)、电路板)301的一侧的主面上，分别以所谓倒装(也称为倒置)的形态安装多个合格的半导体元件(无缺陷半导体元件)102(参照图11A)。 
在该支撑衬底301的一侧的主面上，与被安装的多个半导体元件102的凸块相对应地配设有电极端子焊盘。 
此外，也有在该支撑衬底301的一侧的主面上预先配设所谓底层填料302的情况。也可以在安装半导体元件102之后填充该底层填料302。 
在图11B中示出了在该支撑衬底301的一侧的主面上以倒装形态安装有一个半导体元件102的状态。 
即，该半导体元件102的凸块161与支撑衬底301上的电极端子焊盘303连接，并且在该半导体元件102与支撑衬底301之间填充有底层填料302。 
然后，在接下来的注塑工序80中，对于在其一侧的主面上安装有多个合格的半导体元件(无缺陷半导体元件)102的支撑衬底301的该一侧主面，进行树脂密封处理，其中，上述半导体元件分别以所谓的倒装形态安装在支撑衬底301上。 
其结果，安装在该支撑衬底301的一侧的主面上的多个半导体元件被密封用树脂304一并密封(参照图11C)。 
接下来，在上述支撑衬底301的另一侧的主面上，对于与各个上述半导体元件102相对应地设置的电极焊盘，配设成为外部连接用端子的焊锡球。 
在此之后，在切断工序90中，沿层叠方向(厚度方向)切断上述树脂密封部304以及支撑衬底301，从而得到单个的半导体器件310(参照图11D)。 
在该切断工序90中，使用切割刀片来进行切断。 
另外，在该图11D中，305是配置在支撑衬底301的另一侧的主面上的外部连接用端子，该外部连接用端子由焊锡球构成。 
通过这样的半导体器件的制造方法，在上述选取工序60中，使用本发明所涉及的无缺陷半导体元件的选取方法，由此在从半导体衬底取得多个半导体元件时，能够容易地摘出不合格(有缺陷)的半导体元件。 
由此，防止使用该不合格(有缺陷)的半导体元件来制造半导体器件， 从而大幅度降低了制造不合格半导体器件的可能性。 
产业上的可利用性 
通过本发明的半导体元件的选取方法，能够高效地并且可靠地选出合格(无缺陷)的半导体元件，因此，能够适用于合格(无缺陷)的半导体器件的高效制造。 
通过本发明半导体器件的制造方法，能够适用于合格(无缺陷)的半导体器件的高效制造，从而能够适用于各种半导体器件的高效生产。 

Claims (9)

1.一种半导体元件的选取方法，其特征在于，
包括：
在半导体衬底的有效区域内配设多个半导体元件的工序，
在上述半导体衬底上的上述有效区域外配设基准半导体元件的工序，
在上述多个半导体元件以及上述基准半导体元件上形成凸块的工序，
对上述有效区域内的上述多个半导体元件进行测试的工序，
以上述基准半导体元件为基点，生成配置图的工序，
根据上述配置图，从上述多个半导体元件中摘出在上述测试中被判断为合格品的半导体元件的工序；
在配设于上述有效区域外的基准半导体元件形成的凸块的数量比在配设于上述有效区域内的每个半导体元件形成的凸块的数量少。
2.如权利要求1所述的半导体元件的选取方法，其特征在于，
使用图像识别单元来识别在基准半导体元件上形成的凸块的配置位置和在形成于上述有效区域的半导体元件上形成的凸块的配置位置，并生成以上述基准半导体元件为基准的上述有效区域内的半导体元件的配置信息。
3.如权利要求2所述的半导体元件的选取方法，其特征在于，
根据上述配置信息和对上述有效区域内的上述多个半导体元件进行测试而得的测试结果，生成包括合格的半导体元件的配置位置和不合格的半导体元件的配置位置的上述配置图。
4.如权利要求1所述的半导体元件的选取方法，其特征在于，
在生成上述配置图的工序和摘出被判断为上述合格品的半导体元件的工序之间包括切割工序，在该切割工序中，对上述半导体衬底进行切割，从而使上述半导体衬底变成单个的半导体元件。
5.一种半导体器件的制造方法，其特征在于，
包括：
在半导体衬底的有效区域内配设多个半导体元件的工序，
在上述半导体衬底上的上述有效区域外配设基准半导体元件的工序，
在上述多个半导体元件以及上述基准半导体元件上形成凸块的工序，
对上述有效区域内的上述多个半导体元件进行测试的工序，
以上述基准半导体元件为基点，生成配置图的工序，
根据上述配置图，从上述多个半导体元件中摘出在上述测试中被判断为合格品的半导体元件的工序，
将被摘出的上述半导体元件安装到支撑衬底的工序；
在配设于上述有效区域外的基准半导体元件形成的凸块的数量比在配设于上述有效区域内的每个半导体元件形成的凸块的数量少。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，
使用图像识别单元来识别在基准半导体元件上形成的凸块的配置位置和在形成于上述有效区域的半导体元件上形成的凸块的配置位置，并生成以上述基准半导体元件为基准的上述有效区域内的半导体元件的配置信息。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
根据上述配置信息和对上述有效区域内的上述多个半导体元件进行测试而得的测试结果，生成包括合格的半导体元件的配置位置和不合格的半导体元件的配置位置的上述配置图。
8.如权利要求5所述的半导体器件的制造方法，其特征在于，
在生成上述配置图的工序和摘出被判断为上述合格品的半导体元件的工序之间包括切割工序，在该切割工序中，对上述半导体衬底进行切割，从而使上述半导体衬底变成单个的半导体元件。
9.一种半导体器件，其特征在于，
包括多个半导体元件区域和多个有效区域外半导体元件区域，
上述多个半导体元件区域形成在半导体衬底上的有效区域内，
上述多个有效区域外半导体元件区域形成在包围上述半导体衬底上的上述有效区域的有效区域外，
在形成于上述半导体衬底上的有效区域内的上述多个半导体元件区域，分别形成有被配置成格子状的多个第一突起电极，
在上述多个有效区域外半导体元件区域，分别形成有第二突起电极，
上述第二突起电极的数量比上述第一突起电极的数量少。
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