CN1953167A - 半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 166
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 71
- 239000011347 resin Substances 0.000 claims abstract description 7
- 229920005989 resin Polymers 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 41
- 230000001052 transient effect Effects 0.000 claims description 26
- 229910000679 solder Inorganic materials 0.000 abstract description 13
- 238000007789 sealing Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 37
- 229910052710 silicon Inorganic materials 0.000 description 37
- 239000010703 silicon Substances 0.000 description 37
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000011521 glass Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- -1 aluminium metalloid Chemical class 0.000 description 4
- 239000008393 encapsulating agent Substances 0.000 description 4
- 229910052752 metalloid Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000003854 Surface Print Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/54466—Located in a dummy or reference die
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Measuring Fluid Pressure (AREA)
Abstract
本发明涉及半导体元件，在柱电极形成后，能可靠地识别调整标记，并高效率地进行调整，其具有：半导体衬底，具有多个半导体元件形成区域及至少一个调整标记形成区域；多个连接焊盘；绝缘膜；多个柱电极；及用于进行暂时调整的暂时调整用柱电极和用于进行正式调整的正式调整用柱电极，形成在各调整标记形成区域内的绝缘膜的上侧，而且个数少于在各半导体元件形成区域内形成的柱电极，正式调整用柱电极的平面尺寸小于暂时调整用柱电极；密封膜，由有机树脂形成，且形成在各个半导体元件形成区域内的柱电极之间、并在各调整标记形成区域内的调整用柱电极的外部；其中，各调整用柱电极的上表面被露出到外部，而且与密封膜的上表面成齐平面。
Description
本申请是2004年5月26日申请的发明名称为“半导体元件及其制造方法”、申请号为200410063160.7的发明专利申请的分案申请。
技术领域
本发明涉及半导体元件，更详细地说，涉及具有调整用柱电极的半导体元件。
背景技术
以往，在半导体集成电路晶片上形成的连接焊盘(pad：垫)上形成外部连接用的柱电极时，光掩膜的调整，在使用晶片的取向平面的情况下，误差较大，一般都以覆盖连接焊盘周边的绝缘膜开口部为基准来进行。然而，随着柱电极数的增大，其排列节距(pitch)微小，即使以绝缘膜开口部为基准的调整，精度也不能维持。为此，将在连接焊盘上直接形成调整标记，予以改善(例如，参照专利文献1)。
专利文献1记载的方法是：在连接焊盘的周边或周边近旁设置由金属薄膜脱落部分形成的调整标记，将该调整标记设置在晶片的对角线上，进行晶片整体调节。
专利文献1：特开平11-195667号公报。
近年来，在半导体集成电路晶片全面上形成柱电极后，在半导体集成电路晶片的全面形成密封材料，用该密封材料充填全部柱电极进行封装，此后，通过切块在各半导体集成电路元件进行分离，开发了所谓晶片级封装(WLP)。该晶片级封装，在半导体集成电路晶片上使密封材料成膜，为了柱电极的上表面露出和密封材料的平坦化，进行研磨后，向各柱电极上表面的焊料印刷、焊料球装载、向封装背面的按印等，都是在柱电极形成后调整(校准)的必要工序。
上述专利文献1记载的方法，在调整标记形成后，实际上，在半导体集成电路晶片的全面形成了基底金属层，并覆盖全部连接焊盘，因此在该基底金属层上形成柱电极后，调整标记的功能就消失了。
因而，在柱电极形成后各工序的调整，以从密封材料露出的柱电极上表面的形状作为调整标记来进行，然而，这样做时，作为调整标记的柱电极与不作为调整标记的柱电极的识别是困难的，误识别率较高。
发明内容
本发明的目的是提供一种半导体元件，在柱电极形成后，能可靠地识别调整标记，并高效率地进行调整。
本发明一种半导体元件，其特征是具有：半导体衬底，包括上表面，该上表面具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；多个连接焊盘，形成在各个上述半导体元件形成区域；绝缘膜，在包括上述连接焊盘的除其各自的中央部分以外的部分之上的所有上述半导体元件形成区域内、以及在上述至少一个调整标记形成区域之内，形成在上述半导体衬底的上述上表面上；多个柱电极，形成在各个上述半导体元件形成区域内的上述绝缘膜的上侧，而且各个柱电极至少电连接到对应的一个上述连接焊盘上；及用于进行暂时调整的暂时调整用柱电极和用于进行正式调整的正式调整用柱电极，形成在各调整标记形成区域内的上述绝缘膜的上侧，而且个数少于在各半导体元件形成区域内形成的上述柱电极，上述正式调整用柱电极的平面尺寸小于上述暂时调整用柱电极；密封膜，由有机树脂形成，且形成在各个上述半导体元件形成区域内的上述柱电极之间、并在各调整标记形成区域内的上述调整用柱电极的外部；
其中，各调整用柱电极的上表面被露出到外部，而且与上述密封膜的上表面成齐平面。
本发明的另一种半导体元件，其特征是具有：半导体衬底，具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；多个柱电极，形成在各个上述半导体元件形成区域内；及多个调整用柱电极，形成在各个上述调整标记形成区域，而且个数少于在各个上述半导体元件形成区域形成的上述柱电极；其中，上述调整用柱电极包括具有不同平面形状的多种调整用柱电极，包括具有平面面积且用于进行暂时调整的暂时调整用柱电极、和具有平面面积且用于进行正式调整的正式调整用柱电极，上述正式调整用柱电极的上述平面面积小于上述暂时调整用柱电极的上述平面面积。
本发明的再一种半导体元件，其特征是具有：半导体衬底，包括上表面，该上表面具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；多个连接焊盘，形成在各个上述半导体元件形成区域；绝缘膜，在包括上述连接焊盘的除其各自的中央部分以外的部分之上的所有上述半导体元件形成区域内、以及在上述至少一个调整标记形成区域之内，形成在上述半导体衬底的上述上表面上；多个金属膜，形成在上述绝缘膜上；多个柱电极，形成在各个上述半导体元件形成区域内的上述绝缘膜的上述金属膜上，而且各个柱电极至少电连接到对应的一个上述连接焊盘上；及多个调整用柱电极，形成在各个调整标记形成区域内的上述绝缘膜的上述金属膜上，而且个数少于在各个上述半导体元件形成区域形成的上述柱电极；密封膜，由有机树脂形成，且形成在各个上述半导体元件形成区域内的上述柱电极之间、并在各调整标记形成区域内的上述调整用柱电极的外部；其中，各调整用柱电极的上表面被露出到外部，而且与上述密封膜的上表面成齐平面。
本发明具有如下效果：
如上所述，根据本发明，由于在平面尺寸与形成柱电极的半导体元件形成区域相同的调整标记形成区域，形成调整用柱电极，则在柱电极形成后能够可靠识别调整标记，可以有效地进行调整。
附图说明
图1是作为本发明第1实施例的半导体元件的平面图。
图2是沿图1的11-11线的扩大剖面图。
图3是在制造图1和图2所示半导体元件时，同时得到的带有调整标记元件的平面图。
图4是沿图3的IV-IV线的扩大剖面图。
图5是在上述第1实施例的半导体元件制造时，最初准备的晶片状态的硅衬底的平面图。
图6是图5所示半导体元件形成区域部分的扩大剖面图。
图7是图5所示调整标记形成区域部分的扩大剖面图。
图8是在继续图6的工序中，表示半导体元件形成区域部分的扩大剖面图。
图9是第1曝光掩模(mask)的平面图。
图10是第2曝光掩模的平面图。
图11是用于说明在半导体元件形成区域部分的抗电镀膜曝光状态的平面图。
图12是用于说明在调整标记形成区域部分的抗电镀膜曝光状态的平面图。
图13是表示在继续图8的工序中半导体元件形成区域部分的扩大剖面图。
图14是表示在与图13同一工序中调整标记形成区域部分的扩大剖面图。
图15是表示在继续图13的工序中半导体元件形成区域部分的扩大剖面图。
图16是表示在与图15同一工序中调整标记形成区域部分的扩大剖面图。
图17是表示在继续图15的工序中半导体元件形成区域部分的扩大剖面图。
图18是表示在继续图17的工序中半导体元件形成区域部分的扩大剖面图。
图19是表示在继续图18的工序中半导体元件形成区域部分的扩大剖面图。
图20是用于说明本发明第2实施例的晶片状态的硅衬底的平面图。
图21是第3曝光掩模的平面图。
图22是表示第2曝光掩模的变形例1的平面图。
图23是用于说明在利用图22所示第2曝光掩模的变形例1时的调整标记形成区域部分的抗电镀膜曝光状态的平面图。
图24是表示第2曝光掩模的变形例2的平面图。
图25是用于说明在利用图24所示第2曝光掩模的变形例2时的调整标记形成区域部分的抗电镀膜曝光状态的平面图。
图26是本发明第3实施例的说明图，沿图1的11-11线的扩大剖面图。
图27是制造图1和图26所示半导体元件时，同时得到的带有调整标记元件的平面图。
图28是沿图27的XXVIII-XXVIII线的扩大剖面图。
图29是在图26所示半导体元件制造时，最初准备的晶片状态的硅衬底的平面图。
图30是沿图29的XXX-XXX线的剖面图。
图31是在形成图26所示半导体元件时使用的第1曝光掩模的平面图。
图32是在形成图26所示半导体元件时使用的第1曝光掩模的平面图。
图33是说明继续图30工序的扩大剖面图。
图34是说明继续图33工序的扩大剖面图。
图35是说明继续图34工序的扩大剖面图。
图36是说明继续图35工序的扩大剖面图。
图37是说明继续图36工序的扩大剖面图。
图38是说明继续图37工序的扩大剖面图。
图39是说明继续图38工序的扩大剖面图。
图40是说明继续图39工序的扩大剖面图。
图41是说明继续图40工序的扩大剖面图。
图42是表示曝光掩模的其他例的平面图。
图43是表示图42所示曝光掩模的变形例1的平面图。
图44是表示图42所示曝光掩模的变形例2的平面图。
具体实施方式
(第1实施例)
图1表示作为本发明一实施例的半导体元件1的平面图，图2表示沿图1的11-11线的剖面图。该半导体元件1称为CSP(chip sizepackage：芯片尺寸封装)，具有平面正方形状的硅衬底2。在硅衬底2的上表面中央部设置集成电路(未图示)，在上表面周边部由铝类金属等构成的多个连接焊盘3与集成电路连接。
在除了连接焊盘3以外的中央部的硅衬底2的上表面，设置由氧化硅和氮化硅等构成的绝缘膜4以及由聚酰亚胺等构成的保护膜6。连接焊盘3的中央部，通过设置在绝缘膜4的开口部5和设置在保护膜6的开口部7露出。
从通过开口部5、7露出的连接焊盘3的上表面到保护膜6的上表面的预定处，设置基底金属层8。在基底金属层8的上表面，设置由铜构成的布线9。在布线9的连接焊盘部上表面，设置由铜构成的柱电极10。
在包含布线9的保护膜6上的上表面设置由环氧类树脂等构成的密封膜11，其上表面与柱电极10的上表面成齐平面。因此，柱电极10的上表面露出。这时，柱电极10的平面形状为圆形状。在柱电极10的露出上表面设置焊料球12。
图3表示在制造图1和图2所示半导体元件时同时得到的带有调整标记的元件的平面图，图4表示沿图3的IV-IV线的剖面图。该带有调整标记的元件，在平面正方形状的硅衬底2的上表面设置绝缘膜4和保护膜6，在保护膜6的上表面中央部设置基底金属层8和调整用柱电极(alignment post electrode)10a，在保护膜6的上表面设置密封膜11，其上表面与调整用柱电极10a的上表面成齐平面。调整标记用柱电极10a，以与上述半导体衬底的上表面平行的面切断的剖面形状是一样的柱状，这时，调整用柱电极10a的平面形状，与柱电极10的平面形状是圆形状不同，大致是十字形状。
以下，说明上述构成的半导体元件的制造方法。首先，如图5所示，准备晶片状态的硅衬底(半导体衬底)2。在这里，图5中，在由纵线和横线围成的正方形状无记号的区域，分别是形成半导体集成电路的半导体元件形成区域21，X记号区域是调整标记形成区域22。调整标记形成区域22与半导体元件形成区域21一样，形成半导体集成电路，并且，其平面尺寸也具有与半导体元件形成区域21相同的平面尺寸，设置硅衬底2的右上、右下、左上和左下4处。
如图6所示，在硅衬底2的半导体元件形成区域21的上表面周边部，形成由铝类金属等构成的连接焊盘3，在除了其上表面的连接焊盘3的中央部以外的区域，形成由氧化硅等构成的绝缘膜4和由聚酰亚胺等构成的保护膜6，通过在绝缘膜4和保护膜6形成的开口部5、7，在包含露出的连接焊盘3的上表面的保护膜6的上表面，形成基底金属层8，在基底金属层8的上表面的预定处形成由铜构成的布线9。并且，如图7所示，在硅衬底2的调整标记形成区域22的上表面形成绝缘膜4、保护膜6以及基底金属层8。
如图8所示，在包含布线9的基底金属层8的上表面全都形成由负型光致抗蚀剂膜构成的抗电镀膜(plating resist film)23。然后，进行曝光，这时作为曝光掩模，采用图9和图10所示第1和第2曝光掩模24、25。图9所示第1曝光掩模24是柱电极形成用的，在方形状玻璃板26的预定区域分别对应于3行3列共计9个半导体元件形成区域21的区域21a，在对应于柱电极10形成区域的部分形成圆形状的遮光部27，并且，在该区域的周围全部也形成遮光部28。
图10所示第2曝光掩模25是调整用柱电极形成用的，在方形状玻璃板29的预定区域对应于调整标记形成区域22的区域22a，在对应于调整用柱电极10a形成区域的部分形成十字形状的遮光部30，并且，在该区域的周围全体也形成遮光部31。这时，构成十字形状遮光部30的十字的2条线的长度，大于第1曝光掩模24的圆形状遮光部27的直径，2条线的宽度小于圆形状遮光部27的直径。
作为一例，当第1曝光掩模24的圆形状遮光部27的直径是250μm、其节距是500μm时，构成十字形状遮光部30的十字的2条线的长度是500μm，2条线的宽度是125μm。构成十字形状遮光部30的十字的2条线的长度大于第1曝光掩模24的圆形状遮光部27的直径的理由，将在后面说明。图9和图10所示第1和第2曝光掩模24、25用于分步曝光。
首先，使用图9所示第1曝光掩模24，对图5所示半导体元件形成区域21和调整标记形成区域22进行分步曝光。这样一来，图11中如圆所示，在半导体元件形成区域21，对应于抗电镀膜23的柱电极10形成区域的部分为非曝光部23a。在调整标记形成区域22的抗电镀膜23，也与在图11所示半导体元件形成区域21的抗电镀膜23一样被曝光。在每个发射单位扫描该曝光，并遍及整个硅衬底2，顺序进行分步曝光。
然后，使用图10所示第2曝光掩模25，仅对图5所示调整标记形成区域22进行曝光。如图12中光亮冲压成大致十字所示，在调整标记形成区域22，仅对应于抗电镀膜23的调整用柱电极10a形成区域的部分为非曝光部23b。也就是，在调整标记形成区域22的抗电镀膜23，利用第1和第2曝光掩模24、25进行2次曝光，仅其中心部的大致十字形状部分为非曝光部23b。
这里，调整标记形成区域22利用具有直径250μm的圆形遮光部27的第1曝光掩模24进行曝光，用于第2次曝光的第2曝光掩模25，由于具有分别有500μm长度线的十字形状遮光部30，则对于第2次曝光时的掩模25的位置配合，得到±120μm的容许公差。也就是，遮光部30的调整标记形状的十字顶端位于相对非曝光部23a的位置偏差是±120μm以内的非露光部23a的外侧，则由于第2次曝光图12所示非曝光部23b的十字部直径不是250μm以下。这也就是使构成十字形状遮光部30的十字的2条线的长度大于第1曝光掩模24的圆形状遮光部27的直径的理由。利用该第2曝光掩模25的曝光，对各调整标记形成区域22进行，共进行四次。
进行显象时，如图13所示，在半导体元件形成区域21，在对应于布线9的连接焊盘部即柱电极10形成区域的抗电镀膜23上形成开口部32。并且，如图14所示，在调整标记形成区域22，在对应于调整用柱电极10a形成区域的抗电镀膜23上形成开口部33。
将基底金属层8作为电镀电流通路进行铜的电解电镀，如图13所示，在半导体元件形成区域21，在抗电镀膜23的开口部32内的布线9的连接焊盘部上表面形成柱电极10。并且，如图14所示，在调整标记形成区域22，在抗电镀膜23的开口部33内的基底金属层8的上表面形成调整用柱电极10a。然后，剥离抗电镀膜23。
接着，以布线9和调整用柱电极10a为掩模，蚀刻除去基底金属层8的不要部分时，如图15所示，在半导体元件形成区域21，仅在布线9下残存基底金属层8，并且，如图16所示，在调整标记形成区域22，仅在调整用柱电极10a下残存基底金属层8。
接着，如图17所示，在包含柱电极10和布线9(以及调整用柱电极10a)的保护膜6的上表面全部形成由环氧类树脂等构成的密封膜11，其厚度稍大于柱电极10(以及调整用柱电极10a)的高度。因此，在这种状态下，柱电极10(以及调整用柱电极10a)的上表面被密封膜11覆盖。
适当研磨除去密封膜11和柱电极10(以及调整用柱电极10a)的上表面侧，如图18所示，使柱电极10(以及调整用柱电极10a)的上表面露出，同时使该露出的柱电极10(以及调整用柱电极10a)的上表面与密封膜11的上表面成齐平面。
如图19所示，在柱电极10的上表面形成焊料球12。然后在硅衬底2的下面，在对应于各半导体元件形成区域21的区域预定处形成预定标记(按印)。经过切块工序，得到多个图1和图2所示半导体元件，并且，得到4个图3和图4所示带有调整标记的元件。
然而，在柱电极10形成工序后的焊料球12形成工序、标记(按印)形成工序以及切块工序中，必须进行晶片状态的硅衬底2的位置配合。并且，在各柱电极10的上表面形成焊料球12之前，要在各柱电极10的上表面印刷焊料层，这时，位置配合是必要的。还有，在标记(按印)形成工序后切块工序前，进行电接点检查工序时，也必须进行晶片状态的硅衬底2的位置配合。这种情况下，将在调整标记形成区域22形成的调整用柱电极10a作为调整标记使用。
也就是，由于在具有与形成柱电极10的半导体元件形成区域21相同平面尺寸的调整标记形成区域22形成调整用柱电极10a，则即使采用分步曝光方式，进行晶片状态的硅衬底2的位置配合时，将在调整标记形成区域22形成的调整用柱电极10a作为调整标记，也易于识别，可以防止调整标记误识别的发生。
这时，调整用柱电极10a的平面形状，不同于柱电极10平面形状的圆形状，大致为十字形状，因此也不会混淆调整用柱电极10a和柱电极10，能够可靠地防止调整标记误识别的发生。
(第2实施例)
例如，如图20所示本发明的第2实施例，可以将在调整标记形成区域22周围的0记号区域，作为具有与半导体元件形成区域21相同平面尺寸而且没有柱电极的非半导体元件形成区域41。这种情况下，由于在调整标记形成区域22与半导体元件形成区域21之间，存在没有柱电极的非半导体元件形成区域41，则可以更可靠地防止调整标记误识别的发生。
以下，说明图20所示非半导体元件形成区域41的形成方法。这时，除了第1、第2曝光掩模24、25之外，预先还要准备图21所示第3曝光掩模42。该第3曝光掩模42，在方形状的玻璃板43的预定区域，对应于非半导体元件形成区域41的全部区域为透过部44，在该透过部44的周围全部形成遮光部45。
首先，利用第1曝光掩模24，对硅衬底2的半导体元件形成区域21和调整标记形成区域22进行分步曝光。然后，利用第2曝光掩模25，对4处的调整标记形成区域22进行曝光。这样，如第1实施例所述，各调整标记形成区域22，除图12所示非曝光部23b以外的全部区域都被曝光。
此后，利用第3曝光掩模42，使该第3曝光掩模42的透过部44的缘部与非半导体元件形成区域41的缘部位置配合，并进行曝光。利用第3曝光掩模42的位置配合和曝光，顺次对各非半导体元件形成区域41进行移动，在全部区域上进行。通过该曝光，在非半导体元件形成区域41的抗电镀膜全部为曝光部，即使进行显象，也不会在该区域的抗电镀膜上形成开口部。因而，即使进行电解电镀，在该区域也不形成柱电极，构成非半导体元件形成区域41。这时，在非半导体元件形成区域41，在保护膜的上表面全部形成基底金属层，但在基底金属层的上表面不形成布线，并且，如上所述，由于也未形成柱电极，则可全部除去在保护膜上表面全部形成的基底金属层。
作为第2曝光掩模25的变形例1，如图22所示，当使用形成与第1曝光掩模24的圆形状遮光部27相同直径或较其稍大直径的圆形状遮光部30的时，如图23的圆所示，在调整标记形成区域22，仅对应于抗电镀膜23的调整用柱电极形成区域的部分为非曝光部23c，形成与对应的平面形状即与柱电极10的平面形状完全相同平面形状为圆形状的调整用柱电极10a。这种情况下，由于在调整标记形成区域22形成调整用柱电极10a，则作为调整标记易于识别，可以防止调整标记误识别的发生。调整用柱电极的平面形状也可以为三角形状、方形状、其他形状等。
作为第2曝光掩模25的变形例2，如图24所示，当使用在4个正方形状的遮光部30间形成的十字形状透过部的时，如图25中4个1/4圆所示，在调整标记形成区域22，仅对应于抗电镀膜23的调整用柱电极形成区域的部分为非曝光部23d，形成与其对应的平面形状的调整用柱电极。
作为曝光掩模，可以使用在1块玻璃板上形成第1曝光掩模24和第2曝光掩模25的，也可以使用在1块玻璃板上形成第1曝光掩模24和第2曝光掩模25和第3曝光掩模42的。
(第3实施例)
图26也表示沿图1的11-11线的剖面图。该半导体元件1称为CSP(chip size package)，具有平面正方形状的硅衬底2。在硅衬底2的上表面中央部设置预定功能的半导体集成电路(未图示)，在上表面周边部由铝类金属等构成的多个连接焊盘3连接半导体集成电路。
在除连接焊盘3的中央部的硅衬底2的上表面，设置由氧化硅和氮化硅等构成的绝缘膜4，连接焊盘3的中央部通过设置在绝缘膜4的开口部5露出。在绝缘膜4的上表面设置着由环氧类树脂和聚酰亚胺类树脂等构成的保护膜(绝缘膜)6。这时，在对应于绝缘膜4的开口部5的部分的保护膜6上设置着开口部7。
从通过两开口部5、7露出的连接焊盘3的上表面到保护膜6的上表面预定处设置着由铜等构成的基底金属层8。在基底金属层8的上表面设置着由铜构成的布线9。在布线9的连接焊盘部上表面设置着由铜构成的柱电极10。
在包含布线9的保护膜6的上表面设置着由环氧类树脂和聚酰亚胺类树脂等构成的密封膜11，其上表面与柱电极10的上表面成齐平面。因此，柱电极10的上表面露出。这时，柱电极10的平面形状为圆形状。在柱电极10的露出的上表面设置焊料球12。
图27表示在制造图1和图26所示半导体元件1寸同时得到的带有调整标记的元件的平面图，图28表示沿图27的XXVIII-XXVIII线的剖面图。该带有调整标记的元件51的一部分构造与半导体元件1的一部分构造相同。
也就是，在带有调整标记的元件51的一部分中，在具有与半导体元件1的硅衬底2的平面尺寸相同平面尺寸的硅衬底2的上表面中央部设置预定功能的半导体集成电路(未图示)，在上表面周边部与半导体集成电路连接地设有多个连接焊盘3，在除了连接焊盘3的中央部以外的硅衬底2的上表面设置绝缘膜4，连接焊盘3的中央部通过设置在绝缘膜4的开口部5露出。
在带有调整标记的元件51的其他部分，在包含通过开口部5露出的连接焊盘3的上表面的绝缘膜4的上表面设置保护膜6。这时，在对应于绝缘膜4的开口部5的部分的保护膜6上不形成开口部。在保护膜6的上表面中央部和右下设置基底金属层8。在各基底金属层8的上表面设置暂时调整用柱电极10b和正式调整用柱电极10c。在保护膜6上表面设置密封膜11，其上表面和为调整用柱电极10b、10c的上表面成齐平面。
暂时调整用柱电极10b的平面形状为圆形状。正式调整用柱电极10c的平面形状与暂时调整用柱电极10b的平面形状为圆形状不同，大致为L字形状。暂时调整用柱电极10b用于进行后述的晶片状态硅衬底的暂时定位，在较大的孔中形成，例如直径是1mm。正式调整用柱电极10c用于进行后述的晶片状态硅衬底的正式定位，在较小的孔中形成，例如一边长是0.45mm，宽是0.15mm。
以下，说明上述构成的半导体元件1的制造方法。首先，如图29所示，准备晶片状态的硅衬底(半导体衬底)2。图29中，由纵线和横线围成的正方形状的无记号区域是半导体元件形成区域21，X记号区域是调整标记形成区域22。这时调整标记形成区域22具有与半导体元件形成区域21相同的平面尺寸，设置在硅衬底2的左上、右上、左下和右下4处。
图30表示沿图29的XXX-XXX线的剖面图。在该状态，半导体元件形成区域21与调整标记形成区域22为相同构造。也就是，在晶片状态硅衬底2的各区域21、22的上表面中央部形成半导体集成电路(未图示)，在上表面周边部与半导体集成电路连接地形成由铝类金属等构成的连接焊盘3。
在除连接焊盘3的中央部以外的硅衬底2的上表面形成由氧化硅等构成的绝缘膜4，连接焊盘3的中央部通过在绝缘膜4上形成的开口部5露出。在调整标记形成区域22与半导体元件形成区域21之间设置切块线52。
以下，参照图31和图32说明本制造方法使用的曝光掩模。图31所示第1曝光掩模62具有第1～第4区域63～66。在第1区域63，对应于2行2列的4个半导体元件半导体元件形成区域21，形成2行2列保护膜(绝缘膜)形成用曝光掩模63A。这时，保护膜形成用曝光掩模63A，未予图示，但在用于使保护膜6形成图案的光致抗蚀剂膜是正型时，在保护膜6的开口部7形成区域以外的区域形成遮光部。
在第2区域64，对应于2行2列的4个半导体元件形成区域21，形成2行2列再布线形成用曝光掩模64A。这时，在再布线形成用曝光掩模64A，未予图示，但在用于利用电解电镀形成布线9的光致抗蚀剂膜是正型时，在布线9形成区域以外的区域形成遮光部。
在第3区域65，对应于2行2列的4个半导体元件形成区域21，形成2行2列柱电极形成用曝光掩模65A。这时，在柱电极形成用曝光掩模65A，在用于利用电解电镀形成柱电极10的光致抗蚀剂膜是负型时，在对应于柱电极10形成区域的部分，形成圆形状的遮光部65a。
第4区域66为空闲区域。在第1曝光掩模62设置作为空间区域的第4区域66的理由是：如后述所示，由于图32所示第2曝光掩模71作为有效区域具有第1～第4 72～75，则为了使区域数与第2曝光掩模71配合。
图32所示第2曝光掩模71具有第1～第4区域72～75。在第1区域72，对应于图29左上的调整标记形成区域22，形成1个调整用柱电极形成用曝光掩模72A。这时，在调整用柱电极形成用曝光掩模72A，在中央部形成圆形状的遮光部72a，在右下沿该曝光掩模右下角部形成大致为L字形状的遮光部72b。
在第2区域73，对应于图29右上的调整标记形成区域22，形成1个调整用柱电极形成用曝光掩模73A。这时，在调整用柱电极形成用曝光掩模73A，在中央部形成圆形状的遮光部73a，在左下沿该曝光掩模左下角部形成大致为L字形状的遮光部73b。
在第3区域74，对应于图29左下的调整标记形成区域22，形成1个调整用柱电极形成用曝光掩模74A。这时，在调整用柱电极形成用曝光掩模74A，在中央部形成圆形状的遮光部74a，在右上沿该曝光掩模右上角部形成大致为L字形状的遮光部74b。
在第4区域75，对应于图29右下的调整标记形成区域22，形成1个调整用柱电极形成用曝光掩模75A。这时，在调整用柱电极形成用曝光掩模75A，在中央部形成圆形状的遮光部75a，在左上沿该曝光掩模左上角部形成大致为L字形状的遮光部75b。
按图30所示进行准备，然后，如图33所示，在包含通过开口部5露出的连接焊盘3的绝缘膜4的上表面全部，形成由环氧类树脂等构成的保护膜6。在保护膜6的上表面使正型保护膜32形成图案。这时，在保护膜6的上表面形成正型保护膜81，进行曝光。
也就是，在图31所示第1曝光掩模62的第1区域63，利用按照2行2列形成的保护膜形成用曝光掩模63A，对图29所示半导体元件形成区域21，每2行2列进行分步曝光。这样，对应于半导体元件形成区域21的保护膜81的绝缘膜4的开口部5的部分被曝光。
然后，进行显象时，在对应于绝缘膜4的开口部5的部分的保护膜81上形成开口部82。如图34所示，将保护膜81作为掩模，对保护膜6进行蚀刻时，在保护膜81的开口部82下的保护膜6形成开口部7。另一方面，在调整标记形成区域22，由于保护膜81未曝光，则在保护膜81未形成开口部，因此，在对应于绝缘膜4的开口部5的部分的保护膜6也未形成开口部。然后，剥离保护膜81。
如图35所示，在包含通过两开口部5、7露出的连接焊盘3的保护膜6的上表面全部形成基底金属层8。这时，基底金属层8可以是由无电解电镀形成的铜层，也可以是由溅射形成的铜层，还可以是在由溅射形成的钛等薄膜层上由溅射形成的铜层。
接着在基底金属层8的上表面使正型保护膜83形成图案，这时，在基底金属层8的上表面形成正型保护膜83，然后，进行曝光。也就是，在图31所示第1曝光掩模62的第2区域64，利用按照2行2列形成的再布线形成用曝光掩模64A，对图29所示半导体元件形成区域21，每2行2列进行分步曝光。这样，对应于半导体元件形成区域21的保护膜83的布线9形成区域的部分被曝光。
然后，进行显象时，在对应于布线9形成区域的部分的保护膜83形成开口部84。接着，在将基底金属层8作为电镀电流通路进行铜的电解电镀时，在保护膜83的开口部84内的基底金属层8的上表面形成布线9。另一方面，在调整标记形成区域22，保护膜83不曝光，则不会在保护膜83上形成开口部，因此在基底金属层8的上表面也不会形成再布线。然后，剥离保护膜83。
如图36所示，在包含布线9的基底金属层8的上表面使负型抗电镀膜85形成图案，这时，在包含布线9的基底金属层8的上表面形成负型抗电镀膜85，然后，进行曝光。也就是，在图31所示第1曝光掩模62的第3区域65，利用按照2行2列形成的柱电极形成用曝光掩模65A，对图29所示半导体元件形成区域21，每2行2列进行分步曝光。这样，对应于半导体元件形成区域21的保护膜85的柱电极10形成区域的部分以外被曝光。
利用在图32所示第2曝光掩模71的第1区域72形成的1个调整用柱电极形成用曝光掩模72A，对图29左上的调整标记形成区域22进行曝光。这样，对应于图29左上的调整标记形成区域22的保护膜85的两调整用柱电极10b、10c形成区域的部分以外被曝光。
利用在图32所示第2曝光掩模71的第2～第4区域73～75形成的调整用柱电极形成用曝光掩模73A～75A，对图29中剩余的3个调整标记形成区域22进行曝光。这样，对应于图29中剩余的3个调整标记形成区域22的保护膜85的两调整用柱电极10b、10c形成区域的部分以外被曝光。
然后，进行显象时，在半导体元件形成区域21，在对应于布线9的连接焊盘部即柱电极10形成区域的保护膜85上形成开口部86。并且，在调整标记形成区域22，在对应于两调整柱电极10b、10c形成区域的保护膜85上形成开口部87、88。
接着将基底金属层8作为电镀电流通路进行铜的电解电镀时，在半导体元件形成区域21，在保护膜85的开口部86内的布线9的连接焊盘部上表面形成柱电极10。并且，在调整标记形成区域22，在保护膜85的开口部87、88内的基底金属层8的上表面，形成暂时调整用柱电极10b和正式调整用柱电极10c。然后，剥离保护膜85。
如图37所示，将布线9和两调整用柱电极10b、10c作为掩模，蚀刻除去基底金属层8的不要部分，在半导体元件形成区域21，仅在布线9下残留基底金属层8，在调整标记形成区域22，仅在两调整用柱电极10b、10c下残留基底金属层8。
如图38所示，在包含柱电极10、布线9以及两调整用柱电极10b、10c的保护膜6的上表面全部形成由环氧类树脂等构成的密封膜11，其厚度稍大于柱电极10和两调整用柱电极10b、10c的高度。因此，在这种状态下，柱电极10和两调整用柱电极10b、10c的上表面被密封膜11覆盖。
接着适当地研磨除去密封膜11、柱电极10和两调整用柱电极10b、10c的上表面侧，如图39所示，使柱电极10和两调整用柱电极10b、10c的上表面露出，并使包含该露出的柱电极10和两调整用柱电极10b、10c的上表面的密封膜11的上表面平坦化。
如图40所示，在柱电极10的上表面形成焊料球12。在硅衬底2的下面，在对应于各半导体元件形成区域21的区域预定处形成预定标记(按印)。如图41所示，按切割线52切断时，得到多个图1和图26所示的半导体元件1，并且，得到4个图27和图28所示的带调整标记元件51。
然而，在柱电极10形成工序后的焊料球12形成工序、标记(按印)形成工序和切块工序中，必须进行晶片状态的硅衬底2的位置配合。并且，在各柱电极10的上表面形成焊料球12之前，有时要在各柱电极10的上表面印刷焊料层，这时，位置配合也是必要的。此外，在标记(按印)形成工序后切块工序前，进行电接点检查工序时，也必须进行晶片状态的硅衬底2的位置配合。在这种情况下，将在调整标记形成区域22形成的两调整用柱电极10b、10c作为调整标记使用。
也就是，由于在具有与形成柱电极10的半导体元件形成区域21相同平面尺寸的调整标记形成区域22，形成调整用柱电极10b、10c，则在进行晶片状态的硅衬底2的位置配合时，将在调整标记形成区域22形成的调整用柱电极10b、10c作为调整标记，容易识别，可以防止调整标记误识别的发生。
这时，暂时调整用柱电极11b，其平面形状是圆形状，与柱电极10的平面形状相同，但其直径为1mm，大于柱电极10的直径(例如0.25mm)，由于在调整标记形成区域21形成，则不会与柱电极10误识别。
可是，暂时调整用柱电极23，进行晶片状态的硅衬底2的暂时定位，正式调整用柱电极23进行晶片状态的硅衬底2的正式定位。例如，在切割装置中，具有暂时定位用照像机和正式定位用照像机。暂时定位用照像机，视野范围比较宽阔，透镜倍率比较低；正式定位用照像机，视野范围比较狭窄，透镜倍率比较高。
暂时定位是将晶片状态的硅衬底2上的正式调整用柱电极10c收容在正式定位用照像机的视野范围内。正式定位是在切割装置的情况下，切片锯正确切断晶片状态的硅衬底2的切割线52，由于是暂时定位后的定位，则可进行高精度的定位。
这时，由于正式调整用柱电极10c的平面形状与暂时调整用柱电极10b的平面形状为圆形状不同，大致为L字形状，则不会混淆两调整用柱电极10b、10c，能够可靠防止调整标记误识别的发生。
上述实施例中，使用图31和图32分别所示的第1和第2曝光掩摸62、71，必须有2个称为标度线的分步曝光用曝光掩模，因此，曝光掩模制作费用提高，在柱电极形成工序中必须交换曝光掩模，工序时间拉长。下面，参照图42说明用1个曝光掩模就可以完成的另一种曝光掩模。
图42所示第1曝光掩模62与图31所示情况的不同点是：在第4区域66，将图32所示4个调整用柱电极形成用曝光掩模72A～75A形成为2行2列。这时，调整用柱电极形成用曝光掩模72A配置在右下，调整用柱电极形成用曝光掩模73A配置在左下，调整用柱电极形成用曝光掩模74A配置在右上，调整用柱电极形成用曝光掩模75A配置在左上。
在第1曝光掩模62的第1～第3区域63～65形成的曝光掩模数，不限于2行2列，例如可以为2行4列。这时例如，如图43的变形例1所示，在第4区域66，可以将8个调整用柱电极形成用曝光掩模81～88形成为2行4列。这时，由于带有调整标记的元件(即半导体元件)的平面形状是长方形状，则调整用柱电极形成用曝光掩模81～88也为长方形状。
在调整用柱电极形成用曝光掩模81，在左上沿该曝光掩模的左上角部形成大致L字形状的遮光部81a。在调整用柱电极形成用曝光掩模82，在右上沿该曝光掩模的右上角部形成大致L字形状的遮光部82a。在调整用柱电极形成用曝光掩模83，在左边中央部形成圆形状的遮光部83a。在调整用柱电极形成用曝光掩模84，在右边中央部形成圆形状的遮光部84a。
在调整用柱电极形成用曝光掩模85，在左边中央部形成圆形状的遮光部85a。在调整用柱电极形成用曝光掩模86，在右边中央部形成圆形状的遮光部86a。在调整用柱电极形成用曝光掩模87，在左下沿该曝光掩模的左下角部形成大致L字形状的遮光部87a。在调整用柱电极形成用曝光掩模88，在右下沿该曝光掩模的右下角部形成大致L字形状的遮光部88a。
在曝光掩模6的第1～第3区域63～65形成的曝光掩模数，例如也可以为4行3列。这时，如图44的变形例2所示，在第4区域66，可以将12个调整用柱电极形成用曝光掩模91～102形成为4行3列。这时，由于带有调整标记的元件(即半导体元件)的平面形状是长方形状，则调整用柱电极形成用第2曝光掩模71～82也为长方形状。并且，无记号的调整用柱电极形成用曝光掩模91、94、96、97、99、102，都是空闲掩模，不形成遮光部。
在调整用柱电极形成用曝光掩模92，在左上沿该曝光掩模的左上角部形成大致L字形状的遮光部92a。在调整用柱电极形成用曝光掩模93，在右上沿该曝光掩模的右上角部形成大致L字形状的遮光部93a。在调整用柱电极形成用曝光掩模95，在中央部形成圆形状的遮光部95a。在调整用柱电极形成用曝光掩模98，在中央部形成圆形状的遮光部92a。在调整用柱电极形成用曝光掩模100，在左下沿该曝光掩模左下角部形成大致L字形状的遮光部100a。在调整用柱电极形成用曝光掩模101，在右下沿该曝光掩模右下角部形成大致L字形状的遮光部101a。
暂时调整用柱电极10b的平面形状不限于圆形状，例如可以为正方形状。正式调整用柱电极10c的平面形状不限于大致L字形状，例如可以为大致十字形状。
Claims (13)
1.一种半导体元件，其特征是具有：
半导体衬底，包括上表面，该上表面具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；
多个连接焊盘，形成在各个上述半导体元件形成区域；
绝缘膜，在包括上述连接焊盘的除其各自的中央部分以外的部分之上的所有上述半导体元件形成区域内、以及在上述至少一个调整标记形成区域之内，形成在上述半导体衬底的上述上表面上；
多个柱电极，形成在各个上述半导体元件形成区域内的上述绝缘膜的上侧，而且各个柱电极至少电连接到对应的一个上述连接焊盘上；及
用于进行暂时调整的暂时调整用柱电极和用于进行正式调整的正式调整用柱电极，形成在各调整标记形成区域内的上述绝缘膜的上侧，而且个数少于在各半导体元件形成区域内形成的上述柱电极，上述正式调整用柱电极的平面尺寸小于上述暂时调整用柱电极；
密封膜，由有机树脂形成，且形成在各个上述半导体元件形成区域内的上述柱电极之间、并在各调整标记形成区域内的上述调整用柱电极的外部；
其中，各调整用柱电极的上表面被露出到外部，而且与上述密封膜的上表面成齐平面。
2.如权利要求1记载的半导体元件，其中，上述正式调整用柱电极具有与上述暂时调整用柱电极的平面形状不同的平面形状。
3.如权利要求1记载的半导体元件，其中，上述正式调整用柱电极具有与上述柱电极的平面形状相同的平面形状。
4.如权利要求1记载的半导体元件，其中，上述正式调整用柱电极具有柱状的形状，而且上述正式调整用柱电极的沿着平行于上述半导体衬底的上述上表面的平面所截取的任意横截面，具有基本相同的面积。
5.如权利要求1记载的半导体元件，其中，上述半导体衬底至少在三个部分包括至少一个上述调整标记形成区域，上述三个部分包括位于一对对角线的角部的两个部分。
6.一种半导体元件，其特征是具有：
半导体衬底，具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；
多个柱电极，形成在各个上述半导体元件形成区域内；及
多个调整用柱电极，形成在各个上述调整标记形成区域，而且个数少于在各个上述半导体元件形成区域形成的上述柱电极；
其中，上述调整用柱电极包括具有不同平面形状的多种调整用柱电极，包括具有平面面积且用于进行暂时调整的暂时调整用柱电极、和具有平面面积且用于进行正式调整的正式调整用柱电极，上述正式调整用柱电极的上述平面面积小于上述暂时调整用柱电极的上述平面面积。
7.如权利要求6记载的半导体元件，其中，上述暂时调整用柱电极具有圆形的平面形状。
8.如权利要求6记载的半导体元件，其中，上述正式调整用柱电极具有大致L形的平面形状。
9.如权利要求6记载的半导体元件，其中，上述正式调整用柱电极具有大致十字形状的平面形状。
10.一种半导体元件，其特征是具有：
半导体衬底，包括上表面，该上表面具有多个半导体元件形成区域及至少一个调整标记形成区域，上述调整标记形成区域的平面尺寸与一个上述半导体元件形成区域的平面尺寸相同；
多个连接焊盘，形成在各个上述半导体元件形成区域；
绝缘膜，在包括上述连接焊盘的除其各自的中央部分以外的部分之上的所有上述半导体元件形成区域内、以及在上述至少一个调整标记形成区域之内，形成在上述半导体衬底的上述上表面上；
多个金属膜，形成在上述绝缘膜上；
多个柱电极，形成在各个上述半导体元件形成区域内的上述绝缘膜的上述金属膜上，而且各个柱电极至少电连接到对应的一个上述连接焊盘上；及
多个调整用柱电极，形成在各个调整标记形成区域内的上述绝缘膜的上述金属膜上，而且个数少于在各个上述半导体元件形成区域形成的上述柱电极；
密封膜，由有机树脂形成，且形成在各个上述半导体元件形成区域内的上述柱电极之间、并在各调整标记形成区域内的上述调整用柱电极的外部；
其中，各调整用柱电极的上表面被露出到外部，而且与上述密封膜的上表面成齐平面。
11.如权利要求10记载的半导体元件，其中，上述调整用柱电极包括具有不同平面形状的多种调整用柱电极，包括具有平面面积且用于进行暂时调整的暂时调整用柱电极、和具有平面面积且用于进行正式调整的正式调整用柱电极。
12.如权利要求10记载的半导体元件，其中，上述正式调整用柱电极具有大致L形的平面形状。
13.如权利要求10记载的半导体元件，其中，上述正式调整用柱电极具有大致十字形状的平面形状。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003147448A JP3988679B2 (ja) | 2003-05-26 | 2003-05-26 | 半導体基板 |
| JP147448/2003 | 2003-05-26 | ||
| JP320581/2003 | 2003-09-12 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100631607A Division CN100352048C (zh) | 2003-05-26 | 2004-05-26 | 半导体元件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1953167A true CN1953167A (zh) | 2007-04-25 |
| CN100499094C CN100499094C (zh) | 2009-06-10 |
Family
ID=33533969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200610162516 Expired - Lifetime CN100499094C (zh) | 2003-05-26 | 2004-05-26 | 半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3988679B2 (zh) |
| CN (1) | CN100499094C (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101765910B (zh) * | 2007-08-10 | 2013-01-02 | 富士通半导体股份有限公司 | 半导体元件的选取方法、半导体器件及其制造方法 |
| CN107424980A (zh) * | 2016-04-28 | 2017-12-01 | 株式会社吉帝伟士 | 半导体封装件及半导体封装件的制造方法 |
| CN110556342A (zh) * | 2018-06-01 | 2019-12-10 | 艾普凌科有限公司 | 半导体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5247998B2 (ja) * | 2006-08-11 | 2013-07-24 | 株式会社テラミクロス | 半導体装置の製造方法 |
| US8264092B2 (en) | 2007-07-12 | 2012-09-11 | Nxp B.V. | Integrated circuits on a wafer and method of producing integrated circuits |
| JP2009266995A (ja) * | 2008-04-24 | 2009-11-12 | Casio Comput Co Ltd | 半導体装置の製造方法 |
-
2003
- 2003-05-26 JP JP2003147448A patent/JP3988679B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-26 CN CN 200610162516 patent/CN100499094C/zh not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101765910B (zh) * | 2007-08-10 | 2013-01-02 | 富士通半导体股份有限公司 | 半导体元件的选取方法、半导体器件及其制造方法 |
| CN107424980A (zh) * | 2016-04-28 | 2017-12-01 | 株式会社吉帝伟士 | 半导体封装件及半导体封装件的制造方法 |
| CN110556342A (zh) * | 2018-06-01 | 2019-12-10 | 艾普凌科有限公司 | 半导体装置 |
| CN110556342B (zh) * | 2018-06-01 | 2023-09-12 | 艾普凌科有限公司 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004349611A (ja) | 2004-12-09 |
| CN100499094C (zh) | 2009-06-10 |
| JP3988679B2 (ja) | 2007-10-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
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|
| CX01 | Expiry of patent term |
Granted publication date: 20090610 |
|
| CX01 | Expiry of patent term |