JP2006186123A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006186123A
JP2006186123A JP2004378564A JP2004378564A JP2006186123A JP 2006186123 A JP2006186123 A JP 2006186123A JP 2004378564 A JP2004378564 A JP 2004378564A JP 2004378564 A JP2004378564 A JP 2004378564A JP 2006186123 A JP2006186123 A JP 2006186123A
Authority
JP
Japan
Prior art keywords
rewiring
semiconductor device
post
identification mark
identification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004378564A
Other languages
English (en)
Other versions
JP4471213B2 (ja
Inventor
Yoshimasa Kushima
好正 久島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2004378564A priority Critical patent/JP4471213B2/ja
Priority to US11/315,348 priority patent/US20060138657A1/en
Publication of JP2006186123A publication Critical patent/JP2006186123A/ja
Application granted granted Critical
Publication of JP4471213B2 publication Critical patent/JP4471213B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の突起電極と配線端子との位置合せを正確に行うことができると共に裏面を下にして収納された半導体装置の方向を容易に確認できる手段を提供する。
【解決手段】半導体基板の回路素子に電気的に接続する再配線９と、再配線９に電気的に接続するポスト１０と、再配線９とポスト１０とを封止する封止層１５とを備えた半導体装置１において、半導体装置１の方向を認識するための識別マーク１４の形状を断面形状とする柱状の識別突起１２を設け、この識別突起１２を再配線９上にポスト１０と同時に形成すると共に、識別突起１２の突起端面１２ａを封止層１５のおもて面に露出させ、半導体装置のおもて面の識別マーク１４として用いる。
【選択図】図１

Description

本発明は、複数の回路素子を形成した半導体ウェハを個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置およびその製造方法に関する。
近年、電子機器の小型化、多機能化に伴い、配線基板上の部品の実装密度が高まってきており、その高密度化の結果として半導体装置の小型化およびピン間の狭小化や多ピン化が促進され、半導体装置の小型化の要求を満たすために半導体ウェハを個片に分割したときの大きさと略同等の大きさを有するウェハレベルチップサイズパッケージ型の半導体装置が主流になってきている。
このようなウェハレベルチップサイズパッケージ型の従来の半導体装置においては、半導体基板のおもて面に形成された回路素子に電気的に接続する再配線と、この再配線に電気的に接続するポストとを封止層により封止してポストのポスト端面に突起電極を設けた半導体装置の裏面（突起電極が設けられた面の反対側の面）にピンマークを捺印し、このピンマークにより半導体ウェハから個片に分割された半導体装置をテープ＆リールやトレイにその方向を揃えて一旦収納し、収納された半導体装置を配線基板に実装するときにピンマークを用いて半導体装置の突起電極と配線基板の配線端子との位置合せを行っている（例えば、特許文献１参照。）。
特開２００３−６０１２０号公報（主に第５頁段落００３７−第６頁段落００４１、第４図）
しかしながら、上述した従来の技術においては、半導体装置の裏面にピンマークを設けて個片に分割された半導体装置のテープ＆リールやトレイへの収納を行っているため、通常裏面を下にして収納するトレイに収納した半導体装置の方向を作業員等が目視で確認することが困難になるという問題がある。
また、半導体装置の裏面に捺印したピンマークを用いて半導体装置の突起電極と配線基板の配線端子との位置合せを行っているため、半導体ウェハを個片に分割するときの切断精度やピンマークの捺印精度のバラツキにより、突起電極の位置を正確に認識することが難しく、突起電極と配線端子との位置ずれが生ずる場合があるという問題がある。
本発明は、上記の問題点を解決するためになされたもので、突起電極と配線端子との位置合せを正確に行うことができると共に裏面を下にして収納された半導体装置の方向を容易に確認できる手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体基板と、該半導体基板の回路形成面に形成される回路素子と、該回路素子に電気的に接続する再配線と、該再配線に電気的に接続するポストと、前記再配線とポストとを封止する封止層とを備えた半導体装置において、柱状の識別突起を前記再配線上に形成して前記ポストに並設すると共に、前記封止層のおもて面に露出した前記識別突起の突起端面を装置の方向を認識するための識別マークとしたことを特徴とする。
このように、本発明は、ウェハ状態で半導体基板のおもて面側に識別突起を形成することが可能になり、半導体ウェハに形成されたポストのポスト端面に形成される突起電極との位置精度を向上させることができ、封止層のおもて面に露出した突起端面の形状を識別マークとして用いて突起電極の位置を精度よく認識することができ、半導体装置の実装時の配線端子との位置合せを正確に行うことができると共に、半導体装置のおもて面に識別マークを設けることができ、裏面を下にして収納された半導体装置の方向を容易に確認することができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置およびその製造方法の実施例について説明する。
図１は実施例１の半導体装置を示す上面図、図２は図１のＡ−Ａ断面線に沿った断面図である。
図１、図２において、１は半導体装置であり、ウェハレベルチップサイズパッケージ型の半導体装置である。
２はシリコンからなる半導体基板であり、そのおもて面には図示しない半導体素子を配線で接続した複数の回路素子が形成されている（この回路素子が形成される半導体基板２のおもて面を回路形成面３という。）。
４は２酸化珪素等で形成された絶縁層であり、半導体基板２の回路形成面３上に形成され、半導体基板２に形成された各回路素子の上部には図示しないコンタクトホールが形成される。またこのコンタクトホールの内部には図示しない導電層が形成されている。
５は絶縁層４上に形成された電極パッドであり、シリコンを含有するアルミニウム等で形成され、コンタクトホールの内部に形成された導電層を介して対応する回路素子に電気的に接続されている。
６は窒化シリコン等で形成されたパッシベーション膜であり、絶縁層４の上部および電極パッド５の周縁部を覆う保護膜である。
７はポリイミド等で形成された層間絶縁膜であり、パッシベーション膜６上に形成され、半導体基板２に加えられる応力を緩和する機能を有している。
８は金属薄膜層であり、層間絶縁膜７および電極パッド５上に形成されている。
なお、金属薄膜層８は単層でも複合層でも良いが、上層および下層からなる複合層で構成されることが好ましい。この場合に下層は電極パッド５との密着度が強く、上層を構成する物質が半導体基板２側へ拡散することを防止することができる材料であればどのような材料でもよく、例えばチタンが用いられる。また上層はその上にメッキ等により形成される金属配線層との密着度が強い材料であればどのような材料でもよく、例えば銅が用いられる。
９は再配線であり、金属薄膜層８上に形成した金属配線層をエッチングして形成した配線パターンであって、再配線９上の所定の位置に再配線９と同一の材料で形成されたポスト１０と電極パッド５とを電気的に接続する機能を有している。
本実施例のポスト１０は、図１、図２に示すように略８角形に形成された再配線９上に形成された略円形の断面形状を有する柱状部材である。
１２はポスト１０に並設された識別突起であり、図示しない回路素子とは電気的に接続されていない、つまり電気的に非導通とされた再配線９（非導通再配線１３という。）上にポスト１０と同一の材料で形成された一様な断面形状を有する柱状部材であって、その突起端面１２ａの形状が識別マーク１４として機能する。
１５はエポキシ樹脂等の封止樹脂で形成された封止層であり、ポスト１０のポスト端面１０ａおよび識別突起１２の突起端面１２ａを除く半導体基板２の回路形成面３側の全面を覆うように、つまり層間絶縁膜７、金属薄膜層８、再配線９、非導通再配線１３およびポスト１０と識別突起１２の側面を覆うように形成されており、封止層１５のおもて面とポスト端面１０ａおよび突起端面１２ａとは同一平面に位置している。これにより突起端面１２ａが封止層１５のおもて面に露出して識別マーク１４が封止層１５のおもて面に形成される。
１６は半田等で形成された突起電極であり、ポスト１０のポスト端面１０ａ上に形成された後述する配線基板４０の配線端子４３と接合される電極であって、半導体装置１の外部端子として機能する。つまり半導体基板２に形成された回路素子は、電極パッド５、金属薄膜層８、再配線９、ポスト１０および突起電極１６を介して外部装置と接続される。
上記の識別マーク１４は、半導体装置１の方向を認識するためのマークであり、本実施例では封止層１５のおもて面の一つの角部１５ａに形成された三角形、つまり近接するポスト１０が接続する再配線９の８角形の一の再配線側面９ａと少なくとも一部が図１に示す所定の間隔Ｋを隔てて形成された近接辺１４ａである斜辺と、封止層１５の角部１５ａを形成する２つの封止層側面１５ｂにそれぞれ平行に形成された２つの側辺１４ｂとで構成された形状であって、半導体装置１が図１に示すように四角形の場合には近接辺１４ａである斜辺と直交する２つの側辺１４ｂとで形成される直角三角形となり、本実施例では近接辺１４ａを再配線側面９ａと平行に形成しているので直角二等辺三角形である。
また、識別マーク１４を設ける場所は、回路素子に導通する再配線９が直下に存在しない場所であればどこでもよいが、角部１５ａのように半導体装置１の封止層１５の角部とすれば比較的広い面積が確保しやすいので好適である。
以下に、図３から図５を用いて実施例１の半導体装置の製造方法について説明する。
図３、図５は実施例１の半導体装置の製造工程を示す説明図であり、図３は突起電極１６が形成されるまでの工程をＰで示す工程に従って示し、図５は図４に示す半導体ウェハ２０を個片に分割するまでの工程をＰＡで示す工程に従って示したものである。
なお、図３は半導体ウェハ２０に形成される１つの半導体装置１の部分を取出して示してある。
Ｐ１、円柱状のシリコンをスライスして形成された円形の半導体基板２の回路形成面３に、図示しない複数の回路素子を形成し、各回路素子の上部に図示しないコンタクトホールを設けた絶縁層４を形成する。このコンタクトホール内部には図示しない導電層が形成されている。
次いで、シリコンを含有するアルミニウム膜をスパッタリング法によって絶縁層４上に堆積し、これを所定の形状にエッチングして回路素子の所定の部位と電気的に接続する電極パッド５を絶縁層４上に残存させる。
電極パッド５の形成後に、電極パッド５と絶縁層４上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜からなるパッシベーション膜６を形成して電極パッド５の部位をエッチングにより除去し、パッシベーション膜６および電極パッド５上にポリイミドからなる層間絶縁膜７を形成して電極パッド５の部位をエッチングにより除去する。
そして、熱処理により層間絶縁膜７を熱硬化させ、硬化した層間絶縁膜７のおもて面をアルゴンガス等の不活性ガス雰囲気中でのプラズマエッチングにより改質して金属薄膜層８の密着度を向上させ、スパッタリング法により層間絶縁膜７および電極パッド５上に金属薄膜層８を形成する。
Ｐ２、リソグラフィ等により金属薄膜層８上にレジスト２１を形成して再配線９および非導通再配線１３を形成する部位以外の領域をマスキングし、露出している金属薄膜層８上にメッキにより再配線９および非導通再配線１３を形成する。
Ｐ３、アセトン等の剥離剤を用いてレジスト２１を除去し、再度リソグラフィ等により金属薄膜層８および再配線９、非導通再配線１３上にレジスト２２を形成してポスト１０および識別突起１２を形成する部位以外の領域をマスキングし、露出している再配線９および非導通再配線１３上にメッキにより再配線９と同一の材料でポスト１０および識別突起１２を形成する。
Ｐ４、レジスト２２を剥離剤によって除去し、露出した金属薄膜層８を酸素ガス雰囲気中でのプラズマエッチングにより除去し、露出した層間絶縁膜７の表層をウエットエッチングによって除去する。これにより再配線９を流れる電流が層間絶縁膜７の表層を介して他の再配線９や非導通再配線１３にリークするのを防止すると共に非導通再配線１３と回路素子との導通を確実に遮断することができる。
Ｐ５、半導体ウェハ２０の全体を図示しない封止金型に挿入し、この封止金型内部に封止樹脂を注入して半導体基板２の回路形成面３側を封止し、これを硬化させて封止層１５を形成する。
Ｐ６、封止層１５の表層を研磨して研磨後のおもて面にポスト１０のポスト端面１０ａおよび識別突起１２の突起端面１２ａを露出させる。これにより封止層１５のおもて面とポスト端面１０ａおよび突起端面１２ａとが同一平面に位置すると共に層間絶縁膜７、金属薄膜８、再配線９、非導通再配線１３およびポスト１０と識別突起１２の側面が封止層１５により封止される。
Ｐ７、スクリーン印刷法等によりポスト１０のポスト端面１０ａに略半球形状の突起電極１６を形成する。
以上の工程により、図４に示す個片に分割される前の複数の半導体装置１が形成された半導体ウェハ２０が形成され、これらの半導体装置１は縦横に設けられた複数のスクライブ領域２５によって互いの間を離間した状態で形成されている。
このようにして形成された半導体ウェハ２０を個片に分割して半導体装置１を製造する製造工程を図５を用い、ＰＡで示す工程に従って説明する。
なお、図５に示す半導体ウェハ２０は図示の都合上主要な部位にのみ符号を付しているが、上記の全ての構成を備えた半導体ウェハ２０である。
ＰＡ１、リング形状のウェハリング３０と紫外線の照射により接着力が低下する特性を有するＵＶテープ等のダイシングシート３１とを備えたウェハ保持具３２に、反転させた半導体ウェハ２０の突起電極１６をダイシングシート３１に貼り付け、ウェハ保持具３２に半導体ウェハ２０を固定する。
ＰＡ２、半導体ウェハ２０を固定したウェハ保持具３２をダイヤモンド砥石等の砥石３３を備えた図示しない研磨装置に設置し、砥石３３により半導体ウェハ２０の半導体基板２の裏面３４を研磨する。
ＰＡ３、半導体基板２の裏面３４の研磨後に、半導体ウェハ２０を固定したウェハ保持具３２をブレード３５と図示しない赤外線カメラを備えたダイシング装置に設置し、赤外線カメラによって半導体基板２の回路形成面３側に形成された電極パッド５や再配線９等のパターン形状を半導体基板２の裏面３４から認識して半導体ウェハ２０のおもて面に存在するスクライブ領域２５を認識し、その中心線上にブレード３５を位置させる。
ＰＡ４、そして、ブレード３５をスクライブ領域２５の中心線上、つまりスクライブラインに沿って移動させ、半導体ウェハ２０を縦横に切断して半導体ウェハ２０を個片、つまり半導体装置１に分割する。
その後、個片に分割した半導体ウェハ２０をダイシングシート３１と共にエクスパンドリングに移し替え、ダイシングシート３１に紫外線を照射してその接着力を低下させ、ダイシングシート３１を半導体ウェハ２０の外周方向へ引き伸ばして各半導体装置１間の隙間を広げ、広げた隙間を用いて画像認識装置を備えた図示しないオートハンドラーにより半導体装置１をダイシングシート３１から取り外してテープ＆リールまたはトレイに一旦収納する。
このとき、オートハンドラーにより持上げられた半導体装置１の封止層１５のおもて面に形成された識別マーク１４の位置をオートハンドラーがその画像認識装置により認識し、後述する識別マーク１４が設けられた象限により半導体装置１の方向を同一方向に揃えてテープ＆リールまたはトレイに収納する。この場合にトレイには通常突起電極１６を上にして収納される。
このようにして、図１および図２に示したウェハレベルチップサイズパッケージ型の半導体装置１が製造される。
上記のトレイ等に一旦収納された半導体装置１を配線基板４０に実装するときの実装工程について、図６にＰＢで示す工程に従って説明する。
図６は実施例１の半導体装置の実装工程を示す説明図である。
ＰＢ１、一旦トレイ等に収納された半導体装置１は、画像認識装置を備えた図示しない自動実装装置によってトレイ等から取出されて配線基板４０の上方へ搬送され、突起電極１６を配線基板４０に向けて保持される。
このとき、自動実装装置は、その画像認識装置によりハーフミラー４２が反射する半導体装置１の封止層１５のおもて面に露出している識別突起１２の突起端面１２ａ、つまり識別マーク１４の形状を認識し、認識した識別マーク１４により特定の突起電極１６の位置と半導体装置１の方向を認識する。
ＰＢ２、そして、認識した特定の突起電極１６を接合する配線端子４３の直上に位置させると共に所定の方向に向けた半導体装置１を配線基板４０の方向に降下させ、各配線端子４３とそれに対応する突起電極１６とを接合する。
上記のようにして、本実施例の半導体装置１の配線基板４０への実装が行われる。
このように、本実施例の半導体装置１は、その封止層１５のおもて面にウェハ状態でポスト１０と同時に形成された識別突起１２の突起端面１２ａを露出させ、これを識別マーク１４として用いるので、半導体ウェハ２０の分割時の切断精度等に関わらずポスト１０のポスト端面１０ａに形成された突起電極１６と識別マーク１４の位置精度が向上し、ハーフミラー４２等を用いて識別マーク１４を直接認識すれば特定の突起電極１６の位置を精度よく認識することができ、半導体装置１の配線基板４０への実装時の位置ずれを防止することができる。
以上説明したように、本実施例では、ポストに並設した識別突起の断面形状を識別マークの形状とし、その突起端面を封止層のおもて面に露出させるようにしたことによって、ウェハ状態で半導体基板のおもて面側に識別突起を形成することが可能になり、半導体ウェハに形成されたポストのポスト端面に形成される突起電極との位置精度を向上させることができ、封止層のおもて面に露出した突起端面の形状を識別マークとして用いて突起電極の位置を精度よく認識することができ、半導体装置の実装時の配線端子との位置合せを正確に行うことができると共に、半導体装置のおもて面に識別マークを設けることができ、裏面を下にして収納された半導体装置の方向を作業者等が容易に確認することができる。
また、半導体ウェハの製造工程における再配線にポスト形成する工程で、ポストと識別突起とを同時に形成するようにしたことによって、ポスト端面に形成される突起電極と識別マークの位置精度を更に向上させることができる。
更に、識別突起を回路素子とは非導通として形成するようにしたことによって、識別突起へ入力される外部からの電気ノイズ等のノイズが回路素子に伝わることを防止することができる。
更に、識別マークの形状を三角形としたことによって、突起電極の形状（通常は円）との区別が容易になり、画像認識装置を用いた半導体装置の方向の認識を容易に行うことができると共に、作業員等の目視によっても容易に半導体装置の方向の認識することができ、目視検査の作業性を向上させることができる。
更に、識別マークを半導体装置の封止層の一つの角に設けるようにしたことによって、回路素子に導通する再配線が直下に存在しない比較的広い場所の確保が容易になり、比較的大きな面積を有する識別マークを容易に設けることができ、画像認識装置等による認識をより容易に行うことができる。
このことは、特に小型の半導体体装置１に本実施例の識別マーク１４を設ける場合に有効である。例えば、図７は実施例１の識別マークを小型の半導体装置に形成した例を示す上面図、図８は図７のＢ部拡大図である。
図７に示す半導体装置１は、封止層１５の封止層側面１５ｂの長さ、つまり１辺の長さが２ｍｍの正方形であり、ポスト１０および突起電極１６が０．３ｍｍピッチで３６個フルマトリックスで配置されている。
識別マーク１４は、画像認識装置による認識を容易にするためにはその面積を少なくとも０．０１１２５ｍｍ２とする必要がある。
また、識別突起１２の形成には、前述のように回路素子に導通する再配線９が直下に存在しない場所、回路素子とは非導通の非導通再配線１３が形成できる場所で、かつ図８の拡大図に示すように近接するポスト１０が接続している再配線９の再配線側面９ａと対向する識別突起１２が形成される非導通再配線１３の非導通再配線側面１３ａとの隙間Ｓを封止樹脂の流動を妨げない最小隙間である０．０３ｍｍ以上とする必要があり、識別突起１２と非導通再配線１３との各側面間の段差はレジストマスクの形成やエッチングの精度を考慮して０．０１ｍｍ以上と、側辺１４ｂと封止層１５の封止層側面１５ｂとの距離は半導体ウェハ２０を個片に分割するときの切断精度を考慮して０．０２ｍｍ以上とする必要がある。
これらの識別マーク１４とその識別突起１２の設置条件で、識別マーク１４を図７に示す半導体装置１の封止層１５の角部１５ａに形成すると、図８に示すように再配線側面９ａと近接辺１４ａとの所定の間隔Ｋを最小値の０．０４（＝０．０３＋０．０１）ｍｍに、側辺１４ｂと封止層側面１５ｂとの距離を０．０５ｍｍに設定すれば、側辺１４ｂの長さが０．１５ｍｍの直角二等辺三角形（面積０．０１１２５ｍｍ２）を識別マーク１４の形状とすることができる。
このように半導体装置１が非常に小さく、かつ比較的多くの突起電極等がフルマトリックスで配置されている場合おいても、上記設置条件で形成される識別マークの形状を三角形とすることで、角部に設ける識別マークの面積を他の形状、例えば四角形や円に較べて大きくすることができ、小型の半導体装置に設ける識別マークの認識性を向上させることができる。
なお、本実施例では、識別マーク１４を封止層１５のおもて面の一つの角部１５ａに形成する場合を例に説明したが、識別マーク１４を設ける場所は前記に限らず、上記の設置条件を満たす場所であればどこに設けてもよい。例えば、図９は実施例１の識別マークを他の部位に形成した例を示す部分拡大図である。
図９に示す半導体装置１は、１辺の長さが２ｍｍの正方形であり、ポスト１０および突起電極１６が０．５ｍｍピッチで１６個フルマトリックスで配置され、小型ではあるが突起電極１６等が比較的大きいピッチのフルマトリックスで配置されているものである。
この場合にも、近接するポスト１０が接続する再配線９の８角形の一の再配線側面９ａと所定の間隔Ｋを隔てて形成された近接辺１４ａである斜辺と、封止層１５の角部１５ａを形成する２つの封止層側面１５ｂにそれぞれ平行に形成された２つの側辺１４ｂとで構成された直角二等辺三角形を前記の設置条件を満たすように形成すれば、側辺１４ｂの長さが０．２ｍｍの直角二等辺三角形（面積０．０２ｍｍ２）を識別マーク１４の形状とすることができる。
このように、識別マーク１４は封止層１５の角部に設ける必要はなく、封止層１５のおもて面の角部を結ぶ対角線の交点、つまり中心点の近傍を除く部位であれば、封止層１５のおもて面を中心点で直交する各封止層側面１５ｂと平行な２本の線で４つに区切った象限を識別マークにより特定して半導体装置の方向を認識できるので、どこに設けても上記と同様の効果を得ることができる。
また、上記で示した直角三角形や直角二等辺三角形等の正三角形を除く三角形や等脚台形を除く台形、ホームベース状の形状等の各辺の挟み角やその形状全体で方向を特定できる図形（指向性図形という。）とし、半導体装置の方向を特定するための挟み角等を予め設定しておけば、識別マーク１４を中心点の近傍に設けることが可能になる。つまり指向性図形を識別マークの形状とすれば、封止層１５のおもて面の上記の設置条件を満たす部位のどこにでも識別マークを設けることができる。
図１０は実施例２の半導体装置の角部近傍を示す部分拡大図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図１０に示す半導体装置１は、１辺の長さが２ｍｍの正方形であり、ポスト１０および突起電極１６が０．４ｍｍピッチで２５個フルマトリックスで配置され、小型でかつ角部１５ａの面積が比較的狭いものである。
この場合に識別マーク１４は、近接するポスト１０が接続する再配線９の８角形の一の再配線側面９ａと所定の間隔Ｋを隔てて形成された近接辺１４ａと、封止層１５の角部１５ａを形成する２つの封止層側面１５ｂにそれぞれ平行に形成された２つの側辺１４ｂと、近接するポスト１０の再配線９の一の再配線側面９ａに隣接する他の再配線側面９ｂと所定の間隔Ｋを隔て、かつ側辺１４ｂと平行な伸長辺５０とで構成され、伸長辺５０と側辺１４ａとで構成された２つの伸長部５１を有する三角形として形成されている。
この２つの伸長部５１を有する三角形である識別マーク１４を上記の設置条件で、半導体装置１の封止層１５の角部１５ａに形成すると、図１０に示すように再配線側面９ａ、９ｂと近接辺１４ａおよび伸長辺５０との所定の間隔Ｋを最小値の０．０４ｍｍに、側辺１４ｂと封止層側面１５ｂとの距離を最小値の０．０２ｍｍに、側辺１４ｂの長さを０．１８ｍｍに、側辺１４ｂと伸長辺５０との距離（伸長部５１の幅）を０．０３ｍｍにとした図形（面積０．０１３１ｍｍ２）を識別マーク１４の形状とすることができる。
このように、識別マークを伸長部を有する三角形とすることによって、狭い場所であっても、識別マークの面積を容易に拡大することができ、画像認識装置等による認識を容易にして上記実施例１と同様の効果を得ることができる。
なお、上記各実施例においては、識別マークの形状を構成する各辺の挟み角は厳密に角を持つ形状として示したが、角の先端に丸みを持たせるようにしてもよい。要は識別マークとして設定した図形（三角形等）を認識できれば足りる。
また、上記ＰＡ４の工程で半導体ウェハを個片に分割する前、または分割後に半導体装置の裏面、つまり半導体基板の回路形成面の反対側の面にスタンプまたはレーザによりピンマークを捺印するようにしてもよい。このように半導体装置のおもて面と裏面に識別マークとピンマークを設ければ、テープ＆リールやトレイへの収納時にどちらの方向を上にしても容易に半導体装置の方向を確認することができる。
実施例１の半導体装置を示す上面図 図１のＡ−Ａ断面線に沿った断面図 実施例１の半導体装置の製造工程を示す説明図 実施例１の半導体ウェハを示す上面図 実施例１の半導体装置の製造工程を示す説明図 実施例１の半導体装置の実装工程を示す説明図 実施例１の識別マークを小型の半導体装置に形成した例を示す上面図 図７のＢ部拡大図 実施例１の識別マークを他の部位に形成した例を示す部分拡大図 実施例２の半導体装置の角部近傍を示す部分拡大図
符号の説明
１ 半導体装置
２ 半導体基板
３ 回路形成面
４ 絶縁層
５ 電極パッド
６ パッシベーション膜
７ 層間絶縁膜
８ 金属薄膜層
９ 再配線
９ａ 再配線側面
１０ ポスト
１０ａ ポスト端面
１２ 識別突起
１２ａ 突起端面
１３ 非導通再配線
１３ａ 非導通再配線側面
１４ 識別マーク
１４ａ 近接辺
１４ｂ 側辺
１５ 封止層
１５ａ 角部
１５ｂ 封止層側面
１６ 突起電極
２０ 半導体ウェハ
２１、２２ レジスト
２５ スクライブ領域
３０ ウェハリング
３１ ダイシングシート
３２ ウェハ保持具
３３ 砥石
３４ 裏面
３５ ブレード
４０ 配線基板
４２ ハーフミラー
４３ 配線端子
５０ 伸長辺
５１ 伸長部

Claims (8)

  1. 半導体基板と、該半導体基板の回路形成面に形成される回路素子と、該回路素子に電気的に接続する再配線と、該再配線に電気的に接続するポストと、前記再配線とポストとを封止する封止層とを備えた半導体装置において、
    柱状の識別突起を前記再配線上に形成して前記ポストに並設すると共に、前記封止層のおもて面に露出した前記識別突起の突起端面を装置の方向を認識するための識別マークとしたことを特徴とする半導体装置。
  2. 請求項１において、
    前記識別突起を、前記回路素子とは電気的に非導通として形成することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記識別マークの形状が、指向性図形であることを特徴とする半導体装置。
  4. 請求項３において、
    前記識別マークの形状が、近隣のポストが接続する再配線の再配線側面と少なくとも一部が所定の間隔を隔てて形成された近接辺と、前記封止層の角部を構成する２つの封止層側面にそれぞれ平行に形成された側辺とを有することを特徴とする半導体装置。
  5. 請求項４において、
    識別マークの形状が、前記近接辺を斜辺とした三角形形状であることを特徴とする半導体装置。
  6. 請求項５において、
    前記識別マークの形状が、前記それぞれの側辺に平行で、かつ前記再配線側面と所定の間隔を隔てた２つの伸長辺とで構成された伸長部を有することを特徴とする半導体装置。
  7. 請求項１から請求項５または請求項６において、
    前記識別マークを、前記封止層のおもて面の一つの角部に形成したことを特徴とする半導体装置。
  8. 半導体基板と、該半導体基板の回路形成面に形成される回路素子と、該回路素子に電気的に接続する再配線と、該再配線に電気的に接続するポストと、前記再配線とポストとを封止する封止層とを形成した半導体ウェハを個片に分割して形成する半導体装置の製造方法において、
    前記半導体ウェハに、前記回路素子に電気的に接続する再配線と、前記回路素子とは電気的に非導通の非導通再配線とを形成する工程と、
    前記再配線と非導通再配線とに、前記ポストと柱状の識別突起とを同時に形成する工程と、
    前記ポストと前記識別突起とを封止樹脂により封止して封止層を形成する工程と、
    前記封止層のおもて面に前記識別突起の突起端面を露出させて装置の方向を認識するための識別マークを形成する工程とを備えることを特徴とする半導体装置の製造方法。
JP2004378564A 2004-12-28 2004-12-28 半導体装置およびその製造方法 Active JP4471213B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004378564A JP4471213B2 (ja) 2004-12-28 2004-12-28 半導体装置およびその製造方法
US11/315,348 US20060138657A1 (en) 2004-12-28 2005-12-23 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004378564A JP4471213B2 (ja) 2004-12-28 2004-12-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2006186123A true JP2006186123A (ja) 2006-07-13
JP4471213B2 JP4471213B2 (ja) 2010-06-02

Family

ID=36610510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004378564A Active JP4471213B2 (ja) 2004-12-28 2004-12-28 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20060138657A1 (ja)
JP (1) JP4471213B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049190A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2009245962A (ja) * 2008-03-28 2009-10-22 Oki Semiconductor Co Ltd 半導体装置
JP2009266862A (ja) * 2008-04-22 2009-11-12 Oki Semiconductor Co Ltd 半導体装置
CN103187365A (zh) * 2012-06-25 2013-07-03 珠海越亚封装基板技术股份有限公司 多层电子支撑结构的层间对准
JP2014112694A (ja) * 2006-12-13 2014-06-19 Csr Plc チップ実装

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010070964A1 (ja) * 2008-12-16 2010-06-24 株式会社村田製作所 回路モジュール及びその管理方法
US10008443B2 (en) 2012-04-30 2018-06-26 California Institute Of Technology Implant device
US9144490B2 (en) * 2012-04-30 2015-09-29 California Institute Of Technology High-lead count implant device and method of making the same
US9781842B2 (en) 2013-08-05 2017-10-03 California Institute Of Technology Long-term packaging for the protection of implant electronics
WO2015157124A1 (en) * 2014-04-07 2015-10-15 Flir Systems, Inc. Method and systems for coupling semiconductor substrates
US9875986B2 (en) * 2015-10-09 2018-01-23 International Business Machines Corporation Micro-scrub process for fluxless micro-bump bonding

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019002A (en) * 1989-07-12 1991-05-28 Honeywell, Inc. Method of manufacturing flat panel backplanes including electrostatic discharge prevention and displays made thereby
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
US5783490A (en) * 1997-04-21 1998-07-21 Vanguard International Semiconductor Corporation Photolithography alignment mark and manufacturing method
US6617702B2 (en) * 2001-01-25 2003-09-09 Ibm Corporation Semiconductor device utilizing alignment marks for globally aligning the front and back sides of a semiconductor substrate
US20040238973A1 (en) * 2003-05-26 2004-12-02 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
TWI247409B (en) * 2004-05-13 2006-01-11 Via Tech Inc Flip chip package and process thereof
US7202550B2 (en) * 2004-06-01 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated stress relief pattern and registration structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014112694A (ja) * 2006-12-13 2014-06-19 Csr Plc チップ実装
JP2009049190A (ja) * 2007-08-20 2009-03-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2009245962A (ja) * 2008-03-28 2009-10-22 Oki Semiconductor Co Ltd 半導体装置
JP2009266862A (ja) * 2008-04-22 2009-11-12 Oki Semiconductor Co Ltd 半導体装置
CN103187365A (zh) * 2012-06-25 2013-07-03 珠海越亚封装基板技术股份有限公司 多层电子支撑结构的层间对准
JP2014007367A (ja) * 2012-06-25 2014-01-16 Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co Ltd 多層電子支持構造体の層間の位置合わせ

Also Published As

Publication number Publication date
JP4471213B2 (ja) 2010-06-02
US20060138657A1 (en) 2006-06-29

Similar Documents

Publication Publication Date Title
US7045908B2 (en) Semiconductor device and method for manufacturing the same
JP5584011B2 (ja) 半導体パッケージの製造方法
JP3530158B2 (ja) 半導体装置及びその製造方法
US20060138657A1 (en) Semiconductor device and fabrication method thereof
US8673690B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
US7944064B2 (en) Semiconductor device having alignment post electrode and method of manufacturing the same
JP5784775B2 (ja) 半導体パッケージ及びその製造方法
JP4507175B2 (ja) 半導体装置の製造方法
KR20090029660A (ko) 반도체 장치의 제조 방법
KR100858386B1 (ko) 반도체소자 형성용 기판 및 반도체소자의 제조방법
US7250329B2 (en) Method of fabricating a built-in chip type substrate
US7615408B2 (en) Method of manufacturing semiconductor device
US6734554B2 (en) Semiconductor wafer with bumps of uniform height
JP3988679B2 (ja) 半導体基板
JP4292041B2 (ja) 半導体基板、半導体基板の製造方法および半導体装置の製造方法
JP2008288481A (ja) 半導体装置およびその製造方法
US20040238973A1 (en) Semiconductor device having alignment post electrode and method of manufacturing the same
WO2018181552A1 (ja) ウェハ上のアライメントマークを用いる半導体パッケージの製造方法
JP2007287901A (ja) 半導体装置およびその製造方法
JP3970849B2 (ja) 半導体装置，半導体装置の製造方法及び、半導体装置の検査方法
JP4341694B2 (ja) 半導体素子の製造方法
JP3970833B2 (ja) 半導体装置，半導体装置の製造方法及び、半導体装置の検査方法
JP4506780B2 (ja) 半導体基板の製造方法
JP4987910B2 (ja) 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法
JP2004356649A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070615

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090908

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091104

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100225

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4471213

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140312

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350