JP6741264B2 - ウェハ上のアライメントマークを用いる半導体パッケージの製造方法 - Google Patents

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Description

本発明は、ウェハを基板に取り付けてパッケージする半導体パッケージの製造方法および半導体パッケージに関する。
近年、半導体デバイスの製造ラインとして０．５インチサイズ（ハーフインチサイズ）のウェハに１個のデバイスを作成することを基本とし、そのために製造工程を複数の単位処理装置で構成し、これら複数の単位処理装置をフローシップやジョブショップに再配置することを容易にすることで、超少量生産でかつ多品種生産に適切に対応できるようにしたミニマルファブシステム（minimal fabrication system）が提案されている（例えば、特許文献１参照。）。
ミニマルファブシステムにおいては、複数の単位処理装置を用いて０．５インチサイズ（外径１２．５ｍｍの円盤状）のウェハ上に半導体を製造したものを、同一外形形状を有する単位処理装置を用いて外径１３．５ｍｍの円盤状のパッケージ基板上に取り付けてパッケージングする前工程−後工程一体化システムが提案されている（例えば、特許文献２参照。）。
国際公開第２０１２／０２９７７５号 特願２０１４−２４０５３１号
上述した特許文献２に記載の技術においては、ウェハ上に半導体を製造して半導体チップとするまでの、いわゆる前工程においては、ウェハ上に形成したアライメントマークを用いて位置合わせを行っている。ところが、前工程にて製造した半導体チップをパッケージ基板に取り付けて半導体パッケージにするまでの、いわゆる後工程においては、ウェハ上に形成したアライメントマークがモールド樹脂層にて覆われてしまう。このため、半導体チップ上に電極層やはんだボール等を形成する際の位置合わせが容易ではない。
本発明は、上述した従来技術における実状からなされたもので、その目的は、ウェハを基板上に取り付けてパッケージするまでの位置合わせが精度良くできる半導体パッケージの製造方法および半導体パッケージを提供することにある。
上記目的を達成するために、本発明は、上面に第１のアライメントマークおよびパッド部が形成されたウェハを、前記ウェハより大きな外形を有し外縁に位置決め用の位置決め部が形成された基板上にパッケージする半導体パッケージの製造方法であって、前記第１のアライメントマークおよび前記位置決め部を基準として、前記基板上に前記ウェハを取り付ける取付工程と、前記位置決め部を露出させた状態で前記ウェハ上に樹脂層を形成する樹脂層形成工程と、前記樹脂層から露出する前記位置決め部を基準として、前記樹脂層の一部を除去することにより、前記第１のアライメントマークを視認可能とする除去工程と、前記第１のアライメントマークを基準として、前記樹脂層上に第２のアライメントマークを形成するマーク形成工程と、前記第２のアライメントマークを基準として、前記パッド部に導通する配線パターンを前記樹脂層上に形成する配線パターン形成工程と、を具備することを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明によれば、ウェハ上を覆う樹脂層の一部を除去して第１のアライメントマークを視認可能としているため、樹脂層を形成する前の状態でウェハ上に形成されている第１のアライメントマークを基準として、樹脂層上に第２のアライメントマークを精度良く形成することができる。そして、この精度良く形成された第２のアライメントマークを基準として、パッド部に導通する配線パターンを樹脂層上に形成することができるので、ウェハを基板上に取り付けてパッケージするまでの位置合わせを精度良く行うことができる。
また、上記目的を達成するために、本発明は、前記配線パターン形成工程が、前記第１のアライメントマークを基準として、前記パッド部を露出させるコンタクトホールを前記樹脂層に形成してから、前記第２のアライメントマークを基準として、前記コンタクトホールを介して前記パッド部に導通する前記配線パターンを形成することを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明は、第１のアライメントマークを基準として、パッド部を露出させるコンタクトホールを樹脂層に形成しているため、このコンタクトホールを形成する工程と、第２のアライメントマークを形成す工程とを、同一の第１のアライメントマークを基準として、同一の工程で行うことができる。よって、これらコンタクトホールおよび第２のアライメントマークを形成する工程を簡略化することができる。また、同一の第１のアライメントマークを基準として第２のアライメントマークおよびコンタクトホールのそれぞれを形成することができるため、第２のアライメントマークとコンタクトホールとの位置関係を精度良くできる。
また、上記目的を達成するために、本発明は、前記マーク形成工程および前記配線パターン形成工程が、レーザ光を用いて前記第２のアライメントマークおよび前記コンタクトホールを形成することを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明は、第２のアライメントマークおよびコンタクトホールの形成のそれぞれをレーザ光を用いて行なうため、第１のアライメントマークを基準とした樹脂層上を走査する一度のレーザ光の照射工程で、第２のアライメントマークとコンタクトホールとを形成することができる。
また、上記目的を達成するために、本発明は、前記基板が円盤状で、前記位置決め部が前記基板の外周の一部を直線状にカットして形成されていることを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明は、円盤状の基板の外周の一部を直線状にカットして形成した位置決め部としているため、基板上にウェハを取り付ける際に、ウェハより外側に位置決め部が確実に位置するようになる。よって、位置決め部および第１のアライメントマークを基準としたウェハと基板との位置合わせを精度良く行うことができる。
また、上記目的を達成するために、本発明は、前記ウェハが外径１２．５ｍｍの円盤状で、前記基板が外径１３．５ｍｍの円盤状であることを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明は、ウェハを外径１２．５ｍｍの円盤状とし、基板を外径１３．５ｍｍの円盤状とすることにより、いわゆるミニマルファブシステムに用いられるウェハおよび基板となる。
また、上記目的を達成するために、本発明は、上面に第１のアライメントマークおよびパッド部が形成されベース基板上に設置された複数のウェハを、前記ベース基板より大きな外形を有し外縁に位置決め用の位置決め部が形成された基板上にパッケージする半導体パッケージの製造方法であって、前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの第１のアライメントマークおよび前記位置決め部を基準として、前記基板上に前記複数のウェハを取り付ける取付工程と、前記位置決め部を露出させた状態で前記複数のウェハ上に樹脂層を形成する樹脂層形成工程と、前記樹脂層から露出する前記位置決め部を基準として、前記樹脂層の一部を除去することにより、前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの第１のアライメントマークを視認可能とする除去工程と、前記第１のアライメントマークを基準として、前記樹脂層上に第２のアライメントマークを形成するマーク形成工程と、前記第２のアライメントマークを基準として、前記パッド部に導通する配線パターンを前記樹脂層上に形成する配線パターン形成工程と、を具備することを特徴とする半導体パッケージの製造方法とした。
このように構成された本発明によれば、ベース基板上の少なくともいずれか一つのウェハ上を覆う樹脂層の一部を除去して第１のアライメントマークを視認可能としているため、樹脂層を形成する前の状態でいずれか一つのウェハ上に形成されている第１のアライメントマークのみを基準として、樹脂層上に第２のアライメントマークを精度良く形成することができる。そして、この精度良く形成された第２のアライメントマークを基準として、パッド部に導通する配線パターンを樹脂層上に形成することができるので、複数のウェハを基板上に取り付けてパッケージするまでの位置合わせを精度良く行うことができる。
また、上記目的を達成するために、本発明は、パッド部を備えたウェハと、前記ウェハの上面に形成された第１のアライメントマークと、位置決め用の位置決め部を外縁に備え、前記ウェハが上面にパッケージされ、前記ウェハより大きな外形の基板と、前記位置決め部が露出し前記第１のアライメントマークを視認可能な状態として前記ウェハ上に形成された樹脂層と、前記樹脂層上に形成された第２のアライメントマークと、前記樹脂層上に形成され前記パッド部に導通する配線パターンと、を具備することを特徴とする半導体パッケージとした。
このように構成された本発明によれば、第１のアライメントマークを視認可能な状態としてウェハ上に樹脂層が形成されているため、樹脂層を形成する前の状態でウェハ上に形成されている第１のアライメントマークを基準として、樹脂層上に第２のアライメントマークを精度良く形成することができる。そして、この精度良く形成された第２のアライメントマークを基準として、パッド部に導通する配線パターンを樹脂層上に形成することができるので、ウェハを基板上に取り付けてパッケージするまでの位置合わせを精度良く行うことができる。
また、上記目的を達成するために、本発明は、ベース基板と、パッド部をそれぞれ備え前記べース基板上に並べて設置された複数のウェハと、前記複数のウェハそれぞれの上面に形成された第１のアライメントマークと、位置決め用の位置決め部を外縁に備え、前記ベース基板が上面に設置されて前記複数のウェハのそれぞれが上面にパッケージされ、前記ベース基板より大きな外形の基板と、前記位置決め部が露出し前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの前記第１のアライメントマークを視認可能な状態として前記複数のウェハ上に形成された樹脂層と、前記樹脂層上に形成された第２のアライメントマークと、前記樹脂層上に形成され前記パッド部に導通する配線パターンと、を具備することを特徴とする半導体パッケージとした。
このように構成された本発明によれば、複数のウェハのうちの少なくともいずれか一つのウェハの第１のアライメントマークを視認可能な状態として複数のウェハ上に樹脂層を形成しているため、樹脂層を形成する前の状態でいずれか一つのウェハ上に形成されている第１のアライメントマークのみを基準として、樹脂層上に第２のアライメントマークを精度良く形成することができる。そして、この精度良く形成された第２のアライメントマークを基準として、パッド部に導通する配線パターンを樹脂層上に形成することができるので、複数のウェハを基板上に取り付けてパッケージするまでの位置合わせを精度良く行うことができる。
本発明によれば、ウェハ上を覆う樹脂層の一部を除去して第１のアライメントマークを視認可能としているため、ウェハ上の第１のアライメントマークを基準として樹脂層上に第２のアライメントマークを精度良く形成でき、この精度良く形成された第２のアライメントマークを基準として配線パターンを樹脂層上に形成できるので、ウェハを基板上に取り付けてパッケージするまでの位置合わせを精度良くできる。
本発明の第１の実施形態に係る半導体パッケージの製造方法に用いられる単位処理装置の外観図である。 上記単位処理装置にて行う前工程用および後工程用の単位処理装置を示す模式図である。 上記半導体パッケージの製造方法に用いられるウェハ上に半導体を製造する製造工程を示す工程図で、（ａ）はアライメントマーク形成、（ｂ）はソース・ドレイン形成、（ｃ）はゲート酸化膜形成、（ｄ）は電極形成である。 上記ウェハパッケージ方法に用いられるウェハを示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法に用いられる基板を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法におけるダイボンディング工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法における圧縮モールド成形工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法における第１のレーザアブレーション工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法における第２のレーザアブレーション工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法における第３のレーザアブレーション工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法におけるＣｕスパッタ工程およびＣｕ電解めっき工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法のフォトリソグラフィ工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法のＣｕウェットエッチング工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法のソルダレジスト塗布工程およびパターニング工程後の状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 上記ウェハパッケージ方法のはんだボールを搭載した状態を示す図で、（ａ）は断面図、（ｂ）は平面図である。 本発明の第２の実施形態に係るウェハパッケージ方法に用いられるウェハを示す平面図である。 上記ウェハパッケージ方法における第１のレーザアブレーション工程後の状態を示す平面図である。 本発明の第３の実施形態に係るウェハパッケージ方法に用いられるウェハを示す平面図である。 上記ウェハパッケージ方法における第１のレーザアブレーション工程後の状態を示す平面図である。 本発明の第４の実施形態に係るウェハパッケージ方法における第１のレーザアブレーション工程後の状態を示す平面図である。
以下、本発明の実施形態を図に基づいて説明する。
［第１の実施形態］
本発明の第１の実施形態に係る半導体パッケージの製造方法に用いる半導体製造システム１は、図２に示すように、ウェハＷ上に半導体Ａを製造するための半導体チップ製造装置３を構成する前工程用の単位処理装置群４と、半導体チップ製造装置３にて製造された半導体チップＣをウェハＷより大きなパッケージ基板Ｔに取り付けてパッケージして半導体パッケージＰとする半導体パッケージ装置５を構成する後工程用の単位処理装置群６とで構成されている。これら前工程用および後工程の単位処理装置群４，６は、図１および図２に示すように、ミニマルファブ（minimal fabrication）構想に基づく複数の単位処理装置１０にて構成されている。ここで、ミニマルファブ構想とは、多品種少量という半導体製造市場に最適なもので省資源・省エネルギー・省投資・高性能な多様なファブに対応でき、例えば特開２０１２−５４４１４号公報に記載の生産をミニマル化させるミニマル生産システムを実現させるものである。
各単位処理装置１０は、予め規格された大きさの筐体２を備えている。筐体２は、図１に示すように、幅（ｘ）０．３０ｍ×奥行（ｙ）０．４５ｍ×高さ（ｚ）１．４４ｍの大きさに統一された上下方向に長い略直方体状であって、内部への微粒子およびガス分子のそれぞれの侵入を遮断する構造とされている。また、筐体２は、上側の装置上部２ａと下側の装置下部２ｂとで構成されている。
装置上部２ａには、図２に示すように、ウェハＷを処理するための種々の処理装置本体１１が収容されている。処理装置本体１１としては、エッチング、露光、現像等のウェハＷ上に半導体Ａを製造するために必要な一つの処理工程を行うことが可能な構造や、半導体チップＣをパッケージして半導体パッケージＰにするまでに必要な一つの処理工程を行うことが可能な構成とされている。
装置上部２ａの上下方向の中間部は、この装置上部２ａの正面側が凹状に切り欠かれた側面視凹状の形状とされている。装置上部２ａの上側の正面側には、操作パネル２ｃが取り付けられている。装置上部２ａの下側の部分は、ウェハＷを筐体２内に搬入させる前室２ｄとされている。前室２ｄの上面の略中央部には、搬送容器としてのシャトル７，８を設置するためのシャトル収容部としての略円形状のドッキングポート２ｅが設けられている。
前室２ｄは、筐体２内への微粒子およびガス分子のそれぞれを遮断する構成とされている。すなわち、前室２ｄには、シャトル７，８内に収容されているウェハＷ・半導体チップＣ・パッケージ基板Ｔ等を外気に曝す等することなく筐体２内へ出し入れできるようにする搬送装置としてのＰＬＡＤ（Particle Lock Air-tight Docking）システム９が収容されている。ＰＬＡＤシステム９は、ミニマルファブ構想に適合させたすべての単位処理装置１０に共通な機構および形状とされている。
装置下部２ｂには、処理装置本体１１での処理に用いられる種々のユニットが収容されている。このユニットは、装置上部２ａ内の処理装置本体１１を制御する制御装置や、処理装置本体１１にて用いる薬液タンク、排液タンク等にて構成されている。また、装置下部２ｂには、筐体２を支持するための支持部ｍが設けられている。
＜前工程用の単位処理装置群＞
前工程用の単位処理装置群４は、ミニマルファブ構想において規格された所定の大きさのウェハＷの表面に半導体Ａを製造して半導体チップＣとするまでの複数の単位処理装置１０にて構成されている。また、前工程用の単位処理装置群４は、ウェハＷの表面に製造する半導体Ａの種類等に応じ、処理工程が異なる複数の単位処理装置１０Ａにて構成されている。
これら単位処理装置１０Ａにて処理するウェハＷは、例えば外径１２．５ｍｍ（ハーフインチサイズ：０．５インチ）の円盤状の平坦な表面を有し、単結晶シリコン（Ｓｉ）にて構成された厚さ０．２５ｍｍの円盤状、例えばｎ型Ｓｉ基板である。各ウェハＷは、ウェハ搬送用の第１搬送容器であるシャトル７内に一枚ずつ収納される。
また、各ウェハＷは、各単位処理装置１０Ａのドッキングポート２ｅにシャトル７を嵌合させて各単位処理装置１０Ａの処理を開始させることにより、シャトル７内に収容されたウェハＷがＰＬＡＤシステム９にてシャトル７内から取り出され処理装置本体１１内の所定位置へ搬入される。各処理装置本体１１にて処理が行われた後のウェハＷは、ＰＬＡＤシステム９にてシャトル７内へ搬出される。そして、ウェハＷは、表面に製造する半導体Ａのレシピに従って次工程の単位処理装置１０Ａまで搬送される。
＜後工程用の単位処理装置群＞
後工程用の単位処理装置群６は、前工程用の単位処理装置群４にて製造された半導体チップＣをパッケージして半導体パッケージＰとするまでの複数の単位処理装置１０にて構成されている。そして、後工程用の単位処理装置群６は、半導体チップＣの種類およびパッケージの種類等に応じ、処理工程が異なる複数の単位処理装置１０Ｂにて構成されている。
これら単位処理装置１０Ｂによるパッケージは、例えば外径１３．５ｍｍの円盤状のパッケージ基板Ｔ上に半導体チップＣを取り付けて行う。各パッケージ基板Ｔは、パッケージ基板Ｔまたはパッケージ基板Ｔが取り付けられた半導体チップＣを搬送するための後工程用の第２搬送容器であるシャトル８内に一枚ずつ収納される。
また、パッケージ基板Ｔは、後工程用の各単位処理装置１０Ｂのドッキングポート２ｅにシャトルを嵌合させて各単位処理装置１０Ｂの処理を開始させることにより、このシャトル８内に収容されたパッケージ基板Ｔがシャトル８内から取り出されＰＬＡＤシステム９により処理装置本体１１内の所定位置へ搬入される。各処理装置本体１１にて処理が行われた後のパッケージ基板Ｔは、ＰＬＡＤシステム９によりシャトル８内へ搬出される。半導体チップＣおよびパッケージ基板Ｔは、半導体チップＣをパッケージして半導体パッケージＰとするまでのレシピに従って次工程の単位処理装置１０Ｂまで搬送される。
さらに、後工程用の各単位処理装置１０Ｂは、その処理に応じて処理装置本体１１が異なるものの、その他の筐体２、操作パネル２ｃ、ドッキングポート２ｅおよびＰＬＡＤシステム９等は、前工程用の単位処理装置１０Ａと同一に構成されている。
＜前工程での半導体チップ製造＞
次に、前工程用の単位処理装置群４による半導体チップＣの製造方法について、図２および図３を参照して説明する。
（ウェハ初期洗浄）
まず、図２に示すように、前工程用の単位処理装置群４のうちの所定の単位処理装置１０Ａを用いてウェハＷをＳＰＭ洗浄してから、この単位処理装置１０Ａに隣接して設置されている他の単位処理装置１０ＡにてＲＣＡ洗浄を行う。
このとき、ウェハＷは、前工程用のシャトル７内に収納した状態で、所定の単位処理装置１０Ａのドッキングポート２ｅに嵌合させて位置決め保持される。そして、この単位処理装置１０Ａによる処理を開始することによって、シャトル７内からＰＬＡＤシステム９内へ搬入される。この後、ウェハＷは、ＰＬＡＤシステム９にて処理装置本体１１の所定位置へ搬送される。この単位処理装置１０Ａによる所定の処理が行われた後、処理装置本体１１の所定位置に設置されたウェハＷは、ＰＬＡＤシステム９によってシャトル７内へ搬送されて保持される。そして、ドッキングポート２ｅからシャトル７を取り外すことによって、所定の処理が行われた後のウェハＷをシャトル７に収納した状態で単位処理装置１０Ａから取り出すことができる。さらに、このシャトル７を次工程の単位処理装置１０Ａのドッキングポート２ｅに嵌合させ、この単位処理装置１０Ａによる次工程を行う。
（アライメントマーク形成）
ＲＣＡ洗浄した後のウェハＷは、その上面である表面にドライエッチング用のレジスト液を塗布してから露光する。その後、図３（ａ）に示すように、ウェハＷを現像してフォトレジスト２１を形成してパターニングしてからＳｉドライエッチングを行い、第１のアライメントマーク２２をウェハＷの表面に形成する。この後、ウェハＷ上のフォトレジスト２１の除去を行う。
（ソース・ドレイン不純物拡散領域形成）
第１のアライメントマーク２２を形成したウェハＷは、洗浄してからドライ酸化する。その後、ウェハＷの表面にウェットエッチング用のレジスト液を塗布してから露光した後に現像して、このウェハＷの表面に所定のレジストパターンを形成する。次いで、図３（ｂ）に示すように、このウェハＷを熱酸化膜ウェットエッチングしてＳｉＯ２層２３を形成する。この後、ウェハＷ上のレジストを除去してから洗浄した後に不純物拡散剤２４を塗布する。そして、不純物拡散剤２４を塗布したウェハＷを加熱処理して不純物拡散を行いソース・ドレイン不純物拡散領域となる拡散領域ｐ＋２５を形成してからウェットエッチングを行い不純物拡散剤２４の除去を行う。
（ゲート酸化膜形成）
次いで、ソース・ドレイン不純物拡散領域を形成したウェハＷを洗浄してからドライ酸化して、図３（ｃ）に示すように、ウェハＷの表面にＳｉＯ２からなるゲート酸化膜２６を形成する。
（ゲート、ソース・ドレインコンタクト形成）
ゲート酸化膜２６を形成したウェハＷの表面にウェットエッチング用のレジスト液を塗布してから露光した後に現像して、このウェハＷの表面にレジストパターンを形成してから熱酸化膜ウェットエッチングを行う。この後、図３（ｄ）に示すように、ウェハＷ上のレジストを除去しゲートおよびソースまたはドレイン間のコンタクトホール２７を形成する。
（Ａｌ電極形成）
コンタクトホール２７を形成したウェハＷは、洗浄してからアルミニウム（Ａｌ）をスパッタリングして、例えば１μｍ以下の膜厚のＡｌ層２８をウェハＷの表面に成膜する。その後、ウェハＷの表面に、ウェットエッチング用のレジスト液を塗布してから露光した後に現像して、Ａｌ層２８の表面に所定のレジストパターンを形成する。次いで、Ａｌウェットエッチングを行い、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄを形成してから、ウェハＷ上のレジストをＯ２プラズマアッシングにて除去する。その後、これらゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄを形成したウェハＷをＨ２にて焼成処理してＨ２シンタリングする。このとき、これらゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄとともに、Ａｌ層２８のパターニングによって第１のアライメントマーク２２が視認可能となる。
（パッシベーション膜形成）
この後、図４（ａ）および図４（ｂ）に示すように、例えばＳｉＮ等の保護膜であるパッシベーション膜２９をゲート酸化膜２６上に形成することによって、ウェハＷの表面に半導体Ａを形成した外径ハーフインチサイズの半導体チップＣとなる。パッシベーション膜２９は、ゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄの一部が露出するようにゲート酸化膜２６上に設けられている。そして、パッシベーション膜２９から露出しているゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄの一部がパッド部ＰＡとなる。各パッド部ＰＡは、図４（ｂ）に示すように、半導体チップＣの上面において略正方形状となるように等間隔に離間されて配置されている。なお、第１のアライメントマーク２２は、図３（ｄ）に示すように、ウェハＷに凹状に形成しているが、図４（ｂ）においては、模式的にウェハ上に図示している。
＜後工程での半導体パッケージ製造＞
次に、後工程用の単位処理装置群６による半導体パッケージの製造方法（ウェハパッケージ方法）について、図２、図５〜図１４を参照して説明する。
（パッケージ基板）
パッケージ基板Ｔは、図５（ａ）および図５（ｂ）に示すように、ウェハＷより大きな外形、例えば外径１３．５ｍｍ、厚さ０．２ｍｍの円盤状の鉄ニッケル合金（４２アロイ）製である。パッケージ基板Ｔの外縁である外周には、位置決め用の位置決め部としてのＤカットＯが３か所ほど形成されている。これらＤカットＯは、パッケージ基板Ｔの外周の一部を直線状にカットしたオリフラ（オリエンテーション・フラット：orientation flat）である。また、これらＤカットＯは、パッケージ基板Ｔの表面と裏面とを識別することができるように、パッケージ基板Ｔの中心位置を基準として９０°の角度を成した位置のそれぞれと、これらいずれか一方のＤカットＯの中心位置からパッケージ基板Ｔの中心位置を基準として１２０°の角度を成した位置とに形成されている。
（ダイアタッチ：ダイボンド）
そして、図２に示すように、後工程用の単位処理装置１０のうちの所定の単位処理装置１０Ｂを用い、図６（ｂ）に示すように、パッケージ基板Ｔの表面に、接着する手段としてＡｇペースト３１を塗布する。この状態で、半導体チップＣの半導体Ａを形成した側を上側に向けた状態とし、この半導体チップＣの下面をＡｇペースト３１上に載置して貼り合せる。このとき、図６（ａ）に示すように、パッケージ基板ＴのＤカットＯと、半導体チップＣの第１のアライメントマーク２２とを基準として、これらパッケージ基板Ｔと半導体チップＣとのＸ，Ｙ，θ方向における位置合わせを行う。その後、貼り合せたパッケージ基板Ｔおよび半導体チップＣを加熱してＡｇペースト３１を硬化してパッケージ基板Ｔ上に半導体チップＣを接合する（取付工程）。
このとき、半導体チップＣは、図２に示すように、前工程用のシャトル７内に収納した状態で、所定の後工程用の単位処理装置１０Ｂのドッキングポート２ｅに嵌合させる。この状態で、この単位処理装置１０Ｂによる処理を開始することによって、シャトル７内から半導体チップＣが取り出され、この単位処理装置１０Ｂの処理装置本体１１の所定位置へ搬送される。この後、この単位処理装置１０Ｂのドッキングポート２ｅに、パッケージ基板Ｔを収容した後工程用のシャトル８を嵌合させ、この単位処理装置１０Ｂによる処理を開始することによって、シャトル８内からパッケージ基板Ｔが取り出され、すでに半導体チップＣが搬送されている単位処理装置１０Ｂの処理装置本体１１の所定位置へパッケージ基板Ｔが搬送される。
そして、この単位処理装置１０Ｂにおいて、半導体チップＣを表面に接着したパッケージ基板Ｔは、この単位処理装置１０Ｂの処理装置本体１１の所定位置からＰＬＡＤシステム９にて搬出され、ドッキングポート２ｅに嵌合させたシャトル８内に収容される。その後、この単位処理装置１０Ｂのドッキングポート２ｅからシャトル８を取り外してから、このシャトル８を次工程の単位処理装置１０Ｂのドッキングポート２ｅに嵌合させる。なお、以降の後工程においては、各単位処理装置１０Ｂにて処理した後のパッケージ基板Ｔを後工程用のシャトル８を用いて次工程の単位処理装置１０Ｂへ受け渡していく。
（圧縮モールド成形）
パッケージ基板Ｔ上に接合した半導体チップＣを取り囲み、かつ各ＤカットＯが露出するように、半導体チップＣの表面にモールド樹脂を滴下して塗布した後、このモールド樹脂を塗布したパッケージ基板Ｔおよび半導体チップＣを、図示しない金型内に入れて加圧しつつ加熱してモールド樹脂を硬化して、図７（ａ）および図７（ｂ）に示すように、例えば外径１２．８ｍｍ、膜厚０．１ｍｍのモールド樹脂層３２を形成する（樹脂層形成工程）。モールド樹脂層３２は、半導体チップＣの側面や半導体チップＣの表面に露出しているパッド部ＰＡのそれぞれを完全に覆っている。また、モールド樹脂層３２は、各ＤカットＯを露出させているものの、半導体チップＣの表面に視認可能に形成した第１のアライメントマーク２２上やパッド部ＰＡ上を覆っており、これら第１のアライメントマーク２２およびパッド部ＰＡを視認できない状態としている。
（第１のレーザアブレーション：レーザビア）
モールド樹脂層３２から露出しているＤカットＯを基準として、予め作成したＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせ（アライアメント）を行い、半導体チップＣの表面のモールド樹脂層３２のうちの第１のアライメントマーク２２付近上を覆うモールド樹脂層３２を除去するレーザアブレーションを行う（除去工程）。このとき、図８（ａ）および図８（ｂ）に示すように、半導体チップＣの表面の各第１のアライメントマーク２２が確実に視認可能となるように、各第１のアライメントマーク２２の外形よりもある程度広い範囲のモールド樹脂層３２の一部を除去するパターニングとする。すると、半導体チップＣの表面の第１のアライメントマーク２２上を覆うモールド樹脂層３２を除去したスルーホール３３が形成され、これらスルーホール３３によって半導体チップＣの表面側から第１のアライメントマーク２２が視認可能な状態となる。
（第２のレーザアブレーション：レーザビア）
次いで、視認可能となった第１のアライメントマーク２２を基準として、予め作成したＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせを行い、図９（ａ）および図９（ｂ）に示すように、半導体チップＣの表面のモールド樹脂層３２に第２のアライメントマーク３４を形成するためのレーザアブレーションを行う（マーク形成工程）。第２のアライメントマーク３４は、第１のアライメントマーク２２を基準として位置合わせを行っているため、ＤカットＯを基準に位置合わせを行なう場合に比べ、精度良く形成することができる。
また、第２のアライメントマーク３４は、半導体チップＣの中心位置を基準として第１のアライメントマーク２２よりも半導体チップＣの外側の位置に形成されている。なお、第１のアライメントマーク２２は、モールド樹脂層３２の一部を除去して視認可能としているため、本工程以降のプロセス、例えば成膜工程やエッチング工程等において視認できなくなる可能性がある。しかしながら、第２のアライメントマーク３４は、モールド樹脂層３２の一部を除去してモールド樹脂層３２自体に形成しているため、本工程以降のプロセスにおいて、視認できなくなる可能性が低い。
（第３のレーザアブレーション：レーザビア）
視認可能となった第１のアライメントマーク２２を基準として、予め作成したＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせを行い、図１０（ａ）および図１０（ｂ）に示すように、半導体チップＣの表面のモールド樹脂層３２のうちのパッド部ＰＡ上の一部のモールド樹脂層３２を除去して露出するレーザアブレーションを行う。この結果、半導体チップＣの表面の各パッド部ＰＡは、モールド樹脂層３２の一部を除去して形成したコンタクトホール３５によって、半導体チップＣの表面側に露出した状態となる。また、コンタクトホール３５は、図１０（ｂ）に示すように、平面視略正方形状となるように所定の間隔を空けて形成されている（コンタクトホール形成工程）。
ここで、第２および第３のレーザアブレーションは、それぞれ第１のアライメントマーク２２を基準に位置合わせを行うため、一度のレーザビア加工で同時に行っても良く、第３のレーザアブレーションの後に第２のレーザアブレーションを行っても良い。
（デスミア処理）
次いで、各コンタクトホール３５によってパッド部ＰＡの一部を露出した半導体チップＣの表面を、ＣＣＰドライエッチングしてプラズマ清浄（デスミア加工）を行う。
（銅めっきシード層形成）
この後、半導体チップＣの表面に銅（Ｃｕ）をスパッタリングし半導体チップＣの表面全体を覆う、例えば０．１μｍの膜厚のＣｕスパッタ膜を形成する。このＣｕスパッタ膜は、半導体チップＣ上の第１および第２のアライメントマーク２２，３４の側面、スルーホール３３にて視認可能な第１のアライメントマーク２２上、コンタクトホール３５にて露出したパッド部ＰＡ上、および第２のアライメントマーク３４上のそれぞれを覆っている。よって、Ｃｕスパッタ膜は、コンタクトホール３５を介して各パッド部ＰＡに電気的に導通している。
（銅電解めっき）
さらに、Ｃｕスパッタ膜を形成した半導体チップＣの表面をＣｕ電解めっきして、図１１（ａ）および図１１（ｂ）に示すように、例えば３μｍの膜厚の導電膜であるＣｕ膜３６をモールド樹脂層３２上に形成する。このとき、Ｃｕ膜３６によって第１のアライメントマーク２２が視認できなくなるとともに、第１のアライメントマーク２２の膜厚が１μｍ以下でＣｕ膜３６の膜厚が３μｍであることから、第１のアライメントマーク２２を視認可能とするために形成したスルーホール３３による段差も視認できなくなる。ただし、第２のアライメントマーク３４は、モールド樹脂層３２自体に形成しているため、第２のアライメントマーク３４の段差は視認可能な状態となっている。
（フォトリソグラフィ）
Ｃｕ膜３６を形成した半導体チップＣの表面にフォトレジスト用のレジスト液を塗布して、例えば１．０μｍの膜厚のレジスト膜を形成する。次いで、レジスト膜を形成した半導体チップＣをマスクレス露光してから現像して、図１２（ａ）および図１２（ｂ）に示すように、Ｃｕ膜３６上に所定のパターンのフォトレジスト３７を形成する。このフォトレジスト３７は、スルーホール３３および第２のアライメントマーク３４の部分のレジスト膜を除去している。また、フォトレジスト３７は、各スルーホール３３と第２のアライメントマーク３４との間のそれぞれのＣｕ膜３６上のレジスト膜の一部が残され、この残したレジスト膜にて覆うＣｕ膜３６が、後述の第３のアライメントマーク３８となる。さらに、フォトレジスト３７を形成する際のマスクレス露光は、レジスト膜を介して第２のアライメントマーク３４の段差が視認可能であることから、この第２のアライメントマーク３４の段差を基準として、予め作成したＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせを行い、半導体チップＣ上のレジスト膜をパターニングして行う（パターン形成工程）。
（エッチング）
次いで、フォトレジスト３７を用い半導体チップＣの表面をＣｕエッチングしてＣｕ膜３６をパターニングしてからＣＣＰドライエッチングしてフォトレジスト３７を除去し、電極層であるＣｕ再配線層３９を形成する。このとき、図１３（ａ）および図１３（ｂ）に示すように、スルーホール３３および第２のアライメントマーク３４を覆うＣｕ膜３６を除去したフォトレジスト３７としているため、追って、第１および第２のアライメントマーク２２，３４が視認可能となる。また、これら第１および第２のアライメントマーク２２，３４間に形成したＣｕ再配線層３９の一部が、次工程用の位置合わせ部としての第３のアライメントマーク３８となる（配線パターン形成工程）。
（ソルダレジスト塗布）
さらに、第３のアライメントマーク３８を基準として、予め作成したＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせを行い、図１４（ａ）および図１４（ｂ）に示すように、Ｃｕ再配線層３９を配線パターンとして形成した半導体チップＣの表面にインクジェットプリンタにて、例えば３０μｍの膜厚のソルダレジスト層４１を所定パターンに印刷してから紫外線（ＵＶ）硬化して、Ｃｕ再配線層３９に連通したコンタクトホール４２をソルダレジスト層４１に形成する。このとき、第２のアライメントマーク３４を基準として半導体チップＣとＣＡＤデータとのＸ，Ｙ，θ方向における位置合わせを行なってもよい。
（はんだボール搭載：ボールマウント）
その後、半導体チップＣの表面にフラックス（図示せず）を塗布してからソルダレジスト層４１に形成したコンタクトホール４２のパターン、すなわちホールパターンを基準として、はんだボール４３が通過するマスクとのＸ，Ｙ，θ方向における位置合わせを行う。次いで、図１５（ａ）および図１５（ｂ）に示すように、半導体チップＣの表面のソルダレジスト層４１の各コンタクトホール４２に、例えば直径０．４ｍｍのはんだボール４３を搭載した後に加熱処理して各はんだボール４３の一部を溶融し半導体チップＣ上のＣｕ再配線層３９に電気的に接続する。この結果、外径ハーフインチサイズの半導体チップＣを、外径１３．５ｍｍのパッケージ基板Ｔ上にパッケージしたダイアタッチ方式のＢＧＡ（Ball grid array）タイプの半導体パッケージＰとなる。
＜作用効果＞
ミニマルファブ構想に適用させた外径１２．５ｍｍのウェハＷや外径１３．５ｍｍのパッケージ基板Ｔは、それぞれが比較的小さな寸法である。このため、半導体Ａを形成したウェハＷを精度良くパッケージ基板Ｔ上に取り付けてパッケージするためには、これらウェハＷおよびパッケージ基板Ｔの厚さや大きさを均一にする必要がある。しかしながら、これらウェハＷやパッケージ基板Ｔを製造する上で、これらウェハＷおよびパッケージ基板Ｔの厚さや大きさを均一にすることは非常に難しく実際には個々のウェハＷ間やパッケージ基板Ｔ間にばらつきが生じてしまうおそれがある。
そして、パッケージ基板Ｔ上にウェハＷを取り付ける工程においては、パッケージ基板Ｔの外縁に形成されているＤカットＯとウェハＷ上の第１のアライメントマーク２２とを基準にして位置合わせすることにより、パッケージ基板Ｔ上にウェハＷを精度良く取り付けることができる。しかしながら、パッケージ基板Ｔ上に取り付けたウェハＷをパッケージしていく工程においては、パッケージ基板Ｔ上のウェハＷを覆うようにモールド樹脂層３２を形成することによって、第１のアライメントマーク２２がモールド樹脂層３２にて覆われ視認できない状態になってしまう。
この場合に、例えばパッケージ基板ＴのＤカットＯを基準として位置合わせを行い、ウェハＷ上のモールド樹脂層３２にコンタクトホール３５を形成することも可能であるが、上述のように、パッケージ基板Ｔは厚さや大きさにばらつきがあるおそれがある。このため、ウェハＷ上の第１のアライメントマーク２２ではなく、パッケージ基板ＴのＤカットＯを基準としてモールド樹脂層３２にコンタクトホール３５を形成した場合には、パッケージ基板Ｔの厚さや大きさのばらつきによってコンタクトホール３５が精度良く形成できないおそれがある。
そこで、上記第１の実施形態に係る半導体パッケージの製造方法においては、パッケージ基板Ｔ上にウェハＷを取り付け、このウェハＷ上にモールド樹脂層３２を形成して第１のアライメントマーク２２を視認できない状態になった後に、この第１のアライメントマーク２２上のモールド樹脂層３２の一部を除去して、第１のアライメントマーク２２を視認可能とする。さらに、この視認可能とした第１のアライメントマーク２２を基準として本工程後のプロセスを行なう際に基準となる第２のアライメントマーク３４をモールド樹脂層３２に形成する。
よって、このモールド樹脂層３２を形成する前に視認可能な第１のアライメントマーク２２を基準として、モールド樹脂層３２上に第２のアライメントマーク３４を形成することができる。この結果、第２のアライメントマーク３４を精度良く形成できる。
さらに、モールド樹脂層３２にコンタクトホール３５を形成する工程においては、視認可能となった第１のアライメントマーク２２を基準として位置合わせできるから、これらコンタクトホール３５を精度良く形成できる。また、モールド樹脂層３２上に形成したＣｕ膜３６をパターニングしてＣｕ再配線層３９を形成する工程においては、この状態においても視認可能な第２のアライメントマーク３４の段差を基準として位置合わせできるので、Ｃｕ再配線層３９を精度良く形成できる。
また、Ｃｕ膜３６をパターニングしてＣｕ再配線層３９を形成する際に、第２のアライメントマーク３４を基準としてＣｕ膜３６をパターニングして第３のアライメントマーク３８を形成している。この結果、これらＣｕ再配線層３９および第１ないし第３のアライメントマーク２２，３４，３８を覆うようにソルダレジスト層４１を形成した状態であっても、第２または第３のアライメントマーク３４，３８を基準としてＣｕ再配線層３９に導通するコンタクトホール４２をソルダレジスト層４１に形成できる。よって、これらコンタクトホール４２を精度良く形成できる。
以上により、第１のアライメントマーク２２を基準として精度良く形成した第２のアライメントマーク３４を基準として、パッド部ＰＡに導通するＣｕ再配線層３９のパターンをウェハＷ上に形成できる。よって、ウェハＷをパッケージ基板Ｔ上に取り付けてパッケージするまでの位置合わせを精度良くできる。
さらに、パッケージ基板Ｔに取り付けたウェハＷ上にモールド樹脂層３２を形成し、このモールド樹脂層３２の一部を除去して第１のアライメントマーク２２が視認可能な状態においては、この第１のアライメントマーク２２を基準としてモールド樹脂層３２にコンタクトホール３５を形成する。この結果、第２のアライメントマーク３４を基準としてコンタクトホール３５を形成する場合に比べ、元々ウェハＷ上に形成されている第１のアライメントマーク２２を基準としているため、より精度良くコンタクトホール３５を形成することができる。
また、モールド樹脂層３２上にＣｕ膜３６を被覆し第１のアライメントマーク２２が視認できない状態においては、モールド樹脂層３２に形成した第２のアライメントマーク３４を基準としてＣｕ膜３６をパターニングしてＣｕ再配線層３９や第３のアライメントマーク３８を形成する。この結果、大きさや厚さにばらつきのおそれがあるパッケージ基板ＴのＤカットＯを基準として、これらＣｕ再配線層３９および第３のアライメントマーク３８を形成する場合に比べ、これらＣｕ再配線層３９および第３のアライメントマーク３８を精度良く形成できる。
さらに、第１のアライメントマーク２２を基準として第２のアライメントマーク３４およびコンタクトホール３５のそれぞれを、モールド樹脂層３２上を走査する一度のレーザ光の照射工程、すなわち一度のレーザビア加工で形成でき、これら第２のアライメントマーク３４およびコンタクトホール３５を同一工程で形成することができる。この結果、レーザアブレーション工程を一つ少なくでき、第２のアライメントマーク３４およびコンタクトホール３５を形成する工程を簡略化できる。また、２度のレーザアブレーションで第２のアライメントマーク３４とコンタクトホール３５とを別個に形成する場合に比べ、これら第２のアライメントマーク３４とコンタクトホール３５との位置関係をより精度良くできる。
また、円盤状のパッケージ基板Ｔの外周の一部を直線状にカットして形成したＤカットＯを位置合わせ用のオリフラとしている。このため、パッケージ基板ＴがウェハＷより大きいことから、パッケージ基板Ｔ上にウェハＷを取り付ける際に、このウェハＷより外側の位置にＤカットＯが確実に位置するようになる。よって、これらＤカットＯおよび第１のアライメントマーク２２を基準とした、ウェハＷとパッケージ基板Ｔとの位置合わせを精度良く確実にできる。さらに、外径１２．５ｍｍの円盤状のウェハＷとし、外径１３．５ｍｍの円盤状のパッケージ基板Ｔとすることにより、いわゆるミニマルファブシステムに用いられるウェハＷおよびパッケージ基板Ｔとなる。
［第２の実施形態］
次に、本発明に係る第２の実施形態について、図１６および図１７を参照して説明する。
本第２の実施形態に係る半導体チップＣは、図１６に示すように、複数、例えば３つの外形が円形状のウェハＷ，Ｗ１，Ｗ２が一つの金属製のベース基板５１上の所定位置に設置されており、これら複数のウェハＷ，Ｗ１，Ｗのそれぞれの第１のアライメントマーク２２の位置情報が、予めコンピュータ等に記憶されている。
この結果、少なくともいずれか一つのウェハＷ上を覆うモールド樹脂層３２の一部を除去して第１のアライメントマーク２２を視認可能とするだけで、図１７に示すように、モールド樹脂層３２を形成する前の状態でいずれか一つのウェハＷ上に形成されている第１のアライメントマーク２２を基準として、モールド樹脂層３２上に第２のアライメントマーク３４を形成することができる。
そして、これら複数のウェハＷ，Ｗ１，Ｗ２それぞれの第１のアライメントマーク２２の位置情報が正確に記憶されていることにより、ウェハＷ上に形成した第２のアライメントマーク３４のみを基準として、これら各ウェハＷ，Ｗ１，Ｗ２それぞれ用のＣｕ再配線層３９をモールド樹脂層３２上に形成することができる。よって、これらウェハＷ，Ｗ１，Ｗ２のうちの少なくともいずれか一つのウェハＷの第１のアライメントマーク２２を使用するだけで、これら複数のウェハＷ，Ｗ１，Ｗ２のそれぞれをパッケージ基板Ｔ上に取り付けてパッケージするまでの位置合わせを精度良く行うことができる。
［第３の実施形態］
次に、本発明に係る第３の実施形態について、図１８および図１９を参照して説明する。
本第３の実施形態に係る半導体チップＣは、上記第２の実施形態に係る半導体チップＣとは異なり、図１８に示すように、ベース基板５１上の所定位置に複数、例えば３つの外形が四角形状のウェハＷ，Ｗ１，Ｗ２が設置されたものであり、これら複数のウェハＷ，Ｗ１，Ｗのそれぞれの第１のアライメントマーク２２の位置情報が、予めコンピュータ等に記憶されている。
この結果、上記第２の実施形態と同様に、少なくともいずれか一つのウェハＷ上を覆うモールド樹脂層３２の一部を除去して第１のアライメントマーク２２を視認可能とすることによって、図１９に示すように、モールド樹脂層３２を形成する前の状態でいずれか一つのウェハＷ上に形成されている第１のアライメントマーク２２を基準として、モールド樹脂層３２上に第２のアライメントマーク３４を形成することができる。
［第４の実施形態］
また、上記第３の実施形態とは異なり、図２０に示す第４の実施形態のように、各ウェハＷ，Ｗ１，Ｗ２上を覆うモールド樹脂層３２の一部をそれぞれ除去して第１のアライメントマーク２２を視認可能とし、モールド樹脂層３２を形成する前の状態で各ウェハＷ，Ｗ１，Ｗ２上に形成されている第１のアライメントマーク２２を基準として、各ウェハＷ，Ｗ１，Ｗ２のモールド樹脂層３２上に第２のアライメントマーク３４をそれぞれ形成してもよい。
＜その他＞
なお、上記各実施形態では、ミニマルファブ構想に適合したハーフインチサイズ（径１２．５ｍｍ）のウェハＷと、このウェハＷを取り付ける外径１３．５ｍｍのパッケージ基板Ｔとを用いた半導体パッケージの製造方法としている。しかしながら、本発明はこれに限定されることはなく、例えば１インチのウェハを用いたり、外径１３．５ｍｍ以外の大きさのパッケージ基板を用いたりする半導体パッケージの製造方法であっても対応して用いることができる。また、ハーフインチサイズの半導体チップＣを外径１３．５ｍｍのパッケージ基板Ｔ上にパッケージしたダイアタッチ方式のＢＧＡタイプの半導体パッケージＰに限らず、例えばフリップチップ方式のＢＧＡタイプ等の他のパッケージ構造の半導体パッケージであっても対応して用いることができる。
また、上記第２の実施形態においては、ベース基板５１上に外形が円形状の複数のウェハＷ，Ｗ１，Ｗ２を設置した半導体チップＣとし、上記第３および第４の実施形態においては、ベース基板５１上に外形が四角形状の複数のウェハＷ，Ｗ１，Ｗ２を設置した半導体チップＣとしているが、ベース基板５１上に設置するウェハＷ，Ｗ１，Ｗ２の外形は、円形状や四角形状とは限らず、任意の形状であってもよい。
１ 半導体製造システム
２ 筐体
２ａ 装置上部
２ｂ 装置下部
２ｃ 操作パネル
２ｄ 前室
２ｅ ドッキングポート
３ 半導体チップ製造装置
４ 単位処理装置群（前工程）
５ 半導体パッケージ装置
６ 単位処理装置群（後工程）
７ シャトル（前工程用）
８ シャトル（後工程用）
９ ＰＬＡＤシステム
１０ 単位処理装置
１０Ａ 単位処理装置（前工程用）
１０Ｂ 単位処理装置（後工程用）
１１ 処理装置本体
２１ フォトレジスト
２２ 第１のアライメントマーク
２３ ＳｉＯ２層
２４ 不純物拡散剤
２５ 拡散領域ｐ＋
２６ ゲート酸化膜
２７ コンタクトホール
２８ Ａｌ層
２９ パッシベーション膜
３１ Ａｇペースト
３２ モールド樹脂層
３３ スルーホール
３４ 第２のアライメントマーク
３５ コンタクトホール
３６ Ｃｕ膜
３７ フォトレジスト
３８ 第３のアライメントマーク
３９ Ｃｕ再配線層（配線パターン）
４１ ソルダレジスト層
４２ コンタクトホール
４３ はんだボール
５１ ベース基板
Ｗ，Ｗ１，Ｗ２ ウェハ
Ａ 半導体
Ｃ 半導体チップ
Ｔ パッケージ基板（基板）
Ｐ 半導体パッケージ
ｍ 支持部
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
ＰＡ パッド部
Ｏ Ｄカット（位置決め部）

Claims (8)

  1. 上面に第１のアライメントマークおよびパッド部が形成されたウェハを、前記ウェハより大きな外形を有し外縁に位置決め用の位置決め部が形成された基板上にパッケージする半導体パッケージの製造方法であって、
    前記第１のアライメントマークおよび前記位置決め部を基準として、前記基板上に前記ウェハを取り付ける取付工程と、
    前記位置決め部を露出させた状態で前記ウェハ上に樹脂層を形成する樹脂層形成工程と、
    前記樹脂層から露出する前記位置決め部を基準として、前記樹脂層の一部を除去することにより、前記第１のアライメントマークを視認可能とする除去工程と、
    前記第１のアライメントマークを基準として、前記樹脂層上に第２のアライメントマークを形成するマーク形成工程と、
    前記第２のアライメントマークを基準として、前記パッド部に導通する配線パターンを前記樹脂層上に形成する配線パターン形成工程と、
    を具備することを特徴とする半導体パッケージの製造方法。
  2. 請求項１記載の半導体パッケージの製造方法において、
    前記配線パターン形成工程は、前記第１のアライメントマークを基準として、前記パッド部を露出させるコンタクトホールを前記樹脂層に形成してから、前記第２のアライメントマークを基準として、前記コンタクトホールを介して前記パッド部に導通する前記配線パターンを形成する
    ことを特徴とする半導体パッケージの製造方法。
  3. 請求項２記載の半導体パッケージの製造方法において、
    前記マーク形成工程および前記配線パターン形成工程は、レーザ光を用いて前記第２のアライメントマークおよび前記コンタクトホールを形成する
    ことを特徴とする半導体パッケージの製造方法。
  4. 請求項１ないし３のいずれか一項に記載の半導体パッケージの製造方法において、
    前記基板は円盤状で、
    前記位置決め部は前記基板の外周の一部を直線状にカットして形成されている
    ことを特徴とする半導体パッケージの製造方法。
  5. 請求項１ないし４のいずれか一項に記載の半導体パッケージの製造方法において、
    前記ウェハは外径１２．５ｍｍの円盤状で、
    前記基板は外径１３．５ｍｍの円盤状である
    ことを特徴とする半導体パッケージの製造方法。
  6. 上面に第１のアライメントマークおよびパッド部が形成されベース基板上に設置された複数のウェハを、前記ベース基板より大きな外形を有し外縁に位置決め用の位置決め部が形成された基板上にパッケージする半導体パッケージの製造方法であって、
    前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの第１のアライメントマークおよび前記位置決め部を基準として、前記基板上に前記複数のウェハを取り付ける取付工程と、
    前記位置決め部を露出させた状態で前記複数のウェハ上に樹脂層を形成する樹脂層形成工程と、
    前記樹脂層から露出する前記位置決め部を基準として、前記樹脂層の一部を除去することにより、前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの第１のアライメントマークを視認可能とする除去工程と、
    前記第１のアライメントマークを基準として、前記樹脂層上に第２のアライメントマークを形成するマーク形成工程と、
    前記第２のアライメントマークを基準として、前記パッド部に導通する配線パターンを前記樹脂層上に形成する配線パターン形成工程と、
    を具備することを特徴とする半導体パッケージの製造方法。
  7. パッド部を備えたウェハと、
    前記ウェハの上面に形成された第１のアライメントマークと、
    位置決め用の位置決め部を外縁に備え、前記ウェハが上面にパッケージされ、前記ウェハより大きな外形の基板と、
    前記位置決め部が露出し前記第１のアライメントマークを視認可能な状態として前記ウェハ上に形成された樹脂層と、
    前記樹脂層上に形成された第２のアライメントマークと、
    前記樹脂層上に形成され前記パッド部に導通する配線パターンと、
    を具備することを特徴とする半導体パッケージ。
  8. ベース基板と、
    パッド部をそれぞれ備え前記べース基板上に並べて設置された複数のウェハと、
    前記複数のウェハそれぞれの上面に形成された第１のアライメントマークと、
    位置決め用の位置決め部を外縁に備え、前記ベース基板が上面に設置されて前記複数のウェハのそれぞれが上面にパッケージされ、前記ベース基板より大きな外形の基板と、
    前記位置決め部が露出し前記複数のウェハのうちの少なくともいずれか一つの前記ウェハの前記第１のアライメントマークを視認可能な状態として前記複数のウェハ上に形成された樹脂層と、
    前記樹脂層上に形成された第２のアライメントマークと、
    前記樹脂層上に形成され前記パッド部に導通する配線パターンと、
    を具備することを特徴とする半導体パッケージ。
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