CN101393848A - 半导体器件的制造方法 - Google Patents

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CN101393848A CNA2008101612067A CN200810161206A CN101393848A CN 101393848 A CN101393848 A CN 101393848A CN A2008101612067 A CNA2008101612067 A CN A2008101612067A CN 200810161206 A CN200810161206 A CN 200810161206A CN 101393848 A CN101393848 A CN 101393848A
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Shinko Electric Co Ltd
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Shinko Electric Co Ltd
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Abstract

本发明公开一种半导体器件的制造方法，在该方法中，在半导体基板的划线区中形成对准图案，在形成于半导体基板上的绝缘层中布置用于使划线区露出的穿通槽。基于对准图案对配线图案的形成位置进行对准，使金属层图案化，从而形成配线图案。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法。本发明可以应用于如下的半导体器件的制造方法，即：在半导体芯片与配线图案之间形成倒装芯片结合，并且在从平面观看的状态下，该半导体器件的尺寸与半导体芯片的尺寸大致相同。
背景技术
现有技术的半导体器件包括称为芯片级封装的半导体器件(例如，见图1)，在从平面观看的状态下，该芯片级封装的尺寸与半导体芯片的尺寸大致相同。
图1是现有技术的半导体器件的剖视图。参考图1，现有技术的半导体器件100具有：半导体芯片101、内部连接端子102、树脂层103、配线图案104、阻焊层106和外部连接端子107。
半导体芯片101具有：形成为薄板状的半导体基板109(例如，抛光或研磨)、半导体集成电路111、多个电极焊盘112和保护膜113。例如，半导体基板109是通过将形成为薄板状的硅晶片分开而获得的基板。
半导体集成电路111布置在半导体基板109的前侧上。半导体集成电路111由扩散层、绝缘层、导通部和配线等(未示出)构成。多个电极焊盘112布置在半导体集成电路111上。所述多个电极焊盘112与布置在半导体集成电路111中的配线电连接。保护膜113布置在半导体集成电路111上。保护膜113是用于保护半导体集成电路111的薄膜。
内部连接端子102布置在电极焊盘112上。内部连接端子102的上端从树脂层103露出。内部连接端子102的上端与配线图案104连接。树脂层103布置成覆盖半导体芯片101的布置有内部连接端子102的表面。
配线图案104布置在树脂层103上。配线图案104与内部连接端子102连接。配线图案104通过内部连接端子102与电极焊盘112电连接。配线图案104具有外部连接端子布置区104A，在该外部连接端子布置区104A中布置有外部连接端子107。阻焊层106布置在树脂层103上，以覆盖配线图案104的除了外部连接端子布置区104A以外的部分。
图2是形成有现有技术半导体器件的半导体基板的平面图。在图2中，C表示切块机切割半导体基板110的位置(以下称为“切割位置C”)。参考图2，半导体基板110具有多个半导体器件形成区A和用于分开多个半导体器件形成区A的划线区B。多个半导体器件形成区A是形成有半导体器件100的区域。通过将半导体基板110形成为薄板，并沿着切割位置C进行切割，就形成了上述半导体基板109(见图1)。
图3至图11是示出现有技术的半导体器件的制造步骤的视图。在图3至图11中，与图1所示的现有技术半导体器件100的元件相同的元件用相同的附图标记表示。此外，在图3至图11中，A表示多个半导体器件形成区(以下称为“半导体器件形成区A”)，B表示用于分开多个半导体器件形成区的划线区(以下称为“划线区B”)，C表示切块刀切割半导体基板110的位置(以下称为“切割位置C”)。
首先，在图3所示步骤中，在使半导体基板110形成薄板之前，在半导体基板110的表面侧上形成具有半导体集成电路111、多个电极焊盘112和保护膜113的半导体芯片101。此外，在形成配线图案104时，在半导体基板110上形成例如用作位置基准的对准图案(未示出)。可以由例如铝配线在例如半导体基板110的划线区B内形成对准图案。
接下来，在图4所示步骤中，在多个电极焊盘112上形成内部连接端子102。在该阶段，多个内部连接端子102具有不同的高度。然后，在图5所示步骤中，把平板115压在多个内部连接端子102上，使多个内部连接端子102等高。然后，在图6所示步骤中，形成树脂层103以覆盖内部连接端子102和半导体芯片101的形成有内部连接端子102的表面。由于树脂层103形成在整个半导体基板110上，所以包含划线区B的整个半导体基板110都被树脂层103所覆盖。
然后，在图7所示步骤中，对树脂层103进行抛光，直到内部连接端子102的上表面102A从树脂层103露出为止。此时，继续进行抛光，使得树脂层103的上表面103A与内部连接端子102的上表面102A基本平齐。因此，使图7所示的结构主体的上表面(具体为树脂层103的上表面103A和内部连接端子102的上表面102A)形成平的表面。
然后，在图8所示步骤中，在图7所示结构主体的形成平表面的上表面上形成配线图案104。具体地说，在配线图案104中，例如，在图7所示结构主体上粘贴例如金属箔(未示出)，然后施加抗蚀剂(未示出)以覆盖金属箔，再使抗蚀剂曝光和显影，从而在金属箔的与配线图案104的形成区相对应的部分上形成抗蚀膜(未示出)。此后使用抗蚀膜作为掩模对金属箔进行蚀刻，从而形成配线图案104(减成法)。此后，去除抗蚀膜。曝光设备(未示出)探测形成在半导体基板110上的对准图案(未示出)的位置，从而确定抗蚀剂的曝光区。
然而，在图6所示步骤中，形成树脂层103以覆盖整个半导体基板110，使得对准图案也被树脂层103所覆盖，并且不能用使用CCD照相机的便宜曝光设备(未示出)识别对准图案。因此，在具有红外线或X射线发射功能的昂贵曝光设备(未示出)中，树脂层103被透射，从而识别对准图案并使抗蚀剂曝光。
然后，在图9所示步骤中，在树脂层103上形成阻焊层106以覆盖配线图案104的除了外部连接端子布置区104A以外的部分。然后，在图10所示步骤中，从半导体基板110的背面对半导体基板110抛光，并使半导体基板110形成薄板。然后，在图11所示步骤中，在外部连接端子布置区104A中形成外部连接端子107。
此后，通过切割半导体基板110的与切割位置C相对应的部分的方式制成多个半导体器件100。在这种情况下，在图6所示步骤中，树脂层103形成在半导体基板110的与划线区B相对应的部分上，使得树脂层103也同半导体基板110一起被切割(例如，见未经审查的日本专利申请公开出版物No.2002-313985)。
然而，在现有技术的半导体器件100的制造方法中，在使用具有红外线或X射线发射功能的曝光设备的情况下探测对准图案的精度不够高，从而降低了配线图案104相对于内部连接端子102的形成位置的精度。
此外，在形成抗蚀膜以便形成配线图案104的情况下使用的具有红外线或X射线发射功能的曝光设备昂贵，从而增加了半导体器件100的制造成本。
此外，在制造多个半导体器件100的情况下，树脂层103也同半导体基板110一起被切割，并且保护膜113与形成在半导体基板110上的半导体芯片101的粘合性不佳，使得半导体芯片101与保护膜113之间的界面剥离，从而降低了半导体器件100的成品率。
发明内容
本发明的示例性实施例提供了这样一种半导体器件的制造方法，这种方法能够提高配线图案相对于内部连接端子的形成位置的精度，降低半导体器件的制造成本，并且提高半导体器件的成品率。
根据示例性实施例的半导体器件的制造方法包括：
半导体芯片形成步骤，即在半导体基板的多个半导体芯片形成区中形成多个半导体芯片；
对准图案形成步骤，即在半导体基板的半导体芯片形成区之间的划线区中形成对准图案；
内部连接端子形成步骤，即在半导体芯片的电极焊盘上形成内部连接端子；
绝缘层形成步骤，即在上面形成有半导体芯片的半导体基板上形成具有穿通槽的绝缘层，并使穿通槽与半导体基板的划线区相对；
金属层形成步骤，即在绝缘层上形成金属层；
配线图案形成步骤，即基于对准图案使待与内部连接端子电连接的配线图案的形成位置对准，基于所述形成位置使金属层图案化，从而形成配线图案；以及
切割步骤，即在配线图案形成步骤之后对半导体基板的与划线区相对应的部分进行切割。
根据本发明，在形成于半导体基板上的绝缘层中设置用于使形成在划线区中的对准图案露出的穿通槽，因此可以通过对对准图案具有足够高的探测精度的、使用CCD照相机的曝光设备，而不是对对准图案没有足够高的探测精度的、具有红外线或X射线发射功能的曝光设备识别对准图案，从而可以提高配线图案相对于内部连接端子的形成位置的精度。
此外，通过在形成于半导体基板上的绝缘层中设置用于使形成在划线区中的对准图案露出的穿通槽，可以通过使用便宜的CCD照相机的曝光设备而不是使用具有红外线或X射线发射功能的昂贵曝光设备识别对准图案，从而可以降低半导体器件的制造成本。
此外，通过在形成于半导体基板上的绝缘层中设置用于使形成在划线区中的对准图案露出的穿通槽，在切割步骤中可以仅对半导体基板进行切割，并且抑制了半导体芯片与保护膜之间的界面剥离的情况，从而可以提高半导体器件的成品率。
根据本发明，可以提高配线图案相对于内部连接端子的形成位置的精度，降低半导体器件的制造成本，并且可以提高半导体器件的成品率。
附图说明
图1是现有技术的半导体器件的剖视图。
图2是半导体基板的平面图。
图3是示出现有技术的半导体器件的制造步骤的视图(第一步)。
图4是示出现有技术的半导体器件的制造步骤的视图(第二步)。
图5是示出现有技术的半导体器件的制造步骤的视图(第三步)。
图6是示出现有技术的半导体器件的制造步骤的视图(第四步)。
图7是示出现有技术的半导体器件的制造步骤的视图(第五步)。
图8是示出现有技术的半导体器件的制造步骤的视图(第六步)。
图9是示出现有技术的半导体器件的制造步骤的视图(第七步)。
图10是示出现有技术的半导体器件的制造步骤的视图(第八步)。
图11是示出现有技术的半导体器件的制造步骤的视图(第九步)。
图12是根据本发明第一实施例的半导体器件的剖视图。
图13是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第一步)。
图14是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第二步)。
图15是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第三步)。
图16是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第四步)。
图17是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第五步)。
图18是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第六步)。
图19是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第七步)。
图20是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第八步)。
图21是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第九步)。
图22是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十步)。
图23是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十一步)。
图24是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十二步)。
图25是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十三步)。
图26是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十四步)。
图27是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十五步)。
图28是示出根据本发明第一实施例的半导体器件的制造步骤的视图(第十六步)。
图29是示出对准图案的实例的视图(图17所示半导体器件的平面图)。
图30是示出对准图案的另一个实例的视图(第一实例)。
图31是示出对准图案的其他实例的视图(第二实例)。
图32是示出对准图案的其他实例的视图(第三实例)。
图33是半导体基板的平面图。
图34是根据本发明第二实施例的半导体器件的剖视图。
图35是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第一步)。
图36是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第二步)。
图37是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第三步)。
图38是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第四步)。
图39是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第五步)。
图40是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第六步)。
图41是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第七步)。
图42是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第八步)。
图43是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第九步)。
图44是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第十步)。
图45是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第十一步)。
图46是示出根据本发明第二实施例的半导体器件的制造步骤的视图(第十二步)。
具体实施方式
接下来，将基于附图描述本发明的实施例。
(第一实施例)
图12是根据本发明第一实施例的半导体器件的剖视图。参考图12，第一实施例的半导体器件10具有：半导体芯片11、内部连接端子12、绝缘层13、配线图案14、阻焊层16和外部连接端子17。半导体芯片11具有：半导体基板21、半导体集成电路22、多个电极焊盘23和保护膜24。半导体基板21是用于形成半导体集成电路22的基板。半导体基板21呈薄板状。半导体基板21的厚度T1可以设置为例如100μm至300μm。半导体基板21是例如通过使呈薄板状的硅晶片分开而获得的基板。
半导体集成电路22布置在半导体基板21的前侧上。半导体集成电路22由形成在半导体基板21上的扩散层(未示出)、堆叠在半导体基板21上的绝缘层(未示出)、布置在堆叠的绝缘层中的导通部(未示出)以及配线等(未示出)构成。
所述多个电极焊盘23布置在半导体集成电路22上。电极焊盘23与布置在半导体集成电路22中的配线(未示出)电连接。可以使用例如铝作为电极焊盘23的材料。
保护膜24布置在半导体集成电路22上。保护膜24是用于保护半导体集成电路22的薄膜。可以使用例如SiN膜或PSG膜作为保护膜24。
内部连接端子12布置在电极焊盘23上。内部连接端子12是用于使半导体集成电路22与配线图案14电连接的装置。内部连接端子12的高度H1可以设置为例如10μm至60μm。可以使用例如金凸点、镀金膜、或者由通过非电镀法形成的镍膜和覆盖该镍膜的金膜构成的金属膜作为内部连接端子12。可以通过例如结合法或电镀法形成金凸点。
绝缘层13布置成覆盖半导体芯片11和内部连接端子12的除了内部连接端子12的上表面12A以外的部分。内部连接端子12的上表面12A从绝缘层13露出。绝缘层13的上表面13A与内部连接端子12的上表面12A基本平齐。可以使用例如具有粘性的片状绝缘层(例如，非导电膜(NCF，Non Conductive Film))或膏状绝缘层(例如，非导电膏(NCP，Non Conductive Paste))作为绝缘层13。绝缘层13的厚度T2可以设置为例如10μm至60μm。
配线图案14布置在绝缘层13的上表面13A上，以便与内部连接端子12的上表面12A接触。配线图案14通过内部连接端子12与半导体集成电路22电连接。配线图案14具有布置外部连接端子17的外部连接端子布置区14A。可以使用例如铜作为配线图案14的材料。配线图案14的厚度可以设置为例如12μm。
阻焊层16布置在绝缘层13上，以便覆盖配线图案14的除了外部连接端子布置区14A以外的部分。
外部连接端子17布置在配线图案14的外部连接端子布置区14A中。外部连接端子17是与布置在例如母板等安装基板(未示出)中的焊盘电连接的端子。可以使用例如焊料凸点作为外部连接端子17。
另外，如下文所述，因为考虑到在切割半导体基板31的情况下切割位置C与切块刀35的位置偏差，所以在半导体器件10外围部分的半导体芯片11与绝缘层13之间的边界处产生阶梯部分，并且即使当切割位置C与切块刀35存在位置偏差时，由于在穿通槽26的壁面与切块刀35之间设置有单侧间隙W2，所以保证仅切割半导体基板31而不会使切块刀35与绝缘层13接触(见图27和图28)。
图13至图28是示出根据本发明第一实施例的半导体器件的制造步骤的视图，图29是示出对准图案的实例的视图(图17所示的半导体器件的平面图)。此外，图30至图32是示出对准图案的其他实例的视图，图33是半导体基板的平面图。在图13至图32中，与第一实施例的半导体器件10的元件相同的元件用相同的附图标记表示。此外，在图16至图32中，A表示多个半导体器件形成区(以下称为“半导体器件形成区A”)，B表示用于分开多个半导体器件形成区的划线区(以下称为“划线区B”)，C表示切块刀切割半导体基板31的位置(以下称为“切割位置C”)。
首先，在图13所示步骤中，在支撑主体25的上表面25A上形成金属层33。在下面图22所示的步骤中，蚀刻金属层33以形成配线图案14。具体地说，制备铜箔作为金属层33，并且将该铜箔粘贴在支撑主体25的上表面25A上。金属层33的厚度T5可以设置为例如10μm。可以使用例如带(例如菱形花纹带)、树脂板或金属板作为支撑主体25。此外，可以使用光学透明材料和光学不透明材料中的任一种作为支撑主体25。
接下来，在图14所示步骤中，在形成于支撑主体25的上表面25A上的金属层33的上表面33A上形成绝缘层13。可以使用具有粘性的片状绝缘树脂(例如，非导电膜(NCF，Non Conductive Film))或膏状绝缘树脂(例如，非导电膏(NCP，Non Conductive Paste))作为绝缘层13。在使用具有粘性的片状绝缘树脂作为绝缘层13的情况下，通过将片状绝缘树脂粘贴在图13所示结构主体的金属层33的上表面33A上来形成绝缘层13。此外，在使用膏状绝缘树脂作为绝缘层13的情况下，通过印刷的方法将膏状绝缘层13形成在图13所示结构主体的金属层33的上表面33A上，然后预烘烤绝缘层13，使绝缘层13部分固化。这种部分固化的绝缘层13具有粘性。绝缘层13的厚度T4可以设置为例如20μm至100μm。
然后，在图15所示步骤中，通过例如切块处理的方式对图14所示结构主体的绝缘层13和金属层33进行预切割，从而形成穿通槽26。穿通槽26布置在使划线区B在下面所述的图20所示步骤中露出的位置，布置在半导体基板31中的对准图案27形成在划线区B中。
因此，通过在金属层33和绝缘层13中布置与形成有对准图案27的划线区B相对应的穿通槽26，即使半导体芯片11与绝缘层13在图19的步骤中粘贴在一起之后，也可以从半导体器件10的前侧(形成半导体集成电路22的那侧)识别对准图案27。
然后，在图16所示步骤中，制备具有多个半导体器件形成区A和用于分开多个半导体器件形成区A的划线区B的半导体基板31(见图33)。半导体基板31呈薄板状，沿着切割位置C对半导体基板31进行切割，从而形成了上述半导体基板21(见图12)。可以使用例如硅晶片作为半导体基板31。半导体基板31的厚度T3可以设置为例如500μm至775μm。
然后，在图17所示步骤中，通过已知技术在半导体基板31的与半导体器件形成区A相对应的前侧形成具有半导体集成电路22、电极焊盘23和保护膜24的半导体芯片11(半导体芯片形成步骤)。可以使用例如铝作为电极焊盘23的材料。同样，可以使用例如SiN膜或PSG膜作为保护膜24。
此外，在图17所示步骤中，在划线区B中形成对准图案27(对准图案形成步骤)。例如在形成配线图案时通过曝光设备识别对准图案27，该对准图案是一种用作位置基准的标记。如图29所示，在例如半导体基板31的划线区B的半导体器件10的对角位置中形成对准图案27。此外，可以在例如半导体器件10的四角形成对准图案27。
对准图案27可以具有例如如图29所示的圆柱形，但还可以具有如图30所示的四棱柱形、如图31所示的在从平面上看时呈矩形的四棱柱形、如图32所示的排列成十字形的四个四棱柱形等，并且可以具有除了图29至图32所示形状以外的其他形状，只要对准图案具有能够被曝光设备或粘贴设备所识别的形状即可。此外，可以使用例如单层的铝层、铜层或钛层，或者通过堆叠这些层中的至少两种获得的层作为对准图案27。此外，划线区B的宽度可以设置为例如0.2mm。在这种情况下，对准图案27可以呈例如圆柱形(例如，直径为0.1mm)。因此，通过在同一步骤中形成电极焊盘23和对准图案27，可以减少制造步骤，从而可以降低半导体器件10的制造成本。另外，可以在不同步骤中形成电极焊盘23和对准图案27。
然后，在图18所示步骤中，在布置在多个半导体器件形成区A中的多个电极焊盘23上分别形成内部连接端子12(内部连接端子形成步骤)。可以使用例如金凸点、镀金膜、或者由通过非电镀法形成的镍膜和形成在该镍膜上的金膜构成的金属膜作为内部连接端子12。可以通过例如结合法形成金凸点。另外，在图18所示步骤中形成的多个内部连接端子12的高度是不同的。
然后，在图19所示步骤中，将绝缘层13粘贴在半导体芯片11上，使得支撑主体25(图15所示的结构主体)的形成有金属层33和绝缘层13的表面与半导体基板31(图18所示的结构主体)的形成有多个半导体芯片11的表面相对。在这种情况下，绝缘层13粘贴在半导体芯片11上，并且图15所示结构主体的穿通槽26使图18所示结构主体的划线区B露出。在对准划线区B与穿通槽26时，可以通过粘贴设备识别对准图案27，并且可以参考对准图案27进行划线区B与穿通槽26的对准。通过参考对准图案27将图15所示的结构主体粘贴在图18所示的结构主体上，可以提高穿通槽26相对于划线区B的位置的精度。
这里，对准图案27被支撑主体25所覆盖，所以当支撑主体25由光学透明材料制成时，可以使用没有特殊功能的粘贴设备；而当支撑主体25由光学不透明材料制成时，则需要具有红外线或X射线发射功能的特殊粘贴设备。
在粘贴在一起之后，在对图19所示的结构主体加热的状态下，沿着箭头方向按压支撑主体25，金属层33的上表面33A与多个内部连接端子12的上表面12A接触，金属层33在内部连接端子12上弯曲。此外，通过加热图19所示的结构主体而使绝缘层13固化。弯曲之后的绝缘层13的厚度T2可以设置为例如10μm至60μm。
然后，在图20所示步骤中，去除图19所示的支撑主体25。由于穿通槽26设置在划线区B上，所以可以从半导体器件10的前侧(形成半导体集成电路22的那侧)识别对准图案27。也就是说，不需要对准图案27的识别精度降低的、具有X射线或红外线发射功能的昂贵的特殊曝光设备，而是可以用使用CCD照相机的便宜曝光设备，从而可以高精度地识别对准图案27。
然后，在图21所示步骤中，将抗蚀剂施加在金属层33上，然后使该抗蚀剂曝光并显影，从而在金属层33的与配线图案14形成区相对应的部分上形成抗蚀膜36。曝光设备探测对准图案27的位置，从而确定抗蚀膜36的曝光区。
然后，在图22所示步骤中，使用抗蚀膜36作为掩模对金属层33进行蚀刻，去除金属层33的在图21中未形成抗蚀膜36的部分，从而形成了配线图案14(配线图案形成步骤)。如图20至图22所示，本实施例示出了通过减成法形成配线图案14的实例。
然后，在图23所示步骤中，去除图22所示的抗蚀膜36。此后，对配线图案14进行粗糙化处理。可以通过黑化处理或粗糙化蚀刻处理中的任何方法进行配线图案14的粗糙化处理。粗糙化处理是用于改善配线图案14与形成在配线图案14侧表面和上表面上的阻焊层16之间的附着性的处理。
因为在形成于半导体基板31上的绝缘层13中布置用于露出形成在划线区B中的对准图案27的穿通槽26，所以可以通过使用CCD照相机的曝光设备高精度地识别对准图案27，从而可以提高配线图案14相对于内部连接端子12的形成位置的精度。此外，可以通过使用便宜CCD照相机的曝光设备而不是使用具有红外线或X射线发射功能的昂贵曝光设备识别对准图案27，从而可以降低半导体器件的制造成本。
然后，在图24所示步骤中，形成阻焊层16以覆盖绝缘层13和配线图案14的除了划线区B与外部连接端子布置区14A以外的部分。
然后，在图25所示步骤中，从半导体基板31的背面对半导体基板31进行抛光或研磨，从而使半导体基板31形成薄板状。在使半导体基板31形成薄板状的过程中，可以使用例如背面研磨机。在形成薄板状之后，半导体基板31的厚度T6可以设置为例如100μm至300μm。
然后，在图26所示步骤中，在配线图案14的外部连接端子布置区14A中形成外部连接端子17。因而，在多个半导体器件形成区A中形成了与半导体器件10相对应的结构主体。
然后，在图27所示步骤中，沿着切割位置C仅对半导体基板31的与划线区B相对应的部分进行切割(切割步骤)。通过例如切块的方式切割半导体基板31。这里，切块刀35的宽度W1可以设置为小于或等于划线区B的宽度。此外，例如，考虑了由切块设备引起的切割位置C与切块刀35的位置偏差，即使切割位置C与切块刀35存在位置偏差，但在穿通槽26的壁面与切块刀35之间设置有单侧间隙W2，从而保证仅切割半导体基板31而不会使切块刀35与绝缘层13接触。切块刀35的宽度W1可以设置为例如0.04mm。此外，穿通槽26的壁面与切块刀35之间的间隙的宽度W2可以设置为例如0.08mm。
然后，在图28所示步骤中，完成了对半导体基板31的切割，并且制成了多个半导体器件10。另外，如上文所述，因为考虑到在切割半导体基板31时切割位置C与切块刀35的位置偏差，所以在半导体器件10的外围部分的半导体芯片11与绝缘层13之间的边界处产生阶梯部分，并且即使切割位置C与切块刀35存在位置偏差，但在穿通槽26的壁面与切块刀35之间设置有单侧间隙W2，从而保证仅切割半导体基板31而不会使切块刀35与绝缘层13接触。
根据本实施例的半导体器件的制造方法，在形成在半导体基板31上的绝缘层13中布置用于使形成在划线区B中的对准图案27露出的穿通槽26，因此可以通过对对准图案27具有足够高的探测精度的、使用CCD照相机的曝光设备，而不是使用对对准图案27没有足够高的探测精度的、具有红外线或X射线发射功能的曝光设备识别对准图案27，从而可以提高配线图案14相对于内部连接端子12的形成位置的精度。
此外，通过在形成在半导体基板31上的绝缘层13中布置用于使形成在划线区B中的对准图案27露出的穿通槽26，可以通过使用便宜CCD照相机的曝光设备而不是使用具有红外线或X射线发射功能的昂贵曝光设备识别对准图案27，从而可以降低半导体器件10的制造成本。
此外，通过在形成于半导体基板31上的绝缘层13中布置用于使对划线区B露出的穿通槽26，在切割步骤中仅对半导体基板31进行切割，并且抑制了半导体芯片11与保护膜24之间的界面剥离的情况，从而可以提高半导体器件10的成品率。
(第二实施例)
图34是根据本发明第二实施例的半导体器件的剖视图。在图34中，与第一实施例的半导体器件10的元件相同的元件用相同的附图标记表示。参考图34，除了布置由金属种晶层42和金属膜43制成的配线图案41来代替布置在第一实施例的半导体器件10中的配线图案14以外，第二实施例的半导体器件40的构造方式与半导体器件10相似。可以使用例如铜层作为金属种晶层42。此外，金属种晶层42的厚度T7可以设置为例如0.5μm至1.0μm。可以使用例如铜作为金属膜43。此外，金属膜43的厚度T8可以设置为例如10μm至20μm。
图35至图46是示出根据本发明第二实施例的半导体器件的制造步骤的视图。在图35至图46中，与第二实施例的半导体器件40的元件相同的元件用相同的附图标记表示。
参考图35至图46描述第二实施例的半导体器件40的制造方法。首先，在图35所示步骤中，在支撑主体25的上表面25A上形成绝缘层13。可以使用例如带(例如菱形花纹带)、树脂板或金属板作为支撑主体25。此外，可以使用光学透明材料和光学不透明材料中的任一种作为支撑主体25。
可以使用具有粘性的片状绝缘树脂(例如，非导电膜(NCF，Non Conductive Film))或膏状绝缘树脂(例如，非导电膏(NCP，Non Conductive Paste))作为绝缘层13。在使用具有粘性的片状绝缘树脂作为绝缘层13的情况下，通过将片状绝缘树脂粘贴在支撑主体25的上表面25A上形成绝缘层13。此外，在使用膏状绝缘树脂作为绝缘层13的情况下，通过印刷方法将膏状绝缘层13形成在支撑主体25的上表面25A上，然后预烘烤绝缘树脂，使绝缘树脂部分固化。这种部分固化的绝缘树脂具有粘性。绝缘层13的厚度T4可以设置为例如20μm至100μm。
接下来，在图36所示步骤中，通过例如切块处理的方式对图35所示结构主体中的绝缘层13进行预切割，从而形成穿通槽26。穿通槽26布置在使形成在半导体基板31中的划线区B在下面所述的图38所示步骤中露出的位置。
因此，通过在绝缘层13中布置与形成有对准图案27的划线区B相对应的穿通槽26，即使在半导体芯片11与绝缘层13在图37步骤中粘贴在一起之后，也可以从半导体器件40的前侧(形成半导体集成电路22的那侧)识别对准图案27。
然后，通过进行与在第一实施例中描述并在图16至图18中示出的步骤相似的处理形成图18所示的结构主体。在该阶段，多个内部连接端子12的高度是不同的。
然后，在图37所示步骤中，将绝缘层13粘贴在半导体芯片11上，使得支撑主体25(图36所示的结构主体)的形成有绝缘层13的表面与半导体基板31(图18所示的结构主体)的形成有多个半导体芯片11的表面相对。在这种情况下，绝缘层13粘贴在半导体芯片11上，图36所示结构主体的穿通槽26使图18所示结构主体的划线区B露出。在对准划线区B与穿通槽26时，可以用粘贴设备识别对准图案27，并且可以参考对准图案27进行划线区B与穿通槽26的对准。通过参考对准图案27将图36所示的结构主体粘贴在图18所示的结构主体上，可以提高穿通槽26相对于划线区B的位置精度。
这里，对准图案27被支撑主体25覆盖，所以当支撑主体25由光学透明材料制成时，可以使用没有特殊功能的粘贴设备；而当支撑主体25由光学不透明材料制成时，则需要具有红外线或X射线发射功能的特殊粘贴设备。
在粘贴在一起之后，在加热图37所示的结构主体的状态下，沿着箭头方向按压支撑主体25，使绝缘层13的上表面13A与多个内部连接端子12的上表面12A基本上平齐。此外，通过对图37所示的结构主体加热使绝缘层13固化。固化之后的绝缘层13的厚度T2可以设置为例如10μm至60μm。
然后，在图38所示步骤中，去除图37所示的支撑主体25。在去除支撑主体25之后绝缘层13残留在内部连接端子12的上表面12A上时，通过干式处理和湿式处理去除残留在上表面12A上的绝缘层13，使得内部连接端子12的上表面12A从绝缘层13露出。
然后，在图39所示步骤中，通过例如非电解电镀法形成金属种晶层42以覆盖图38所示结构主体的上表面(绝缘层13的上部13A以及穿通槽26的壁面和底面)。金属种晶层42与内部连接端子12电连接。可以使用例如铜层作为金属种晶层42。金属种晶层42的厚度T7可以设置为例如0.5μm至1.0μm。
然后，在图40所示步骤中，形成抗蚀膜44，该抗蚀膜具有用于使穿通槽26的底面露出的开口部分44A。
然后，在图41所示步骤中，通过蚀刻仅去除金属种晶层42的设置在开口部分44A下部的部分。因此，通过仅去除金属种晶层42的设置在开口部分44A下部的部分，可以从半导体器件40的前侧通过穿通槽26识别形成在划线区B上的对准图案27。在这种情况下，当使用铜层作为金属种晶层42时，需要由例如铝层形成对准图案27，以便对准图案27不会被蚀刻所去除。
然后，在图42所示步骤中，去除图41所示的抗蚀膜44。然后，在图43所示步骤中，将抗蚀剂施加在金属种晶层42的上表面42A上，然后使该抗蚀剂曝光并显影，从而形成具有与配线形成区相对应的开口部分45A的抗蚀膜45。曝光设备(未示出)探测形成在划线区B中的对准图案27的位置，从而确定抗蚀剂的曝光区。
因为在形成于半导体基板31上的绝缘层13中布置用于使形成在划线区B中的对准图案27露出的穿通槽26，所以可以高精度地识别对准图案27，从而可以提高抗蚀剂曝光区相对于内部连接端子12的位置精度。
此外，通过在形成于半导体基板31上的绝缘层13中布置用于使形成在划线区B中的对准图案27露出的穿通槽26，可以通过使用便宜CCD照相机的曝光设备而不是使用具有红外线或X射线发射功能的昂贵曝光设备识别对准图案27，从而可以降低半导体器件40的制造成本。
然后，在图44所示步骤中，通过使用金属种晶层42作为馈电层的电解电镀法在开口部分45A中形成金属膜43。金属膜43与金属种晶层42电连接。可以使用例如铜作为金属膜43。此外，金属膜43的厚度T8可以设置为例如10μm至20μm。
然后，在图45所示步骤中，去除图44所示的抗蚀膜45。然后，在图46所示步骤中，通过蚀刻去除金属种晶层42的未形成金属膜43的区域，从而形成由金属种晶层42和金属膜43制成的配线图案41(配线图案形成步骤)。如图39至图46所示，本实施例示出了通过半加成法形成配线图案41的实例。
然后，通过进行与在第一实施例中描述并在图24至图28中示出的步骤相似的处理制成图34所示的半导体器件40。
根据本实施例的半导体器件的制造方法，由于通过半加成法形成配线图案41，所以可以提高配线图案41的尺寸精度。另外，本实施例的半导体器件40的制造方法可以获得与第一实施例的半导体器件10的制造方法相似的效果。
虽然上文已经详细地描述了本发明的优选实施例，但是本发明不限于上述这些实施例，而是可以在不脱离本发明范围的情况下对上述这些实施例进行各种修改和替换。
本发明可以应用于半导体器件的制造方法，在这种制造方法中，制成了半导体芯片与配线图案之间的倒装芯片结合，并且在从平面观看的状态下，该半导体器件的尺寸与半导体芯片的尺寸大致相同。

Claims (5)

1.一种半导体器件的制造方法，所述方法包括：
半导体芯片形成步骤，在半导体基板的多个半导体芯片形成区中形成多个半导体芯片；
对准图案形成步骤，在半导体基板的半导体芯片形成区之间设置的划线区中形成对准图案；
内部连接端子形成步骤，在半导体芯片的电极焊盘上形成内部连接端子；
绝缘层形成步骤，在上面形成有半导体芯片的半导体基板上形成具有穿通槽的绝缘层，并使穿通槽处于与半导体基板的划线区相对的状态；
金属层形成步骤，在绝缘层上形成金属层；
配线图案形成步骤，基于对准图案使待与内部连接端子电连接的配线图案的形成位置对准，基于所述形成位置使金属层图案化，从而形成配线图案；以及
切割步骤，在配线图案形成步骤之后对半导体基板的与划线区相对应的部分进行切割。
2.根据权利要求1所述的半导体器件的制造方法，
其中，在同一步骤中形成对准图案和半导体芯片的电极焊盘。
3.根据权利要求1或2所述的半导体器件的制造方法，
其中，所述绝缘层形成步骤包括：在支撑主体上形成绝缘层；在绝缘层中形成穿通槽；把绝缘层粘贴在半导体芯片上，使得支撑主体的形成有绝缘层的表面与半导体基板的形成有半导体芯片的表面相对；然后从绝缘层上去除支撑主体。
4.根据权利要求1或2所述的半导体器件的制造方法，
其中，在支撑主体上顺序形成金属层和绝缘层；在绝缘层中形成穿通槽；把绝缘层粘贴在半导体芯片上，使得支撑主体的形成有金属层和绝缘层的表面与半导体基板的形成有半导体芯片的表面相对；然后去除支撑主体。
5.根据权利要求1或2所述的半导体器件的制造方法，
其中，在所述绝缘层形成步骤中，基于对准图案进行穿通槽的位置与半导体基板的划线区的位置之间的对准。
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