CN101369546A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法。所述方法包括如下连续步骤：(a)提供半导体基板；(b)在所述半导体基板上形成具有电极焊盘的多个半导体芯片；(c)在所述电极焊盘上形成内部连接端子；(d)在所述多个半导体芯片上形成绝缘层以覆盖所述内部连接端子；(e)在所述绝缘层上形成金属层；(f)按压所述金属层的全部区域以使所述金属层与所述内部连接端子的上端部分接触；(g)按压所述金属层的与所述内部连接端子的上端部分接触的部分，由此在所述内部连接端子中形成第一凹陷部，并且在所述金属层中形成第二凹陷部；以及(h)通过蚀刻所述金属层来形成配线图案。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法，更具体地说，涉及制造如下半导体器件的方法，在该半导体器件中，内部连接端子的上端部分与配线图案电连接，所述内部连接端子设置在形成于半导体基板上的多个半导体芯片的电极焊盘上。
背景技术
图1是现有技术的半导体器件的剖视图。
参考图1，现有技术的半导体器件100(例如，芯片级封装)包括半导体芯片101、内部连接端子102、树脂层103、配线图案104、阻焊层106和外部连接端子107。
半导体芯片101具有片状半导体基板110、半导体集成电路111、多个电极焊盘112和保护膜113。半导体集成电路111设置在半导体基板110的表面侧。半导体集成电路111由扩散层、绝缘层、导通孔、配线等构成。多个电极焊盘112设置在半导体集成电路111上。该多个电极焊盘112与设置在半导体集成电路111上的配线电连接。保护膜113设置在半导体集成电路111上。保护膜113是用于保护半导体集成电路111的膜。
内部连接端子102分别设置在电极焊盘112上。内部连接端子102的上端部分的上表面从树脂层103露出。内部连接端子102的上端部分与配线图案104电连接。树脂层103设置为覆盖半导体基板110的设置有内部连接端子102的一侧。
配线图案104设置在树脂层103上。配线图案104分别与内部连接端子102连接。配线图案104通过内部连接端子102与电极焊盘112电连接。配线图案104具有外部连接端子设置区域104A，在该区域上分别设置有外部连接端子107。阻焊层106设置在树脂层103上以覆盖配线图案104的除外部连接端子设置区域104A以外的部分。
图2至图10为示出制造现有技术的半导体器件的步骤的视图。在图2至图10中，对于与图1所示的现有技术的半导体器件100的构成部分相同的部分，使用与半导体器件100相同的附图标记表示。
首先，在图2所示的步骤中，在半导体基板110的表面侧形成半导体芯片101，该半导体芯片101具有半导体集成电路111、多个电极焊盘112和保护膜113。尚未对半导体基板110执行薄化处理。然后，在图3所示步骤中，在多个电极焊盘112上分别形成内部连接端子102。在该阶段，多个内部连接端子102的高度是不同的。
然后，在图4所示步骤中，将平板115按压在多个内部连接端子102的上端部分上，从而使多个内部连接端子102各自的高度变得一致。然后，在图5所示步骤中，形成树脂膜103以在形成有内部连接端子102的一侧覆盖半导体芯片101和内部连接端子102。
然后，在图6所示步骤中，抛光树脂层103，直到内部连接端子102的上端部分的上表面102A从树脂层103露出为止。此时，执行抛光处理，直到树脂层103的上表面103A达到与内部连接端子102的上端部分的上表面102A几乎相同的水平为止。
然后，在图7所示步骤中，在树脂层103的上表面103A上形成配线图案104。然后，在图8所示步骤中，在树脂层103上形成阻焊层106，使得该阻焊层覆盖配线图案104的除外部连接端子提供区域104A以外的部分。
然后，在图9所示步骤中，从背面侧抛光半导体基板110，以减少半导体基板110的厚度。然后，在图10所示步骤中，分别在外部连接端子提供区域104A上形成外部连接端子107。结果，制造出了半导体器件100(参见例如日本专利No.3614828)。
但是，在制造现有技术的半导体器件100的方法中，需要如下步骤，即：使得多个内部连接端子102的高度一致的步骤；通过抛光树脂层103来使多个内部连接端子102的上表面102A从树脂层103露出的步骤。因此，存在步骤数量增加并且半导体器件100的制造成本也因而增加的问题。
此外，在抛光树脂层103时，难以非常精确地去除存在于内部连接端子102的上端部分的上表面102A上的树脂层103。因此，树脂层103仍然残留在内部连接端子102的上端部分的上表面102A上。结果，存在如下问题，即：内部连接端子102与配线图案104之间的附着性变差(在最坏的情况下，在内部连接端子102与配线图案104之间发生剥离)；内部连接端子102与配线图案104之间的电阻值增加。因此，半导体器件100的成品率降低。
发明内容
本发明的示例性实施例针对上述缺点以及上面没有提及的其它缺点。但是，并不要求本发明克服上述缺点。因此，本发明的示例性实施例可以不克服上述任何问题。
本发明的一个方面是提供一种制造半导体器件的方法，该方法能够通过减少步骤数量来降低半导体器件的制造成本并提高半导体器件的成品率。
根据本发明的一个或多个方面，提供一种制造半导体器件的方法，所述方法包括如下连续步骤：
(a)提供半导体基板；
(b)在半导体基板上形成具有电极焊盘的多个半导体芯片；
(c)在电极焊盘上形成内部连接端子；
(d)在多个半导体芯片上形成绝缘层以覆盖内部连接端子；
(e)在绝缘层上形成金属层；
(f)按压金属层的全部区域以使金属层与内部连接端子的上端部分接触；
(g)按压金属层的与内部连接端子的上端部分接触的部分，由此在内部连接端子中形成第一凹陷部，并且在金属层中形成第二凹陷部；以及
(h)通过蚀刻金属层来形成配线图案。
根据本发明的一个或多个方面，在步骤(g)之后的金属层与内部连接端子的上端部分之间的接触区域大于在步骤(f)之后且在步骤(g)之前的金属层与内部连接端子的上端部分之间的接触区域。
根据本发明的一个或多个方面，在步骤(g)中，金属层与第一凹陷部的下表面和侧表面接触。
根据本发明的一个或多个方面，提供一种制造半导体器件的方法，所述方法包括如下连续步骤：
(a)提供半导体基板；
(b)在半导体基板上形成具有电极焊盘的多个半导体芯片；
(c)在电极焊盘上形成内部连接端子；
(d)在多个半导体芯片上形成绝缘层以覆盖内部连接端子；
(e)在绝缘层上形成金属层；
(f)按压金属层的全部区域以使金属层与内部连接端子的上端部分接触；
(g)通过蚀刻金属层来形成配线图案；以及
(h)按压配线图案的与内部连接端子的上端部分接触的部分，由此在内部连接端子中形成第一凹陷部，并且在配线图案中形成第二凹陷部。
根据本发明的一个或多个方面，在步骤(h)之后的配线图案与内部连接端子的上端部分之间的接触区域大于在步骤(f)之后且在步骤(h)之前的金属层与内部连接端子的上端部分之间的接触区域。
根据本发明的一个或多个方面，在步骤(h)中，配线图案与第一凹陷部的下表面和侧表面接触。
根据本发明的一个或多个方面，步骤(g)包括：
按压金属层的与内部连接端子的上端部分的外周部分接触的部分。
根据本发明的一个或多个方面，在步骤(g)之后，内部连接端子的上端部分的外周侧表面的至少一部分被金属层的设置在第一凹陷部上的部分覆盖。
根据本发明的一个或多个方面，步骤(h)包括：
按压配线图案的与内部连接端子的上端部分的外周部分接触的部分。
根据本发明的一个或多个方面，在步骤(h)之后，
内部连接端子的上端部分的外周侧表面的至少一部分被配线图案覆盖。
根据本发明的一个或多个方面，在步骤(e)中，在绝缘层上层叠铜箔。
根据本发明的一个或多个方面，一种半导体器件包括：
半导体基板；
半导体芯片，其形成在所述半导体基板上并具有电极焊盘；
绝缘层，其形成在所述半导体芯片上；
内部连接端子，其形成在所述电极焊盘上并具有第一凹陷部，所述第一凹陷部从所述绝缘层露出；
配线图案，其形成在所述绝缘层上并具有第二凹陷部，所述第二凹陷部设置在与设置有第一凹陷部的区域对应的区域中，所述配线图案与设置有所述第一凹陷部的所述内部连接端子接触；
阻焊层，其形成在所述配线图案上并具有开口，所述配线图案的一部分通过所述开口露出；以及
外部连接端子，其形成在露出的所述配线图案上。
根据本发明，通过减少步骤数量，不仅可以降低半导体器件的制造成本，而且还可以提高半导体器件的成品率。
在下面的描述、附图和权利要求书中可以看出本发明的其它方面和优点。
附图说明
从下面结合附图的更具体的描述中可以更明显看出本发明的上述和其它方面、特征和优点，在附图中：
图1是现有技术的半导体器件的剖视图；
图2是示出现有技术的半导体器件的制造步骤的视图(#1)；
图3是示出现有技术的半导体器件的制造步骤的视图(#2)；
图4是示出现有技术的半导体器件的制造步骤的视图(#3)；
图5是示出现有技术的半导体器件的制造步骤的视图(#4)；
图6是示出现有技术的半导体器件的制造步骤的视图(#5)；
图7是示出现有技术的半导体器件的制造步骤的视图(#6)；
图8是示出现有技术的半导体器件的制造步骤的视图(#7)；
图9是示出现有技术的半导体器件的制造步骤的视图(#8)；
图10是示出现有技术的半导体器件的制造步骤的视图(#9)；
图11是根据本发明第一实施例的半导体器件的剖视图；
图12是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#1)；
图13是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#2)；
图14是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#3)；
图15是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#4)；
图16是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#5)；
图17是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#6)；
图18是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#7)；
图19是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#8)；
图20是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#9)；
图21是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#10)；
图22是示出根据本发明第一实施例的半导体器件的制造步骤的视图(#11)；
图23是示出按压工具的剖视图；
图24是示出由图23所示按压工具形成的凹陷部的剖面形状的视图；
图25是示出另一个按压工具的剖视图；
图26是示出由图25所示按压工具形成的凹陷部的剖面形状的视图；
图27是示出根据本发明第二实施例的半导体器件的剖视图；
图28是示出根据本发明第二实施例的半导体器件的制造步骤的视图。
具体实施方式
下面参考附图描述本发明的示例性实施例。
图11是根据本发明第一实施例的半导体器件的剖视图。
参考图11，半导体器件10包括半导体芯片11、内部连接端子12、绝缘层13、配线图案14、阻焊层16和外部连接端子17。
半导体芯片11具有半导体基板21、半导体集成电路22、电极焊盘23和保护膜24。半导体基板21用于形成半导体集成电路22。半导体基板21为薄板形。例如，半导体基板21的厚度T1可设为100到300微米。例如，可使用硅基板(具体地说，多个单独的片状硅晶片)作为半导体基板21。
半导体集成电路22设置在半导体基板21的上表面21A一侧。半导体集成电路22由形成在半导体基板21上的扩散层(未示出)、层叠在半导体基板21上的绝缘层(未示出)、设置在层叠的绝缘层中的导通孔(未示出)、配线(未示出)等构成。
在半导体集成电路22上设置有多个电极焊盘23。电极焊盘23与设置在半导体集成电路22上的配线(未示出)电连接。例如，可使用铝或含铝合金(例如Al-Si-Cu合金)作为电极焊盘23的材料。
在半导体集成电路22上设置有保护膜24。保护膜24是用于保护半导体集成电路22的膜。例如，可使用SiN膜、PSG膜作为保护膜24。
在电极焊盘23上设置有内部连接端子12。内部连接端子12的下端部分通过电极焊盘23与半导体集成电路22电连接。内部连接端子12的上端部分12-1分别具有作为第一凹陷部的凹陷部12-1A，所述凹陷部12-1A位于与配线图案14相对的部分上。凹陷部12-1A的侧表面和下表面、以及内部连接端子12的上端部分12-1的上表面与配线图案14接触。因此，配线图案14通过内部连接端子12与半导体集成电路22电连接。例如，当内部连接端子12的上端部分12-1的直径为40微米时，凹陷部12-1A的直径可设为20微米。在这种情况下，例如，凹陷部12-1A的深度可设为10微米。
内部连接端子12的高度H1基本上等于绝缘层13的厚度T2。例如，内部连接端子12的高度H1可设为10至60微米。例如，可使用金凸点、镀金膜、金属膜作为内部连接端子12，其中所述金属膜由通过无电镀方法形成的镍膜和覆盖镍膜的金膜组成。例如，可通过结合法、镀覆法等形成金凸点。
绝缘层13设置为覆盖内部连接端子12和半导体芯片11的除内部连接端子12的上端部分12-1和凹陷部12-1A的上表面以外的部分。例如，可使用带粘性的片状绝缘树脂(例如，非导电膜(NCF))、膏状绝缘树脂(例如，非导电膏(NCP))、各向异性导电树脂(例如，各向异性导电膜)等作为绝缘层13。例如，绝缘层13的厚度T2可设为10至60微米。
配线图案14设置在内部连接端子12的上端部分12-1和位于上端部分12-1附近的绝缘层13上。配线图案14具有连接部分14A和作为第二凹陷部的凹陷部14B。连接部分14A形成在绝缘层13上。外部连接端子17设置在连接部分14A上。
凹陷部14B形成在配线图案14的布置在内部连接端子12的凹陷部12-1A上的部分中。配线图案14的与凹陷部14B的形成区域对应的部分与内部连接端子12的凹陷部12-1A的侧表面和下表面接触。具有上述构造的配线图案14通过内部连接端子12与半导体集成电路22电连接。
这样，凹陷部12-1A设置在内部连接端子12中，凹陷部14B设置在配线图案14的与凹陷部12-1A对应的部分中。因此，配线图案14的与凹陷部14B的形成区域对应的部分与凹陷部12-1A的侧表面和下表面接触。因此，增加了内部连接端子12与配线图案14之间的接触区域，从而可减小内部连接端子12和配线图案14之间的电阻值。
例如，可使用铜膜作为配线图案14。在这种情况下，可在配线图案14与外部连接端子17之间形成防扩散膜(未示出)。例如，可使用通过在配线图案14上顺序形成镍层和金层而获得的镍/金层作为防扩散膜。例如，当使用铜膜作为配线图案14时，配线图案14的厚度可设为12微米。
配线图案15设置在绝缘层13的上表面13A上。配线图案15具有连接部分15A。外部连接端子17设置在连接部分15A上。例如，可使用铜膜作为配线图案15。在这种情况下，可在配线图案15和外部连接端子17之间形成防扩散层(未示出)。例如，可使用通过在配线图案15上顺序形成镍层和金层而获得的镍/金层作为防扩散层。例如，当使用铜膜作为配线图案15时，配线图案15的厚度可设为12微米。
阻焊层16设置在绝缘层13上以覆盖各配线图案14、15的除连接部分14A、15A以外的部分。阻焊层16具有开口部分16A和16B，连接部分14A从开口部分16A露出，连接部分15A从开口部分16B露出。
外部连接端子17分别设置在配线图案14、15的连接部分14A、15A上。外部连接端子17是分别与设置在例如母板等安装基板(未示出)上的焊盘电连接的端子。例如，可使用焊接凸点作为外部连接端子17。
根据本实施例的半导体器件，凹陷部12-1A设置在将配线图案14和半导体芯片11电连接的内部连接端子12中。此外，凹陷部14B设置在配线图案14的位于凹陷部12-1A上的部分中，使得配线图案14的与凹陷部14B的形成区域对应的部分与凹陷部12-1A的侧表面和下表面接触。因此，可以增加内部连接端子12和配线图案14之间的接触区域，从而可减小内部连接端子12和配线图案14之间的电阻值。结果，可提高半导体器件10的成品率。
图12至图22是示出根据本发明第一实施例的半导体器件的制造步骤的视图。在图12至图22中，对于与根据第一实施例的半导体器件10的构成部分相同的部分，使用与半导体器件10相同的附图标记表示。此外，在图12至图22中，B表示这样的位置，即：切块机沿着该位置将半导体基板31切成单独的块(后面称为“切割位置B”)。
首先，在图12所示的步骤，通过公知的方法在半导体基板31的上表面31A上形成半导体芯片11，所述半导体基板31具有多个半导体器件形成区域A，所述半导体芯片11具有半导体集成电路22、电极焊盘23和保护膜24。半导体器件形成区域A提供形成半导体器件10的区域。半导体基板31在后面描述的步骤中被薄化并在切割位置B处切割之后，用作上面所提到的半导体基板21(参见图11)。
例如，可使用硅晶片作为半导体基板31。例如，当使用硅晶片作为半导体基板31时，半导体基板31的厚度T3可设为500至775微米。例如，可使用铝或含铝合金(例如Al-Si-Cu合金)作为电极焊盘23的材料。例如，可使用SiN膜、PSG膜等作为保护膜24。
然后，在图13所示的步骤中，分别在图12所示的半导体基板的多个电极焊盘23上形成内部连接端子12。例如，可使用金凸点、镀金膜、金属膜作为内部连接端子12，其中所述金属膜由通过无电镀方法形成的镍膜和覆盖镍膜的金膜组成。例如，可通过结合法形成金凸点。在这种情况下，在图13所示步骤中形成的多个内部连接端子12的高度是不同的。
然后，在图14所示步骤中，在设置有内部连接端子12的一侧形成绝缘层13以覆盖多个半导体芯片11和多个内部连接端子12(绝缘层形成步骤)。例如，可使用带粘性的片状绝缘树脂(例如，非导电膜(NCF))、膏状绝缘树脂(例如，非导电膏(NCP))、各向异性导电树脂(例如，各向异性导电膜)等作为绝缘层13。当使用带粘性的片状绝缘树脂时，通过将片状绝缘树脂粘贴在图13所示结构的上表面侧来形成绝缘层13。此外，当使用膏状绝缘树脂作为绝缘层13时，通过印刷方法在图13所示结构的上表面侧形成膏状绝缘树脂，然后通过预烘干使绝缘树脂半固化。该半固化的绝缘树脂具有粘性。例如，绝缘层13的厚度T4可设为20至100微米。
然后，在图15所示步骤中，在绝缘层13的上表面13A上形成金属层33(金属层形成步骤)。具体地说，例如，使用铜箔作为金属层33，然后将该铜箔层叠在绝缘层13的上表面13A上。例如，金属层33的厚度T5可设为12微米。金属层33在后面描述的图17所示步骤中被蚀刻之后用作配线图案14。
然后，在图16所示步骤中，在图15所示结构被加热的状态下，将平板34布置在金属层33的上表面33A上，然后通过利用平板34按压整个金属层33，来使金属层33的下表面33B与多个内部连接端子12的上端部分12-1接触(金属层按压步骤)。因此，在多个内部连接端子12的上端部分12-1上形成了接触表面12A，各接触表面12A的表面基本上是平坦的。
当在多个内部连接端子12的上端部分12-1上形成接触表面12A以后，其中各接触表面12A的表面基本上是平坦的，从金属层33上去除平板34。例如，可使用4MPa(30mN/cm2)的压力作为按压金属层33的压力。例如，在金属层按压步骤之后获得的绝缘层13的厚度T2可以设为10到60微米。此外，例如，内部连接端子12的高度H1基本等于绝缘层13的厚度T2，并且可以具体设为30微米。
这样，通过按压整个金属层33，使得金属层33的下表面33B与多个内部连接端子12的上端部分12-1接触，从而在多个内部连接端子12的上端部分12-1上形成接触表面12A，其中各接触表面12A的表面基本上是平坦的。因此，可以省略现有技术中所需的如下步骤：使多个内部连接端子12的高度一致的步骤；使多个内部连接端子12的上端部分12-1的接触表面12A从绝缘层13露出的抛光步骤。结果，可以减少制造步骤的数量，从而可以降低半导体器件10的制造成本。
然后，在图17所示的步骤中，准备具有凸出部分37的按压工具36，在图16所示结构被加热的状态下，使凸出部分37与金属层33的布置在内部连接端子12的上端部分12-1上的部分接触。然后，通过凸出部分37按压金属层33的布置在内部连接端子12的上端部分12-1上的部分，从而在内部连接端子12中形成作为第一凹陷部的凹陷部12-1A，并且在金属层33中形成作为第二凹陷部的凹陷部14B(凹陷部形成步骤)。
根据上面的步骤，金属层33的与凹陷部14B对应的部分分别接触内部连接端子12的凹陷部12-1A的侧表面和下表面。因此，在凹陷部形成步骤中的金属层33和内部连接端子12的上端部分12-1之间的接触区域可以设定为大于在金属层形成步骤中的金属层33和内部连接端子12的上端部分12-1之间的接触区域。例如，可以使用圆柱形或者方柱形作为凸出部分37的形状。此外，例如，当内部连接端子12的高度H1为30微米时，凸出部分37的凸出量C可以设为10微米。
这样，通过按压整个金属层33来使金属层33与内部连接端子12的上端部分12-1的接触表面12A接触，然后按压金属层33的与内部连接端子12的上端部分接触的部分，使得在内部连接端子12中形成凹陷部12-1A，并且在金属层33中形成凹陷部14B。因此，形成在内部连接端子12上的凹陷部12-1A的下表面和侧表面与金属层33接触，从而可以增大内部连接端子12和配线图案14之间的接触区域。结果，可以改善内部连接端子12和配线图案14之间的附着性，并且永远不会出现绝缘层13置于内部连接端子12和配线图案14之间的情况(可以消除如下情况，即：由于绝缘层13的影响而导致内部连接端子12和配线图案14之间的电阻值增大)，从而可提高半导体器件10的成品率。
然后，在图18所示步骤中，通过蚀刻图17所示的金属层33来形成配线图案14、15(配线图案形成步骤)。具体地说，例如，在图17所示的金属层33上形成图案化的抗蚀膜(未示出)，然后利用该抗蚀膜作为掩膜，通过蚀刻的方法(例如，干式蚀刻或湿式蚀刻)来蚀刻金属层33，以形成配线图案14、15。
然后，在图19所示步骤中，在绝缘层13上形成具有开口部分16A、16B的阻焊层16以覆盖配线图案14、15的除连接部分14A、15A以外的部分。开口部分16A形成为分别使配线图案14的连接部分14A露出。开口部分16B形成为分别使配线图案15的连接部分15B露出。
然后，在图20所示步骤中，分别在配线图案14、15的连接部分14A、15A上形成外部连接端子17。例如，可使用焊料凸点作为外部连接端子17。
然后，在图21所示步骤中，从图20所示的半导体基板31的下表面31B一侧研磨半导体基板31，以便减小半导体基板31的厚度。为减小半导体基板31的厚度，例如，可使用背面研磨机。研磨后，片状半导体基板31的厚度T1可以设为例如100至300微米。因此，在半导体器件形成区域A中形成了与半导体器件10对应的结构。
然后，在图22所示步骤中，通过沿切割位置B切割图21所示的结构而形成作为单独小块的多个半导体器件10。结果，制造出多个半导体器件10。
根据本实施例的制造半导体器件的方法，通过按压整个金属层33来使金属层33的下表面33B与多个内部连接端子12的上端部分12-1接触，使得在多个内部连接端子12的上端部分12-1上形成接触表面12A，其中各接触表面12A的表面基本上是平坦的。因此，可以省略现有技术中所需的如下步骤：使多个内部连接端子12的高度一致的步骤；使多个内部连接端子12的上端部分12-1的接触表面12A从绝缘层13露出的抛光步骤。结果，可以减少制造步骤的数量，从而可以降低半导体器件10的制造成本。
此外，通过按压整个金属层33来使金属层33与内部连接端子12的上端部分12-1的接触表面12A接触，然后按压金属层33的与内部连接端子12的上端部分接触的部分，使得在内部连接端子12中形成凹陷部12-1A，并且在金属层33中形成凹陷部14B。因此，在内部连接端子12中形成的凹陷部12-1A的下表面和侧表面与金属层33接触，从而可以增大内部连接端子12和配线图案14之间的接触区域。结果，可以改善内部连接端子12和配线图案14之间的附着性，并且永远不会出现绝缘层13置于内部连接端子12和配线图案14之间的情况(可以消除如下情况，即：由于绝缘层13的影响而导致内部连接端子12和配线图案14之间的电阻值增大)，从而可提高半导体器件10的成品率。
在上述实施例中，在形成凹陷部12-1A和凹陷部14B之后通过蚀刻金属层33来形成配线图案14、15。但是，本发明的示例性实施例不限于此。在这种情况下，可以在图16所示的金属层按压步骤之后通过蚀刻金属层33来形成配线图案14、15，然后形成凹陷部12-1A和凹陷部14B。
图23是示出按压工具的剖视图，图24是示出通过图23所示的按压工具形成的凹陷部的剖面形状的视图。
可以使用具有凸出部分42的按压工具41代替在图17所示步骤中使用的按压工具36来执行凹陷部形成步骤，如图23所示，凸出部分42的剖面形状形成为梯形。在这种情况下，如图24所示，在内部连接端子12的上端部分12-1中形成凹陷部12-1B(其宽度从凹陷部12-1B的下表面向上逐渐扩大)，并且在配线图案14中形成凹陷部14C(其宽度从凹陷部14C的下表面向上逐渐扩大)。
图25是示出按压工具的剖视图，图26是示出通过图25所示的按压工具形成的凹陷部的剖面形状的视图。
可使用具有凸出部分46的按压工具45代替在图17所示步骤中使用的按压工具36来执行凹陷部形成步骤，如图25所示，凸出部分46具有多个凸起部47。在这种情况下，如图26所示，在内部连接端子12的上端部分12-1中形成凹陷部12-1C，其中多个凸起部47的形状转移到该凹陷部上；在配线图案14中形成凹陷部14D，其中多个凸起部47的形状转移到该凹陷部14D上。
这样，当使用具有凸出部分46的按压工具45执行凹陷部形成步骤时，其中所述凸出部分46具有多个凸起部47，可以进一步增大配线图案14和内部连接端子12之间的接触区域。例如，凸起部47的高度可以设为5微米。
第二实施例
图27是根据本发明第二实施例的半导体器件的剖视图。在图27中，对于与第一实施例的半导体器件10的构成部分相同的部分，使用与第一实施例的半导体器件10相同的附图标记表示。
参考图27，除了设置内部连接端子51以代替第一实施例的设置在半导体器件10上的内部连接端子12、在绝缘层13中设置凹陷部13C、设置凹陷部14E以代替设置在配线图案14中的凹陷部14B以外，采用与半导体器件10相似的方式构造第二实施例的半导体器件50。
内部连接端子51具有上端部分51-1，该上端部分51-1的上表面51-1A形成为基本平坦的表面。上端部分51-1的上表面51-1A处于和绝缘层13的上表面13A几乎相同的水平，并接触配线图案14。内部连接端子51的高度H2设为基本上等于绝缘层13的厚度T2。例如，内部连接端子51的高度H2可设为10到60微米。例如，可使用金凸点、镀金膜、金属膜作为内部连接端子51，其中所述金属膜由通过无电镀方法形成的镍膜和覆盖镍膜的金膜组成。例如，可通过结合法、镀覆法等形成金凸点。
凹陷部13C构成环形凹槽，并且形成在绝缘层13的布置在内部连接端子51的上端部分51-1的外周部分上的部分中。凹陷部13C形成为使内部连接端子51的上端部分51-1的外周侧表面露出。例如，凹陷部13C的深度可设为15微米。
凹陷部14E构成环形凹槽，并形成在配线图案14的布置在凹陷部13C上方的部分中。配线图案14的与凹陷部14E对应的部分布置为覆盖内部连接端子51的上端部分51-1的外周侧表面。
根据本实施例的半导体器件，配线图案14与内部连接端子51的上端部分51-1的上表面51-1A接触，环形凹陷部13C设置在绝缘层13中以使内部连接端子51的上端部分51-1的外周侧表面露出，并且环形凹陷部14E设置在配线图案14的布置在凹陷部13C上方的部分中，以使配线图案14的布置在凹陷部13C上方的部分覆盖内部连接端子51的上端部分51-1的外周侧表面。因此，可以增加内部连接端子51和配线图案14之间的接触区域。结果，可以改善内部连接端子51和配线图案14之间的附着性，并且永远不会出现绝缘层13置于内部连接端子51和配线图案14之间的情况(可以消除如下情况，即：由于绝缘层13的影响而导致内部连接端子51和配线图案14之间的电阻值增大)，从而可提高半导体器件50的成品率。
图28是示出根据本发明第二实施例的半导体器件的制造步骤的视图。在图28中，对于与在第一实施例中所描述的图17所示结构相同的结构和与第二实施例的半导体器件50的构成部分相同的部分，使用与图17所示结构和半导体器件50相同的附图标记表示。
参考图28，下面描述第二实施例的半导体器件的制造方法。首先，通过采用与在第一实施例中描述的并且在图12至图16中示出的步骤类似的处理来形成图16所示结构(从图16所示结构的构成部分中去除了图16所示的平板34)。
然后，在图28所示步骤中，准备具有环形凸出部分56的按压工具55，并利用凸出部分56按压设置在图16所示结构上的金属层33的布置在内部连接端子51的上端部分51-1的外周部分上的部分(例如，压力设置为10至30gf)，使得在绝缘层13中形成作为第一凹陷部的凹陷部13C，并且在金属层33中形成作为环形第二凹陷部的凹陷部14E(凹陷部形成步骤)。
例如，凸出部分56的宽度可设为5微米。此外，例如，当内部连接端子51的高度H2设为30微米时，凸出部分56的凸出量E可设为15微米。
这样，利用具有环形凸出部分56的按压工具55按压金属层33的布置在内部连接端子51的上端部分51-1的外周部分上的部分，使得在金属层33中形成环形凹陷部14E，并且在绝缘层13中形成凹陷部13C。因此，内部连接端子51的上端部分51-1的外周侧表面分别被金属层33的形成有凹陷部14E的部分覆盖，从而在凹陷部形成步骤中的金属层33和内部连接端子51的上端部分51-1之间的接触区域可设为大于在金属层按压步骤中的金属层33和内部连接端子51的上端部分51-1之间的接触区域。
根据上述处理，可增大内部连接端子51和配线图案14之间的接触区域。结果，可以改善内部连接端子51和配线图案14之间的附着性，并且永远不会出现绝缘层13置于内部连接端子51和配线图案14之间的情况(可以消除如下情况，即：由于绝缘层13的影响而导致内部连接端子51和配线图案14之间的电阻值增大)，从而可提高半导体器件50的成品率。
通过采用与在第一实施例中描述的并且在图18至图22中示出的步骤类似的处理制造出多个半导体器件50。
根据本发明的制造半导体器件的方法，通过按压整个金属层33来使金属层33与内部连接端子51的上端部分51-1接触，然后按压金属层33的布置在内部连接端子51的上端部分51-1的外周部分上的部分，使得分别在绝缘层13中形成使内部连接端子51的上端部分51-1的外周表面露出的凹陷部13C，并且在金属层33中形成凹陷部14E。因此，内部连接端子51的上端部分的外周表面与金属层33接触，从而可增大内部连接端子51和金属层33之间的接触区域。结果，可以改善内部连接端子51和配线图案14之间的附着性，并且永远不会出现绝缘层13置于内部连接端子51和配线图案14之间的情况(可以消除如下情况，即：由于绝缘层13的影响而导致内部连接端子51和配线图案14之间的电阻值增大)，从而可提高半导体器件50的成品率。
在上述实施例中，在形成凹陷部13C、14E之后通过蚀刻金属层33来形成配线图案14、15。但是，本发明的示例性实施例不限于此。可以在金属层按压步骤之后通过蚀刻金属层33来形成配线图案14、15，然后形成凹陷部13C、14E。此外，按压工具55的凸出部分56的形状不限于本实施例。例如，凸出部分56可以形成为类似环形的形状。
虽然参考一些示例性实施例示出并描述了本发明，但是，本技术领域的技术人员应该理解，在不偏离由后附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上对本发明做出各种改变。因此，所有这些改变或修改均包括在本发明的范围内。
本申请基于2007年8月17日提交的日本专利申请No.2007-212949并要求要求其优先权，该日本专利申请的全部内容以引用的方式并入本文。

Claims (12)

1.一种制造半导体器件的方法，所述方法包括如下连续步骤：
(a)提供半导体基板；
(b)在所述半导体基板上形成具有电极焊盘的多个半导体芯片；
(c)在所述电极焊盘上形成内部连接端子；
(d)在所述多个半导体芯片上形成绝缘层以覆盖所述内部连接端子；
(e)在所述绝缘层上形成金属层；
(f)按压所述金属层的全部区域以使所述金属层与所述内部连接端子的上端部分接触；
(g)按压所述金属层的与所述内部连接端子的上端部分接触的部分，由此在所述内部连接端子中形成第一凹陷部，并且在所述金属层中形成第二凹陷部；以及
(h)通过蚀刻所述金属层来形成配线图案。
2.根据权利要求1所述的方法，其中，
在步骤(g)之后的所述金属层与所述内部连接端子的上端部分之间的接触区域大于在步骤(f)之后且在步骤(g)之前的所述金属层与所述内部连接端子的上端部分之间的接触区域。
3.根据权利要求1所述的方法，其中，
在步骤(g)中，所述金属层与所述第一凹陷部的下表面和侧表面接触。
4.一种制造半导体器件的方法，所述方法包括如下连续步骤：
(a)提供半导体基板；
(b)在所述半导体基板上形成具有电极焊盘的多个半导体芯片；
(c)在所述电极焊盘上形成内部连接端子；
(d)在所述多个半导体芯片上形成绝缘层以覆盖所述内部连接端子；
(e)在所述绝缘层上形成金属层；
(f)按压所述金属层的全部区域以使所述金属层与所述内部连接端子的上端部分接触；
(g)通过蚀刻所述金属层形成配线图案；以及
(h)按压所述配线图案的与所述内部连接端子的上端部分接触的部分，由此在所述内部连接端子中形成第一凹陷部，并且在所述配线图案中形成第二凹陷部。
5.根据权利要求4所述的方法，其中，
在步骤(h)之后的所述配线图案与所述内部连接端子的上端部分之间的接触区域大于在步骤(f)之后且在步骤(h)之前的所述金属层与所述内部连接端子的上端部分之间的接触区域。
6.根据权利要求4所述的方法，其中，
在步骤(h)中，所述配线图案与所述第一凹陷部的下表面和侧表面接触。
7.根据权利要求1所述的方法，其中，
步骤(g)包括：
按压所述金属层的与所述内部连接端子的上端部分的外周部分接触的部分。
8.根据权利要求7所述的方法，其中，
在步骤(g)之后，所述内部连接端子的上端部分的外周侧表面的至少一部分被所述金属层的设置在所述第一凹陷部上的部分覆盖。
9.根据权利要求4所述的方法，其中，
步骤(h)包括：
按压所述配线图案的与所述内部连接端子的上端部分的外周部分接触的部分。
10.根据权利要求9所述的方法，其中，
在步骤(h)之后，
所述内部连接端子的上端部分的外周侧表面的至少一部分被所述配线图案覆盖。
11.根据权利要求1所述的方法，其中，
在步骤(e)中，在所述绝缘层上层叠铜箔。
12.一种半导体器件，包括：
半导体基板；
半导体芯片，其形成在所述半导体基板上并具有电极焊盘；
绝缘层，其形成在所述半导体芯片上；
内部连接端子，其形成在所述电极焊盘上并具有第一凹陷部，所述第一凹陷部从所述绝缘层露出；
配线图案，其形成在所述绝缘层上并具有第二凹陷部，所述第二凹陷部设置在与设置有所述第一凹陷部的区域对应的区域中，所述配线图案与设置有所述第一凹陷部的所述内部连接端子接触；
阻焊层，其形成在所述配线图案上并具有开口，所述配线图案的一部分通过所述开口露出；以及
外部连接端子，其形成在露出的所述配线图案上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
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JP5383460B2 (ja) * 2009-12-04 2014-01-08 新光電気工業株式会社 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5412539A (en) * 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
JP3502776B2 (ja) 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置
JP4707283B2 (ja) * 2001-08-30 2011-06-22 イビデン株式会社 半導体チップ
JP3717899B2 (ja) * 2002-04-01 2005-11-16 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3614828B2 (ja) 2002-04-05 2005-01-26 沖電気工業株式会社 チップサイズパッケージの製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
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