WO2014125994A1 - 半導体装置及びその設計方法 - Google Patents

半導体装置及びその設計方法 Download PDF

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WO2014125994A1
WO2014125994A1 PCT/JP2014/052776 JP2014052776W WO2014125994A1 WO 2014125994 A1 WO2014125994 A1 WO 2014125994A1 JP 2014052776 W JP2014052776 W JP 2014052776W WO 2014125994 A1 WO2014125994 A1 WO 2014125994A1
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transistor
dummy
region
semiconductor device
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PCT/JP2014/052776
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直博 福原
久之 長峰
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ピーエスフォー ルクスコ エスエイアールエル
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    • G—PHYSICS
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    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present invention relates to a semiconductor device and a design method thereof.
  • optical proximity correction Optical Proximity Correction: OPC
  • a dummy element or the like is usually arranged near the target element or region.
  • Patent Document 1 proposes a layout structure of a semiconductor integrated circuit that performs optical proximity correction (OPC) by arranging dummy transistors. That is, in Patent Document 1, a dummy pattern is formed along at least one side of a semiconductor integrated circuit having an internal circuit region and a peripheral circuit region, excluding the side along the outer periphery of the internal peripheral circuit region of the peripheral circuit region. A plurality of layout structures are disclosed. This layout structure can make the pattern density uniform in the outermost peripheral portion of the peripheral circuit region, and can increase the pattern period.
  • OPC optical proximity correction
  • Patent Document 2 designates a target cell of a chip, checks whether there is a blank cell for dummy cell placement near the target cell, and if there is a blank cell, the semiconductor integrated circuit in which the dummy cell is placed. A design method is disclosed. According to the method of Patent Document 2, variation in transistor characteristics can be reduced and skew can be reduced.
  • the refresh interval is adjusted according to the temperature detected by a temperature sensor. Specifically, when the temperature is high, the refresh interval is shortened and the refresh operation is frequently performed, and when the temperature is low, the refresh operation with a long refresh interval is performed.
  • This type of temperature sensor may be formed with a memory array on a semiconductor chip, or may be provided separately from the semiconductor chip.
  • the temperature sensor includes a semiconductor temperature sensor circuit that receives the output of a temperature sensor element such as a diode.
  • Patent Document 1 it has been found that sufficient characteristics cannot be obtained only by making the pattern density in the peripheral region uniform. Further, as in Patent Document 2, it has also been found that appropriate characteristics cannot be obtained only by arranging dummy cells only around the target cell.
  • the present invention is to improve the above-mentioned problems.
  • the present invention is to solve a problem in a semiconductor device including a temperature sensor.
  • a semiconductor device is obtained in which first and second dummy patterns having different shapes are formed, respectively.
  • each of the first transistors is a transistor having an annular gate
  • the second transistor is a transistor having a linear gate
  • the first dummy pattern is a region of the first transistor.
  • the second dummy pattern is provided between the second gate patterns.
  • the first and second gate patterns may be different from each other in density.
  • the first transistor gate having the first width
  • the second transistor gate having the second width smaller than the first width
  • a dummy gate pattern having a third width and a fourth dummy gate pattern having a fourth width that is adjacent to the second transistor gate and is narrower than the third width.
  • a third aspect of the present invention in a method for designing a semiconductor device comprising an element region in which a plurality of transistors having gates are arranged, and a peripheral region provided around the element region, the element region And a range including the peripheral region, the density in the element region within the range is obtained, and the density of the dummy pattern is determined so as to be equal to the density of the element region in the range Thereafter, a semiconductor device design method is provided, wherein the dummy pattern is arranged within the range.
  • the present invention it is possible to obtain a semiconductor device in which transistors are accurately formed over a wide range by arranging dummy patterns.
  • a temperature sensor having temperature characteristics as designed can be configured, an increase in current consumption due to an increase in the frequency of refresh on the high temperature side can be prevented, and the low temperature side It is possible to prevent the hold state from occurring due to the long refresh interval.
  • (a) is a plan view schematically illustrating a semiconductor device that is an object of the present invention
  • (b) is a diagram illustrating an output terminal of a signal output from (a).
  • 2 is a graph for explaining problems of the semiconductor device shown in FIG. It is a figure explaining arrangement
  • (a) is a diagram for explaining a designated range used in a design method when the present invention is applied to a semiconductor device different from that in FIG. 4 (a), and (b) is a dummy pattern ( It is a figure explaining arrangement
  • 1 is a diagram illustrating a semiconductor device according to a first embodiment of the present invention. It is a figure explaining the semiconductor device which concerns on the 2nd Embodiment of this invention. It is a figure explaining the semiconductor device which concerns on the 3rd Embodiment of this invention.
  • FIG. 1 (a) is a diagram showing a layout of transistors constituting the circuit shown in FIG. 1 (b).
  • the transistors of this circuit are formed in a part of the first region 110 and the second region 120 on the semiconductor chip 100 as shown in FIG.
  • the first region 110 and the second region 120 are provided separately from each other on the semiconductor chip 100.
  • a plurality of transistors having an annular (ring-shaped) gate are arranged. More specifically, the ring gate transistors (1) to (7) shown in the right column of the circuit shown in FIG. 1 (b) are arranged in the first region 110.
  • the second region 120 a plurality of transistors having gates (linear gates) having a shape different from that of the annular gate, and the transistors shown in the left column shown in FIG. 1B are arranged.
  • the transistors (1) to (5) in FIG. 1 (b) correspond to the partial areas (1) to (5) in FIG. 1 (a). And 16 annular gate transistors are arranged.
  • the partial regions (6) and (7) correspond to the transistors (6) and (7) in FIG. 1B, and a total of 32 annular gate transistors are arranged. For example, since two transistors are formed in the second partial region (2), a current twice as large as that in the first partial region (1) can be passed. Thus, by the transistors provided in the partial regions (1) to (5) and (6) + (7), the current amount is 1 time, 2 times, 4 times, 8 times, 16 times in each region. Double and 32 times current can be output. Moreover, it is possible to output a desired current value by appropriately combining partial regions.
  • the partial regions (1) and (2) have three times the current. Can be output. Note that 1 time is the amount of current when one annular gate transistor is turned on.
  • FIG. 2 shows the relationship between the refresh interval (MS: ⁇ S) of the refresh circuit and the number of partial areas shown in FIG. 1 (a) when applied to a DRAM.
  • the horizontal axis in FIG. 2 shows the number of selected partial regions, that is, the number of activated transistors, and the vertical axis schematically shows the refresh interval (MS).
  • the number of transistors activated is determined by the combination of partial regions activated simultaneously.
  • the design value is shown by a solid line, and the refresh interval becomes longer as the number of partial areas to be output increases.
  • FIG. 2 shows that the difference between the design value and the actually measured value indicated by the broken line increases or decreases depending on the combination of the partial areas activated simultaneously.
  • annular transistor is arranged inside the first region 110.
  • wide annular gates 112 are arranged in an array with a high density so as to surround an internal source (drain) region formed by a diffusion region.
  • the annular gate 112 is made of polysilicon.
  • an external drain (source) region formed by a diffusion region is provided on the outer periphery of the annular gate 112, an external drain (source) region formed by a diffusion region is provided. That is, the region between the annular gates 112 is a diffusion region.
  • a dummy gate 114 thinner than the annular gate 112 is provided so as to surround the outer periphery of the annular transistor in the first region 110.
  • the second region 120 is provided with a plurality of transistors each including a linear gate 122 and a dummy gate 124 disposed so as to fill a space between the transistors. Dummy gates 114 and 124 having the same width are provided in the vicinity of both the circular gate provided in the first region 110 and the gate provided in the second region 120. It has been.
  • the OPC is performed by arranging the dummy gates 114 and 124.
  • FIG. It has been recognized by the inventor's investigation that a large error occurs between the actually measured values.
  • a case is shown in which the present invention is applied to a part of a region (for example, the first region 110 in FIG. 1) including the annular gate disposed in the first region 110 in FIG.
  • FIG. 4A shows a partial region of the transistor region having an annular gate having a width L1.
  • a dummy pattern 116 having a width L2 is applied to the region having the annular gate in FIG.
  • a range (designated range) 119 indicated by a broken line including the annular gate element region 117 and the peripheral region 118 adjacent to the annular gate element region 117 is designated. This designated range 119 can be set arbitrarily.
  • the pattern density of the annular gate is higher than that in the peripheral region 118.
  • the present invention provides dummy patterns so that the density of the annular gate element region 117 and the peripheral region 118 is equal.
  • a dummy pattern (here, a dummy transistor) 402 having a width L1 is arranged in the peripheral region 118 in the designated region 119 indicated by a broken line.
  • the dummy transistor 402 is provided with an annular transistor having an annular gate, thereby achieving a density equivalent to the density of the annular gate transistor in the annular gate element region 117.
  • the present invention is characterized in that the range in which the dummy pattern is arranged can be arbitrarily designated and varied.
  • the dummy pattern 402 is a pattern made of the same layer and the same material as the annular gate, and is a pattern to which no power supply or control signal is supplied.
  • the dummy patterns are arranged so that the density in the annular gate element region 117 and the density in the peripheral region 118 are equal within the specified range 119.
  • the present invention is not limited to this.
  • the occupation area in the annular gate element region 117 in the designation region 119 is calculated and designated so that the occupation area equal to the occupation area is obtained.
  • a dummy pattern may be arranged in the designated area 119 within the range 119. For example, if the occupied area in the designated range 119 of the annular gate element region 117 in FIG. 4B is 25%, dummy patterns are arranged in the remaining designated areas 119 so that the occupied area is 25%. May be.
  • the placement of dummy patterns within the specified range 119 described above can be realized by a program.
  • dummy transistors 404 and 406 having annular gates are similarly arranged in areas other than the designated range 119 by designating the designated range.
  • FIGS. 5A and 5B as shown in the second region 120 of FIG. 1, a region where the density of transistors is lower than that of the first region 110 (ie, a region where the density is sparse).
  • the range including the transistor A in FIG. 5A is designated as the designated range 502 as indicated by a broken line.
  • the transistor A shown in FIG. 5A includes a gate formed of a diffusion layer and polysilicon, and an extra space is left around the transistor A in the designated range 502.
  • a dummy pattern 504 is arranged in the designated range 502 as shown in FIG. 5B in order to equalize the density in the designated range 502.
  • the dummy pattern 504 is a pattern made of the same layer and the same material as the gate and the annular gate, and is a pattern to which no power supply or control signal is supplied.
  • the density in the designated range 502 is 10%
  • the density in the designated range 502 is equal to the density of the transistor A, that is, the density is designated as 10%.
  • a dummy pattern 504 is arranged in the range 502.
  • element patterns and dummy patterns in an arbitrarily set designated region can be evenly arranged, and the design margin of the dummy pattern becomes extremely high.
  • the occupied area of the transistor A occupying the designated range 502 is 10%
  • a dummy pattern having an occupied area equivalent to 10% occupied area may be arranged.
  • the occupation area of the transistor A and the dummy pattern in the designated region 502 is determined in advance, and the dummy pattern is arranged so as to have a predetermined occupation area. For example, if the predetermined occupied area in the specified range is about 50%, if the occupied area of the transistor A is 10%, the occupied area of the transistor A and the dummy pattern 504 is increased to 50%.
  • a dummy pattern may be generated and arranged.
  • generating the dummy pattern 504 in order to adjust the density or occupied area in the designated range 502 can be easily realized using a software program.
  • dummy patterns 506, 507, 508, etc. are arranged in a region outside the designated range 502 in FIG. 5B using a normal method, but these dummy patterns 506, 507, 508, etc. are designated. It was not formed by setting a range.
  • the shape of the dummy pattern differs depending on the density within the specified range.
  • FIG. 6 shows a semiconductor device according to the first embodiment of the present invention.
  • the region shown in FIG. 6 corresponds to the first region 110 shown in FIG. 1 or FIG.
  • the semiconductor device shown in FIG. 6 has an annular gate element region 602 in which a transistor having an annular gate is arranged, and a peripheral region 604 thereof.
  • a dummy pattern 606 is arranged in the peripheral area 604.
  • the dummy pattern 606 is formed in a plurality of rings in the peripheral region 604 so as to surround the annular gate element region 602 a plurality of times.
  • the density of the transistors in the annular gate element region 602 is substantially equal to the density of the dummy patterns 606 in the peripheral region 604.
  • the dummy pattern 606 may be provided continuously along one side or may be provided discontinuously.
  • the illustrated dummy pattern 606 is composed of a dummy gate formed of polysilicon.
  • the dummy gate has the same width L1 as the annular gate 607 in the annular gate element region 602, and is formed at the same time as the annular gate 607. Therefore, there is no increase in manufacturing process due to the dummy gate arrangement.
  • the dummy gate 611 having a width similar to the width of the annular gate is formed in the annular gate region 602.
  • the length of the dummy gate 611 is the length of the annular gate. Is different.
  • the width L1 of the annular gate 607 may be defined as the width between the diffusion regions 608 and 608 serving as the source and drain regions of a transistor 602 having an annular gate.
  • a dummy pattern 610 having a width L2 may be inserted between the annular gates 607.
  • the width L2 can be defined as a distance between opposing long sides in a rectangle (dummy pattern) having a short side and a long side.
  • the width L2 is narrower than the width L1.
  • the dummy gate 611 extends vertically in the drawing, but the dummy gate 612 extending horizontally in the drawing extends left and right in the drawing.
  • the dummy gate 612 may be provided with a width L4 wider than the width L1.
  • a dummy pattern 613 having a width L1 may be provided between the dummy gate 612 and the annular gate 607.
  • FIG. 7 shows a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device according to this embodiment includes an annular gate element region 702 and a peripheral region 704 thereof, and a dummy pattern 706 is provided in the peripheral region 704.
  • the dummy pattern 706 shown in the figure is a dummy gate, as in FIG. 6, and has a width and a length corresponding to the width L 1 and the length of the annular gate provided in the annular gate element region 702. For this reason, most of the dummy patterns 706 are divided into sizes corresponding to the lateral short sides of the annular gate, the longitudinal long sides, and the width of the annular gate 707. In other words, the dummy pattern 706 arranged in the peripheral region constitutes a plurality of discontinuous rings.
  • the density of the dummy patterns 706 in the peripheral region 704 can be made equal to the density of the annular gate element region 702.
  • the density of the peripheral region 704 and the density of the annular gate element region 702 can be equalized.
  • a dummy pattern 710 having a width L2 may be inserted between the annular gates 707.
  • the dummy gate 711 extends vertically in the drawing, but is further provided with a dummy gate 712 extending horizontally in the drawing. These dummy gates 711 and 712 are shorter than the dummy gates 611 and 612 in FIG.
  • a dummy pattern 713 having a width L1 may be provided between the dummy gate 712 and the annular gate 707.
  • the dummy pattern 713 has a more divided shape than the dummy pattern 613 in FIG.
  • a dummy pattern is formed in a peripheral region 804 of an annular gate element region 802 by an annular gate transistor similar to the annular gate element. 806 is arranged. As described above, when the dummy pattern 806 is configured by the annular gate element, the dummy pattern 806 is the same as the annular gate element in the annular gate element region 802. It is easy to equalize with the degree.
  • the annular gate 807 has a width L1
  • the annular dummy gate 807 also has a width L1.
  • Dummy gates 810 and 813 each having a width L 2 may be provided between the annular gates 807 and between the annular gate 807 and the annular dummy gate 808.
  • dummy pattern 806 configured by a single annular gate element is arranged in a ring shape.
  • a dummy pattern formed by a plurality of annular gate elements is shown. May be arranged in the peripheral region 804 of the annular gate element region 802.
  • FIG. 9A and 9B a semiconductor device according to the fourth embodiment of the present invention is shown.
  • a first region 910 having a high gate density on a semiconductor chip 900 is shown.
  • a case where a second region 920 having a gate density lower than that of the first region 910 is provided is shown.
  • FIG. 9A shows a state before the dummy pattern is arranged
  • FIG. 9B shows a state after the dummy pattern is arranged.
  • dummy patterns 911 and 921 having different shapes are formed in the first and second regions 910 and 920, respectively.
  • FIG. 10 shows an enlarged view of the portion AA of the first region 910 and the portion BB of the second region 920 shown in FIG.
  • the first region 910 having a width L1 equal to the gate width of the annular gate disposed in the annular gate element region 912 of the first region 910 is used in the first region 910 having a high gate density.
  • One dummy pattern 911 is arranged in the peripheral region 914.
  • the illustrated first dummy pattern 911 is a dummy gate, and multiple first dummy patterns 911 are arranged in the peripheral region 914. That is, when the density of the annular gate elements in the annular gate element region 912 is high, the density of the first dummy patterns 911 is also high. With this configuration, the density of the annular gate elements in the annular gate element region 912 and the density of the first dummy patterns 911 in the peripheral region 914 can be made equal.
  • annular gate element in the annular gate element region 912 and the first dummy pattern 911 disposed in the peripheral region 914 have a width associated with each other.
  • a second dummy pattern 921 having a shape different from that of the portion AA is arranged in the portion BB of the second region 920 having a lower density than the first region 910.
  • the portion BB of the second region 920 includes a gate 924 made of polysilicon and second dummy patterns 921 arranged on both sides adjacent to the gate 924.
  • the gate 924 and the dummy pattern 921 each have a width L2 that is narrower than the width L1.
  • a second dummy pattern 921 is also arranged adjacent to the other gates. It is assumed that the illustrated second dummy pattern 921 is configured by a dummy gate.
  • the dummy pattern 921 disposed in the portion BB of the second region 920 has a shape and dimension different from those of the second dummy pattern 911 disposed in the portion AA of the first region 910. is doing.
  • a specified range is arbitrarily specified, and the gate 924 and the second dummy pattern 911 in the specified range have the same density in the specified range. Has been placed.
  • the semiconductor device according to the fourth embodiment shown in FIG. 10 is provided with dummy patterns having different shapes and sizes in regions having different densities formed in the same semiconductor chip 900. .
  • FIG. 11 is a schematic diagram showing a system to which the layout of the present invention is applied.
  • the system shown in FIG. 11 is formed on the same semiconductor substrate together with DRAM memory cells. More specifically, the system is formed in a region where peripheral circuits for driving memory cells provided around the memory cell array region on the semiconductor substrate are provided.
  • FIG. 11 shows a system in which the refresh control circuit 1005 outputs a refresh timing signal at the time of self-refresh for the DRAM cell based on the temperature detected by the temperature sensor 1001.
  • a sensor signal of the temperature sensor 1001 is input to the temperature determination circuit 1002.
  • the sensor signal is obtained from a diode, for example.
  • a determination signal of the temperature determination circuit 1002 is supplied to an automatic temperature control self-refresh (ATCSR) circuit 1003, and the circuit 1003 supplies an internal clock signal to the frequency dividing circuit 1004.
  • the frequency divider circuit 1004 supplies the frequency-divided clock to the refresh control circuit 1005.
  • the temperature determination circuit 1002 includes a comparison circuit 1021 that compares the sensor signal and a plurality of reference signals, and an output control circuit 1022 that outputs a determination signal based on the output of the comparison circuit 1021, for example, 25 ° C., 85 ° C., 100 ° C. and 115 ° C. are detected, and the detected temperature is output as a determination signal.
  • the ATCSR circuit 1003 includes a temperature characteristic current source circuit 1032 that outputs a temperature characteristic current based on the determination signal.
  • the relationship between the determination signal and the temperature characteristic current that is, the relationship between the temperature and the current value is adjusted by an adjustment signal that is an output of the temperature characteristic inclination adjustment circuit 1031.
  • the ATCSR circuit 1003 further includes a low temperature high temperature temperature adjustment circuit 1033.
  • the adjustment circuit 1033 adjusts the relationship between temperature and current value at high temperature and / or low temperature. Outputs from both circuits 1033 are combined, and the combined temperature characteristic current is supplied to the internal clock generation circuit 1034.
  • the internal clock generation circuit 1034 generates an internal clock signal having a frequency corresponding to the supplied current.
  • the layouts shown in the first to fourth embodiments are used in the low temperature / high temperature adjustment circuit 1033.
  • the transistor used in the circuit 1033 needs to be provided with a more strict and stable threshold value.
  • a circular gate is applied to the transistor, and a dummy gate having the same width as the width L1 of the circular gate is further provided.
  • FIG. 12 is a diagram showing a fifth embodiment of the present invention, and is a diagram showing a gate layout of a transistor applied in the temperature characteristic inclination adjusting circuit 1031 of FIG.
  • the temperature characteristic inclination adjusting circuit 1031 is a non-ring gate type, and is provided with a plurality of transistor gates 1201 each having a gate width L1.
  • a dummy gate 1205 having a width L2 is appropriately arranged at the end of the transistor gate 1201.
  • a gate wiring 1204 commonly connected to a plurality of transistor gates 1201 is provided as appropriate.
  • One of the transistor gates 1201 has a diffusion region 1202 serving as a source or drain, and the other has a diffusion region 1203 serving as a drain or source.
  • a dummy gate 1207 having a width L3 narrower than the width L1 but wider than the width L2 is arranged between the transistors.
  • a dummy gate 1207 having the width L3 is arranged in the entire region except for the diffusion region 1202 (1203) between the gates of the transistors, and as a result, the width of the dummy gate 1207 becomes L3.
  • the transistors provided on both sides thereof are connected to tungsten wirings that are not aluminum wirings, and it is necessary to provide a wider width between the tungstens than between the aluminum wirings. For this reason, it is necessary to provide a dummy gate 1207 having a width L3 in the region.
  • aluminum wiring for connecting the transistors in common is provided, so that the transistors can be arranged together.
  • the dummy gates can be arranged with variable widths, the arrangement shown in FIG. 12 is possible. Note that the distance between the transistors may differ depending on the diffusion implantation conditions based on the function required for the transistors as well as the above reason.
  • FIGS. 13A and 13B are views showing a sixth embodiment of the present invention, and showing the gate layout of the transistors constituting the comparison circuit 1021 and the internal clock generation circuit 1034, respectively.
  • a circular gate 1301 is applied to the transistors used in the circuits 1021, 1034, but the width of the dummy gate 1305 is L2.
  • Diffusion regions 1302 and 1303 serving as source / drain regions exist inside and outside the annular gate.
  • each annular gate 1301 is commonly connected by a gate wiring 1304.
  • a circular gate is used to stabilize the threshold value, but a dummy gate having a width L1 is disposed in the low-temperature high-temperature adjustment circuit 1033 that requires the most stable threshold value.
  • the circuits 1021 and 1034 may be provided with dummy gates having a width L2.
  • the temperature sensor used in the DRAM as the semiconductor device has been described as an example.
  • the present invention is not limited to the temperature sensor of the DRAM, and the semiconductor device including regions having different densities is included. By applying, OPC can be performed accurately.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

　ダミーパターンを形成してＯＰＣを施しても、設計値通りの測定値が得られない半導体装置が見出された。互いに異なる形状のゲートパターンを有する領域に、各ゲートパターンに応じたダミーパターンを設けた半導体装置が得られる。

Description

半導体装置及びその設計方法
　本発明は、半導体装置及びその設計方法に関する。
　一般に、半導体装置の微細化と共に、光学近接効果(Optical Proximity effect)による半導体装置を構成するトランジスタ等の素子形状のばらつきが生じる。光学近接効果による素子形状のばらつきを軽減するために、光学近接補正(Optical Proximity Correction: OPC)が行われている。この場合、対象となる素子或いは領域近傍に、ダミーとなる素子等が配置されるのが普通である。
　例えば、特許文献１はダミートランジスタを配置することによって光学近接効果補正(OPC)を行なう半導体集積回路のレイアウト構造を提案している。即ち、特許文献１は、内部回路領域と周辺回路領域とを備えた半導体集積回路のうち、周辺回路領域の内部周辺回路領域の外周に沿う辺を除く少なくとも１つの辺に沿って、ダミーパターンを複数個配列するレイアウト構造を開示している。このレイアウト構造は、周辺回路領域の最外周部におけるパターン密度を均一にでき、また、パターン周期を高めることができる。
　一方、特許文献２は、チップの対象となるセルを指定し、対象となるセル付近に、ダミーセル配置用の空きセルの有無を調べ、空きセルが存在する場合、ダミーセルを配置する半導体集積回路の設計方法を開示している。特許文献２の方法によれば、トランジスタ特性のばらつきを低減し、スキューを低減することができる。
　ここで、半導体装置の特性は温度に依存して変化するため、半導体装置における温度を調節、制御することは極めて重要である。このため、半導体装置には、温度センサを備えたものが提案されている。例えば、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置では、温度センサによって検出された温度に応じて、リフレッシュ間隔を調整することが行なわれている。具体的には、温度が高いときには、リフレッシュ間隔を短くして頻繁にリフレッシュ動作を行ない、温度が低いときには、リフレッシュ間隔の長いリフレッシュ動作を行なっている。
　この種の温度センサは、半導体チップ上にメモリアレイと共に形成される場合と、半導体チップとは別に設けられる場合もある。いずれにしても、温度センサは、ダイオード等の温度センサ素子の出力を受ける半導体温度センサ回路を備えている。
　しかしながら、本発明者等の研究によれば、半導体温度センサ回路からの出力は、設計値とは異なる場合が多いことが判明した。このため、温度が高い場合には、ＤＲＡＭのリフレッシュの頻度が上昇して消費電流が増加し、温度が低い場合には、ＤＲＡＭのリフレッシュの間隔が不所望に長くなり、ホールド状態が発生すると云う現象が観測された。
特開２００５－１１６５５７号公報 特開平１０－３４０９５７号公報
　上記した温度センサに関する現象は、特許文献１及び２に記載された光学近接効果補正(OPC)の手法を用いて、ダミートランジスタを配置しただけでは解消しないことも判明した。
　具体的に説明すると、温度センサを含む半導体装置の場合、本発明者等は、特許文献１及び２に記載されたレイアウト方法等を適用しても半導体装置によっては適切な特性が得られないことを見出した。即ち、特許文献１のように、周辺領域のパターン密度を均一にしただけでは、充分な特性が得られないことが分った。また、特許文献２のように、対象となるセルの周辺にのみ、ダミーセルを配置しただけでも、適切な特性が得られないことも判明した。
　この事実に基き、本発明は、上記した課題を改善することにある。
　更に、本発明は、温度センサを含む半導体装置における課題を解決することにある。
　本発明の第１の態様によれば、第１のゲートパターンを有する第１のトランジスタが複数個配列された第１の領域と、第２のゲートパターンを有する第２のトランジスタが複数個配列され、前記第１の領域とは異なる位置に設けられた第２の領域を備え、前記第１の領域と前記第２の領域には、前記第１及び第２のゲートパターンに対応し、且つ、互いに異なる形状の第１及び第２のダミーパターンがそれぞれ形成されていることを特徴とする半導体装置が得られる。この場合、例えば、前記各第１のトランジスタは環状ゲートを有するトランジスタであり、前記第２のトランジスタは直線状ゲートを有するトランジスタであり、前記第１のダミーパターンは前記第１のトランジスタの領域の周辺を囲むように設けられ、他方、前記第２のダミーパターンは前記第２のゲートパターン間に設けられている。また、前記第１及び第２のゲートパターンは互いに密集度において異なっていても良い。
　本発明の第２の態様によれば、第１の幅を有する第１のトランジスタゲートと、第１の幅よりも狭い第２の幅を有する第２のトランジスタゲートと、第１のトランジスタに隣接して配置され第３の幅を有するダミーゲートパターンと、第２のトランジスタゲートに隣接して配置され第３の幅よりも狭い第４の幅を有する第４のダミーゲートパターンを有することを特徴とする。
　本発明の第３の態様によれば、ゲートを備えた複数のトランジスタを配置した素子領域と、当該素子領域の周辺に設けられた周辺領域とを備えた半導体装置の設計方法において、前記素子領域と前記周辺領域とを含む範囲を指定し、当該範囲内における前記素子領域における密集度を求め、前記範囲内における前記素子領域の密集度と均等になるように、ダミーパターンの密集度を決定した後、前記範囲内に前記ダミーパターンを配置することを特徴とする半導体装置の設計方法が得られる。
　本発明によれば、ダミーパターンの配置によって、広い範囲に亘ってトランジスタを精確に形成した半導体装置が得られる。この結果、本発明を温度センサに適用した場合、設計値通りの温度特性を有する温度センサを構成することができ、高温側におけるリフレッシュの頻度増加による消費電流の増大を防止でき、また、低温側におけるリフレッシュ間隔が長くなることによるホールド状態の発生を防止できる。
(a)は、本発明の対象となる半導体装置を概略的に説明する平面図、(b)は、(a)から出力される信号の出力端子を説明する図である。 図１(a)に示す半導体装置の問題点を説明するグラフである。 通常行なわれているダミーパターン(ダミーゲート)の配置を説明する図である。 環状ゲート素子領域を備えた半導体装置に本発明を適用した場合における設計方法に使用される指定範囲を説明する図である。 本発明によって配置されたダミーパターン(ダミートランジスタ)の配置を説明する図である。 (a)は、図４(a)とは異なる半導体装置に本発明を適用した場合における設計方法に使用される指定範囲を説明する図、(b)は、本発明によって配置されたダミーパターン(ダミートランジスタ)の配置を説明する図である。 本発明の第１の実施形態に係る半導体装置を説明する図である。 本発明の第２の実施形態に係る半導体装置を説明する図である。 本発明の第３の実施形態に係る半導体装置を説明する図である。 本発明の第４の実施形態に係る半導体装置を説明する図であり、(a)は、ダミーパターンを配置する前の状態を説明する図、(b)は、ダミーパターン配置後の状態を示す図である。 図９(b)の部分ＡＡ及びＢＢを拡大して示す図である。 本発明が適用された回路を含むリフレッシュタイミング制御回路の概略構成を示す図である。 本発明の第５の実施形態に係る半導体装置を説明する図である。 本発明の第６の実施形態に係る半導体装置を説明する図である。
　図１(a)は、図(b)で示される回路を構成するトランジスタのレイアウトを示す図面である。この回路のトランジスタは、図１(a)に示すように、半導体チップ１００上の一部の第１の領域１１０と第２の領域１２０に形成されている。第１の領域１１０と第２の領域１２０とは、半導体チップ１００上で互いに分離して設けられている。
　図示された第１の領域１１０には、環状(リング状)ゲートを有する複数のトランジスタが配列されている。より具体的には、図１(b)で示される回路の右列に示される環状ゲートトランジスタの(1)乃至(7)が第１の領域１１０に配置されている。第２の領域１２０には、環状ゲートとは異なる形状のゲート(直線状ゲート)を有する複数のトランジスタであって、図１(b)で示される左列に示されるトランジスタが配列されている。
　図１(a)の部分領域(1)～(5)は、図１(b)の(1)～(5)のトランジスタが対応しており、夫々、１個、２個、４個、８個及び１６個の環状ゲートトランジスタが配置されている。部分領域(6)、(7)は、図１(b)の(6)、(7)のトランジスタが対応しており、合計３２個の環状ゲートトランジスタが配置されている。例えば、第２の部分領域(2)では、２個のトランジスタが形成されていることにより、第1部分領域(1)に比べて２倍の電流を流すことが出来る。このように、部分領域(1)～(5)、及び(6)＋(7)に設けられたトランジスタによって、夫々の領域は、電流量が１倍、２倍、４倍、８倍、１６倍、３２倍の電流を出力することが出来る。また、適宜部分領域を組み合わせすることにより、所望の電流値を出力することが可能である。例えば、部分領域(1)及び(2)を同時に活性化することにより、１個＋２個＝３個のトランジスタがオンし、その結果、部分領域(1)及び(2)から、３倍の電流を出力することが出来る。なお、１倍は、環状ゲートトランジスタ一つがオンしたときの電流量である。
　図２には、ＤＲＡＭに適用した場合におけるリフレッシュ回路のリフレッシュ間隔(MS:μS)と、図１(a)に示された部分領域の数との関係が示されている。図２の横軸は、選択された部分領域の数、すなわち、活性化されトランジスタの数を示し、縦軸はリフレッシュ間隔(MS)を模式的に示している。活性化されるトランジスタの数は、同時に活性化される部分領域の組み合わせによって決まる。図２において、設計値が実線で示されており、出力する部分領域の数が多くなる程、リフレッシュ間隔は長くなることを示している。図２によれば、同時に活性化される部分領域の組み合わせによって、設計値と折線で示された実測値の乖離の幅が増減することが示されている。
　ここで、図３を参照して、図２の特性を測定するのに使用された半導体チップ１００におけるダミーゲート配置を説明する。第１の領域１１０の内部には、環状トランジスタが配置されている。図示された各環状トランジスタは、拡散領域によって形成された内部ソース(ドレイン)領域を囲むように幅広の環状のゲート１１２が高い密集度でアレイ状に配置されている。環状ゲート１１２は、ポリシリコンによって形成されている。環状ゲート１１２の外周には、拡散領域によって形成された外部ドレイン(ソース)領域が設けられている。つまり、環状ゲート１１２間の領域は拡散領域である。第１の領域１１０の環状トランジスタの外周を囲むように、環状ゲート１１２よりも細いダミーゲート１１４が設けられている。
　他方、第２の領域１２０には、直線形状のゲート１２２を備えた複数のトランジスタと、トランジスタ間の空間を埋めるように配置されたダミーゲート１２４が設けられている。第１の領域１１０に設けられたゲート幅が広い環状ゲートであっても第２の領域１２０に設けられたゲートであっても、それらの傍には、同一幅のダミーゲート１１４、１２４が設けられている。
　図に示すように、ダミーゲート１１４及び１２４を配置することによって、ＯＰＣが行なわれているが、このように、ダミーゲート１１４及び１２４を配置しただけでは、図２に示すように、設計値と実測値の間に、大きな誤差が生じてしまう、ということが発明者による調査によって認識された。
　図４(a)及び(b)を参照して、本発明を原理的に説明する。ここでは、図１の第１の領域１１０に配置された環状ゲートを含む領域(例えば、図１の第１の領域１１０)の一部に本発明を適用した場合を示している。図４(a)には、幅L1の環状ゲートを備えたトランジスタ領域の一部領域が示されている。図４(a)の環状ゲートを備えた領域には既に黒線で示されたように、幅L2のダミーパターン１１６が施されている。この状態で、本発明では、環状ゲート素子領域１１７と、当該環状ゲート素子領域１１７に隣接した周辺領域１１８とを含む破線で示された範囲(指定範囲)１１９が指定される。この指定範囲１１９は、任意に設定できる。
　図４(a)からも明らかな通り、環状ゲート素子領域１１７では、周辺領域１１８に比較して、環状ゲートのパターン密集度が高い。このような状況において、本発明は、環状ゲート素子領域１１７と周辺領域１１８との密集度が均等になるように、ダミーパターンを設ける。
　具体的には、図４(b)に示すように、破線で示された指定領域１１９内の周辺領域１１８に幅L1のダミーパターン(ここでは、ダミートランジスタ)４０２を配置している。図４(b)の例の場合、ダミートランジスタ４０２は、環状ゲートを備えた環状トランジスタを設け、これによって、環状ゲート素子領域１１７内の環状ゲートトランジスタの密集度と同等の密集度を達成している。このように、本発明は、ダミーパターンを配置する範囲を任意に指定し、且つ、可変できることを特徴としている。なお、ダミーパターン４０２は、環状ゲートと同一層及び同一材料からなるパターンであり、電源や制御信号が供給されないパターンである。
　図４(b)に示された例では、環状ゲート素子領域１１７における密集度と周辺領域１１８における密集度が指定範囲１１９内で均等になるように、ダミーパターンが配置されている。しかし、本発明は、これに限定されることなく、例えば、指定領域１１９内の環状ゲート素子領域１１７内の占有面積を算出しておき、当該占有面積と均等な占有面積になるように、指定範囲１１９内に、ダミーパターンを指定領域１１９に配置しても良い。例えば、図４(b)の環状ゲート素子領域１１７の指定範囲１１９に占める占有面積が２５％であれば、占有面積が２５％となるように、残りの指定領域１１９内にダミーパターンを配置しても良い。
　上記した指定範囲１１９内におけるダミーパターンの配置は、プログラムによって実現できる。
　尚、図4(b)では、指定範囲１１９以外の領域にも、同様に、指定範囲を指定することによって、環状ゲートのダミートランジスタ４０４及び４０６が配置されている。
　図５(a)及び(b)を参照すると、図１の第２の領域１２０に示すように、トランジスタの密集度が第１の領域１１０よりも低い領域(即ち、密集度が疎の領域)にダミーパターンを配置するために、本発明が適用される場合について説明する。ここでは、図５(a)のトランジスタＡを含む範囲が破線で示されているように指定範囲５０２として指定されたものとする。図５(a)に示されたトランジスタAは、拡散層とポリシリコンによって形成されたゲートを備え、指定範囲５０２内のトランジスタＡの周辺には、余分なスペースが残されている。
　このような場合、指定範囲５０２内の密集度を均等にするために、図５(b)に示すように、指定範囲５０２内に、ダミーパターン５０４が配置されている。なお、ダミーパターン５０４は、ゲートや環状ゲートと同一層及び同一材料からなるパターンであり、電源や制御信号が供給されないパターンである。
　ここで、指定範囲５０２内に占めるトランジスタＡの密集度が１０％とすれば、指定範囲５０２内の密集度がトランジスタＡの密集度と均等になるように、即ち、１０％の密集度で指定範囲５０２にダミーパターン５０４を配置する。
　以上説明した本発明に係る半導体装置の設計方法によれば、任意に設定された指定領域内の素子パターン及びダミーパターンを均等に配置することができ、ダミーパターンの設計余裕度は極めて高くなる。
　また、指定範囲５０２内に占めるトランジスタＡの占有面積が１０％である場合、１０％の占有面積と均等な占有面積を有するダミーパターンを配置しても良い。この場合、指定領域５０２内のトランジスタＡ及びダミーパターンの占有面積を予め定めておき、予め定められた占有面積になるように、ダミーパターンを配置することも考えられる。例えば、指定範囲内の予め定められた占有面積が５０％程度であれば、トランジスタＡの占有面積が１０％であれば、５０％まで、トランジスタＡとダミーパターン５０４の占有面積が増加するように、ダミーパターンを発生、配置しても良い。
　いずれにしても、指定範囲５０２内における密集度或いは占有面積を調整するために、ダミーパターン５０４を発生することは、ソフトウェアプログラムを用いて容易に実現できる。尚、図５(b)の指定範囲５０２外の領域には、通常の手法を用いてダミーパターン５０６、５０７、５０８等が配置されているが、これらのダミーパターン５０６、５０７、５０８等は指定範囲を設定して形成されたものではない。
　また、図４及び図５を比較しても明らかな通り、ダミーパターンの形状は、指定範囲内の密集度に応じて異なっている。
　図６を参照すると、本発明の第１の実施形態に係る半導体装置が示されている。なお、図６で示された領域は、図１や図３で示された第１の領域１１０に対応する。図６に示された半導体装置は、環状ゲートを備えたトランジスタを配置した環状ゲート素子領域６０２と、その周辺領域６０４を有している。ここでは、周辺領域６０４にダミーパターン６０６が配置されている。ダミーパターン６０６は、環状ゲート素子領域６０２を複数回囲むように、周辺領域６０４に複数リング状に形成されている。この結果、この実施形態では、環状ゲート素子領域６０２におけるトランジスタの密集度は、周辺領域６０４におけるダミーパターン６０６の密集度と実質的に均等である。図示されているように、ダミーパターン６０６は、一辺に沿って連続的に設けられても良いし、不連続に設けられても良い。
　図示されたダミーパターン６０６は、ポリシリコンによって形成されたダミーゲートで構成されている。このダミーゲートは、環状ゲート素子領域６０２の環状ゲート６０７と同一の幅L1を有しており、環状ゲート６０７と同時に形成されるため、ダミーゲート配置による製造工程の増加はない。このように、この実施形態では、環状ゲート領域６０２には、環状ゲートの幅と同様な幅を有するダミーゲート６１１が形成されているが、ダミーゲート６１１の長さは、環状ゲートの長さとは異なっている。なお、環状ゲート６０７の幅L1は、環状ゲートを有するあるトランジスタ６０２のソースドレイン領域となる拡散領域６０８、６０８間の幅と定義しても良い。また、環状ゲート６０７の間に幅L2を有するダミーパターン６１０が挿入されても良い。この幅L2は、短辺と長辺からなる矩形（ダミーパターン）において、対向する長辺間の距離を幅と定義できる。幅L2は幅L1に比べて狭い。ダミーパターン６０６のうちダミーゲート６１１は、図面において上下に延在しているが、図面において左右に延在するダミーゲート６１２は図面において左右に延在する。このダミーゲート６１２は、幅L1よりも広い幅L4で設けられても良い。更に、ダミーゲート６１２と環状ゲート６０７の間に幅L1を有するダミーパターン６１３が設けられても良い。このように、環状ゲートと同程度の幅の広いダミーパターンを設けることにより、環状ゲートの形状の崩れを防止できる。
　図７を参照すると、本発明の第２の実施形態に係る半導体装置が示されている。この実施形態に係る半導体装置は、環状ゲート素子領域７０２とその周辺領域７０４とを備え、周辺領域７０４には、ダミーパターン７０６が設けられている。図示されたダミーパターン７０６は、図６と同様に、ダミーゲートであり、環状ゲート素子領域７０２内に設けられた環状ゲートの幅L1及び長さに応じた幅及び長さを有している。このため、ダミーパターン７０６の大部分は、環状ゲートの横方向の短辺、縦方向の長辺、及び環状ゲート７０７の幅に対応したサイズに区分されている。換言すれば、周辺領域に配置されたダミーパターン７０６は不連続な複数のリングを構成している。この構成によっても、周辺領域７０４のダミーパターン７０６の密集度を環状ゲート素子領域７０２の密集度と均等にすることができる。換言すれば、ダミーパターン７０６を複数のリング状に形成することにより、周辺領域７０４の密集度と環状ゲート素子領域７０２の密集度を均等にすることができる。なお、環状ゲート７０７の間に幅L2を有するダミーパターン７１０が挿入されても良い。ダミーパターン７０６のうちダミーゲート７１１は、図面において上下に延在しているが、更に、図面において左右に延在するダミーゲート７１２が設けられている。これらのダミーゲート７１１，７１２は、図６のダミーゲート６１１、６１２と比べると夫々短い。更に、ダミーゲート７１２と環状ゲート７０７の間に幅L1を有するダミーパターン７１３が設けられても良い。このダミーパターン７１３は、図６のダミーパターン６１３と比べるとより分割された形状となっている。
　図８を参照すると、本発明の第３の実施形態に係る半導体装置が示されており、ここでは、環状ゲート素子領域８０２の周辺領域８０４に、環状ゲート素子と同様な環状ゲートトランジスタによってダミーパターン８０６が配置されている。このように、ダミーパターン８０６を環状ゲート素子によって構成した場合、ダミーパターン８０６は、環状ゲート素子領域８０２内の環状ゲート素子と同一であるため、周辺領域の密集度を環状ゲート素子領域内の密集度と均等にすることは容易である。環状ゲート８０７は幅L1を有し、環状ダミーゲート８０７も幅L1を有する。環状ゲート８０７間、環状ゲート８０７と環状ダミーゲート８０８間に、夫々幅L2を有するダミーゲート８１０、８１３を有しても良い。
　この実施形態では、単一の環状ゲート素子によって構成されたダミーパターン８０６をリング状に配置した例を示したが、指定範囲の設定の仕方によっては、複数の環状ゲート素子によって形成されたダミーパターンを環状ゲート素子領域８０２の周辺領域８０４に配置しても良い。
　図９(a)及び(b)を参照すると、本発明の第４の実施形態に係る半導体装置が示されており、ここでは、半導体チップ９００上に、ゲート密集度が高い第１の領域９１０とゲート密集度が第１の領域９１０よりも低い第２の領域９２０が設けられている場合が示されている。図９(a)は、ダミーパターンを配置する前の状態を示し、図９(b)はダミーパターンを配置した後の状態を示している。
　図９(b)から概略的に理解できるように、第１及び第２の領域９１０及び９２０は、互いに異なる形状のダミーパターン９１１及び９２１が形成されている。
　図９(b)に示された第１の領域９１０の部分ＡＡ及び第２の領域９２０の部分ＢＢの拡大図が図１０に示されている。図１０の部分ＡＡに示すように、ゲートの密集度の高い第１の領域９１０では、第１の領域９１０の環状ゲート素子領域９１２内の配置された環状ゲートのゲート幅と等しい幅L1の第１のダミーパターン９１１が周辺領域９１４に配置されている。図示された第１のダミーパターン９１１はダミーゲートであり、周辺領域９１４には、第１のダミーパターン９１１が多重に配置されている。即ち、環状ゲート素子領域９１２内の環状ゲート素子の密集度が高い場合には、第１のダミーパターン９１１の密集度も高くなっている。この構成により、環状ゲート素子領域９１２内の環状ゲート素子の密集度と、周辺領域９１４の第１のダミーパターン９１１の密集度を均等にすることができる。
　また、環状ゲート素子領域９１２内の環状ゲート素子と、周辺領域９１４に配置される第１のダミーパターン９１１は、互いに関連付けられた幅等を有している。
　一方、第１の領域９１０よりも密集度の低い第２の領域９２０の部分ＢＢには、図１０に示されているように、部分ＡＡとは異なる形状の第２のダミーパターン９２１が配置されている。即ち、第２の領域９２０の部分ＢＢは、ポリシリコンによって形成されたゲート９２４と、ゲート９２４に隣接して両側に配置された第２のダミーパターン９２１とを備えている。ゲート９２４及びダミーパターン９２１は、夫々幅L1よりも狭い幅L2を有する。また、他のゲートにも隣接して第２のダミーパターン９２１が配置されている。図示された第２のダミーパターン９２１はダミーゲートによって構成されているものとする。
　図１０からも明らかな通り、第２の領域９２０の部分ＢＢに配置されたダミーパターン９２１は、第１の領域９１０の部分ＡＡに配置された第２のダミーパターン９１１と異なる形状及び寸法を有している。また、第２の領域９２０の部分ＢＢでは、指定範囲を任意に指定して、当該指定範囲内のゲート９２４と第２のダミーパターン９１１は、指定範囲内の密集度が均等になるように、配置されている。
　また、図１０に示された第４の実施形態に係る半導体装置は、同一の半導体チップ９００に形成された密集度の異なる領域に互いに異なる形状、寸法のダミーパターンを設けていることが分る。
　図１１は、本発明のレイアウトが適用されるシステムを示す概略図である。図１１に示されるシステムは、ＤＲＡＭのメモリセルと共に同一の半導体基板上に形成される。より具体的には、同システムは、半導体基板上のメモリセルアレイ領域の周辺に設けられるメモリセルを駆動する周辺回路が設けられる領域に形成される。図１１は、温度センサ１００１で検知された温度に基づき、リフレッシュ制御回路１００５がＤＲＡＭセルに対するセルフリフレッシュ時におけるリフレッシュのタイミング信号を出力するシステムを示す。温度センサ１００１のセンサ信号は温度判定回路１００２に入力される。センサ信号は、例えばダイオードから得られる。温度判定回路１００２の判定信号は自動温度制御セルフリフレッシュ（ＡＴＣＳＲ）回路１００３に供給され、同回路１００３は内部クロック信号を分周回路１００４に供給する。分周回路１００４は分周クロックをリフレッシュ制御回路１００５に供給する。
　温度判定回路１００２は、センサ信号と複数の基準信号を比較する比較回路１０２１と、比較回路１０２１の出力を元に判定信号を出力する出力制御回路１０２２を有し、例えば、２５℃、８５℃、１００℃及び１１５℃を検知し、その検知した温度を判定信号として出力する。
　ＡＴＣＳＲ回路１００３は、判定信号に基づき温度特性電流を出力する温度特性電流源回路１０３２を有する。判定信号と温度特性電流の関係、すなわち、温度と電流値の関係は温度特性傾き調整回路１０３１の出力である調整信号によって調整される。ＡＴＣＳＲ回路１００３は、更に、低温高温温度調整回路１０３３を有する。同調整回路１０３３は、高温時又は／及び低温時における、温度と電流値の関係を調整する。両回路１０３３からの出力は合成され、合成された温度特性電流は内部クロック生成回路１０３４に供給される。内部クロック生成回路１０３４は、供給された電流に対応する周波数を有する内部クロック信号を生成する。
　第１乃至第４の実施形態で示されたレイアウトは、低温高温調整回路１０３３で使用される。この回路１０３３で使用されるトランジスタは、その閾値をより厳密に安定して設けられる必要があり、そのトランジスタには環状ゲートが適用され、更に環状ゲートの幅Ｌ１と同一幅のダミーゲートが配置される。
　図１２は、本発明の第５の実施の形態を示す図面であって、図１１の温度特性傾き調整回路１０３１で適用されるトランジスタのゲートレイアウトを示す図面である。図１２が示すように、温度特性傾き調整回路１０３１は、非リングゲート型であって夫々ゲート幅L1を有する複数のトランジスタゲート１２０１が設けられている。トランジスタゲート１２０１の端部には幅L2のダミーゲート１２０５が適宜配置される。複数のトランジスタゲート１２０１に共通接続されるゲート配線１２０４が適宜設けられている。トランジスタゲート１２０１の一方にソース又はドレインとなる拡散領域１２０２が存在し、その他方にはドレイン又はソースとなる拡散領域１２０３が存在する。更に、トランジスタ間には、幅L1よりも狭いが幅L2よりも広い幅L3を有するダミーゲート１２０７が配置されている。幅L3のダミーゲートが配置される領域は、幅L2のダミーゲート１２０７を２本配置可能なスペースは存在していない。その為、トランジスタのゲート間に、拡散領域１２０２（１２０３）を除いた全領域にダミーゲート１２０７が配置され、その結果、そのダミーゲート１２０７の幅はL3となる。幅L3のダミーゲート１２０７が配置される領域は、その両脇に設けられるトランジスタがアルミ配線では無いタングステン配線が夫々接続され、タングステン間はアルミ配線間よりも幅を広く設ける必要がある。このため、同領域は、幅L3を有するダミーゲート１２０７を設ける必要がある。一方、その間にダミーゲートを配置すること無しに複数のトランジスタが設けられる領域は、トランジスタ間を共通に接続するアルミ配線が設けられるため、トランジスタ間をつめて配置することが出来る。本発明によれば、ダミーゲートの幅を可変にして配置できるため、図１２が示す配置が可能となる。なお、上記理由のみならず、トランジスタに要求される機能に基づき、拡散注入条件の違いにより、トランジスタ間の距離が異なることもある。
　図１３（a）、（b）は、本発明の第６の実施の形態を示す図面で有り、夫々比較回路１０２１及び内部クロック生成回路１０３４を構成するトランジスタのゲートレイアウトを示す図面である。図１３に示されるように、同回路１０２１、１０３４で使用されるトランジスタには、環状ゲート１３０１が適用されているが、そのダミーゲート１３０５の幅はL2である。環状ゲートの中外には、ソースドレイン領域となる拡散領域１３０２、１３０３が存在する。また、各環状ゲート１３０１はゲート配線１３０４によって共通に接続されている。
　以上から分かるように、閾値の安定の為には環状ゲートが使用されるが、一番の閾値の安定が求められる低温高温調整回路１０３３には、幅L1のダミーゲートが配置され、それ以外の回路１０２１、１０３４には、幅L2のダミーゲートが配置されても良い。
　以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記の実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　本出願は、２０１３年２月１８日に出願された、日本国特許出願第２０１３－２９３９０号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
　上述では、半導体装置としてＤＲＡＭに使用される温度センサを例に取って説明したが、本発明は、ＤＲＡＭの温度センサに限定されることなく、異なる密集度を有する領域を備えた半導体装置には適用して、ＯＰＣを精確に行なうことができる。
１００、９００　　　　　　　　　半導体チップ
１１０、９１０　　　　　　　　　第１の領域
１２０、９２０　　　　　　　　　第２の領域
(1)～(7)　　　　　　　　　　　　第１～第７の部分領域
１１２　　　　　　　　　　　　　環状ゲート
１１４　　　　　　　　　　　　　ダミーゲート
１１６　　　　　　　　　　　　　ダミーパターン
１１７、６０２、７０２、８０２　環状ゲート素子領域
１１８、６０４、７０４、８０４　周辺領域
１１９、５０２　　　　　　　　　指定範囲
４０２　　　　　　　　　　　　　ダミーパターン(ダミートランジスタ)
４０４、４０６　　　　　　　　　他のダミートランジスタ
５０４　　　　　　　　　　　　　ダミーパターン(指定範囲内)
５０６、５０７、５０８　　　　　ダミーパターン(指定範囲外)
６０６、７０６、８０６　　　　　ダミーパターン
９１１　　　　　　　　　　　　　第１のダミーパターン
９２１　　　　　　　　　　　　　第２のダミーパターン
９２４　　　　　　　　　　　　　ゲート
１００１　　　　　　　　　　　　温度センサ
１００２　　　　　　　　　　　　温度判定回路
１０２１　　　　　　　　　　　　比較回路
１０２２　　　　　　　　　　　　出力制御回路
１００３　　　　　　　　　　　　自動温度制御セルフリフレッシュ（ＡＴＣＳＲ）回路
１０３１　　　　　　　　　　　　温度特性傾き調整回路
１０３２　　　　　　　　　　　　温度特性電流源回路
１０３３　　　　　　　　　　　　低温高温調整回路
１０３４　　　　　　　　　　　　内部クロック生成回路
１００４　　　　　　　　　　　　分周回路
１００５　　　　　　　　　　　　リフレッシュ制御回路
１２０１　　　　　　　　　　　　ゲート幅L1のトランジスタゲート
１２０２、１２０３　　　　　　　拡散領域
１２０４　　　　　　　　　　　　ゲート配線
１２０５　　　　　　　　　　　　幅L2のダミーゲート１２０５
１２０７　　　　　　　　　　　　幅L3のダミーゲート１２０７
１３０１　　　　　　　　　　　　環状ゲート
１３０２、１３０３　　　　　　　拡散領域
１３０４　　　　　　　　　　　　ゲート配線
１３０５　　　　　　　　　　　　ダミーゲート

Claims (16)

  1. 　第１のゲートパターンを有する第１のトランジスタが複数個配列された第１の領域と、第２のゲートパターンを有する第２のトランジスタが複数個配列され、前記第１の領域とは異なる位置に設けられた第２の領域を備え、
    　前記第１の領域と前記第２の領域には、前記第１及び第２のゲートパターンに対応し、且つ、互いに異なる形状の第１及び第２のダミーパターンがそれぞれ形成されていることを特徴とする半導体装置。
  2. 　請求項１において、前記各第１のトランジスタは環状ゲートを有するトランジスタであり、前記第２のトランジスタは直線状ゲートを有するトランジスタであり、
    　前記第１のダミーパターンは前記第１のトランジスタの領域の周辺を囲むように設けられ、他方、前記第２のダミーパターンは前記第２のゲートパターン間に設けられていることを特徴とする半導体装置。
  3. 　請求項２において、前記第１のダミーパターンは、前記第１のトランジスタの周辺を囲む複数本のダミーゲートラインパターンであることを特徴とする半導体装置。
  4. 　請求項３において、前記複数本のダミーゲートラインパターンは連続的なパターン部分を含むことを特徴とする半導体装置。
  5. 　請求項３において、前記複数本のダミーゲートラインパターンは不連続なパターン部分を含むことを特徴とする半導体装置。
  6. 　請求項２において、前記第１のダミーラインパターンは、前記第１のトランジスタの周辺を囲む多重のダミートランジスタパターンであることを特徴とする半導体装置。
  7. 　請求項１～６のいずれか一項において、前記第１の領域のうち、前記第１のトランジスタと当該第１のトランジスタの周辺領域に指定された第１の範囲内で、前記第１のトランジスタのゲートパターンの密集度と均等になるように、前記第１のゲートパターンが配置されていることを特徴とする半導体装置。
  8. 　請求項７において、前記第２の領域のうち、前記第２のトランジスタと当該第２のトランジスタの周辺領域に指定された第２の範囲内で、前記第２のトランジスタのゲートパターンの密集度と、前記第２のダミーパターンの密集度が均等になるように配置されていることを特徴とする半導体装置。
  9. 　請求項１～８のいずれか一項において、前記第１及び第２のトランジスタは温度センサを構成していることを特徴とする半導体装置。
  10. 　第１の幅を有する第１のトランジスタゲートと、
    　前記第１の幅よりも狭い第２の幅を有する第２のトランジスタゲートと、
    　前記第１のトランジスタに隣接して配置され第３の幅を有する第１のダミーゲートパターンと、
    　前記第２のトランジスタゲートに隣接して配置され前記第３の幅よりも狭い第４の幅を有する第２のダミーゲートパターンを有することを特徴とする半導体装置。
  11. 　請求項１０において、前記第１のトランジスタゲートは環状ゲートであり、
    前記環状ゲートを含む複数のトランジスタが環状ゲート素子領域に設けられており、
    　前記環状ゲート素子領域を囲むように、前記第１のダミーゲートパターンが設けられていることを特徴とする半導体装置。
  12. 　請求項１１において、前記第１のトランジスタゲートは第１の回路を構成し、更に、
    　前記第１の幅を有する環状ゲートを有する第３のトランジスタゲートと、前記第２のトランジスタゲートに隣接して配置され前記第１の幅よりも狭い第３のダミーゲートパターンを有し、
    　前記第２のトランジスタゲートは、前記第１の回路と機能の異なる第２の回路を構成し、前記１乃至３のトランジスタゲート及び第１乃至第３のダミーゲートパターンは、同一の半導体基板上に形成されていることを特徴とする半導体装置。
  13. 　ゲートを備えた複数のトランジスタを配置した素子領域と、当該素子領域の周辺に設けられた周辺領域とを備えた半導体装置の設計方法において、前記素子領域と前記周辺領域とを含む範囲を指定し、
    　当該範囲内における前記素子領域における密集度を求め、
    　前記範囲内における前記素子領域の密集度と均等になるように、ダミーパターンの密集度を決定した後、前記範囲内に前記ダミーパターンを配置することを特徴とする半導体装置の設計方法。
  14. 　請求項１３において、前記指定される範囲は可変であることを特徴とする半導体装置の設計方法。
  15. 　請求項１３又は１４において、前記素子領域に配置される前記複数のトランジスタは環状ゲートを備えていることを特徴とする半導体装置の設計方法。
  16. 　請求項１３又は１４において、前記素子領域に配置される前記複数のトランジスタは直線状のゲートを有していることを特徴とする半導体装置の設計方法。
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