JP2006005103A - 標準セル、標準セルライブラリおよび半導体集積回路 - Google Patents

標準セル、標準セルライブラリおよび半導体集積回路 Download PDF

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Abstract

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。
【選択図】 図１

Description

本発明は、半導体集積回路に使用される標準セル、標準セルライブラリおよびそれを使用した半導体集積回路に関し、特にそのレイアウト構造に関するものである。
従来から、半導体集積回路を、標準セルと呼ばれるその高さや電源配線構造が統一されている機能ブロックを複数組み合わせて設計することが広く行われている。
近年、半導体集積回路の微細化によって、各パターンの仕上がり寸法のばらつきが問題となってきている。特に、トランジスタのゲートの仕上がり寸法にばらつきが発生すると、そのトランジスタ特性が大きく影響を受ける。具体的には、トランジスタのゲート長が大きくなった場合にはトランジスタの駆動能力が低下し、ゲート長が小さくなった場合には駆動能力が上昇することになる。このように駆動能力が変動すると、標準セルの特性もばらつくこととなり、その結果、半導体集積回路の特性のばらつきが生じて、半導体集積回路の歩留まり低下や信頼性低下へとつながる。
ところで、トランジスタのゲートの仕上がり寸法がばらつくのは、ゲートのパターンの不規則性がその一因となっている。以下に、それについて図８を参照しながら説明する。図８は、従来の標準セルの一例を示す平面図である。図８に示すように、従来の標準セル８００には、半導体層８０１と、半導体層８０１の一端の上に設けられた電源配線８０２と、半導体層８０１のうち電源配線８０２と対向する一端の上に設けられた接地配線８０３と、半導体層８０１内に設けられたｐ型拡散領域８０４, ８０５と、同じく半導体層８０１内に設けられたｎ型拡散領域８０６, ８０７と、ｐ型拡散領域８０４, ８０５の上に設けられたゲート８０８, ８０９, ８１０, ８１１（本明細書では拡散領域と重なった部分のみをゲートと記述する）と、ｎ型拡散領域８０６, ８０７の上に設けられたゲート８１２, ８１３, ８１４, ８１５とを備えている。ここで、ｐ型拡散領域８０４, ８０５と、その上に設けられたゲート８０８, ８０９, ８１０, ８１１とは、それぞれｐチャネル型トランジスタＴｒ８０８, Ｔｒ８０９, Ｔｒ８１０, Ｔｒ８１１を構成し、ｎ型拡散領域８０６, ８０７と、その上に設けられたゲート８１２, ８１３, ８１４, ８１５とは、それぞれｎチャネル型トランジスタＴｒ８１２, Ｔｒ８１３, Ｔｒ８１４, Ｔｒ８１５とを構成する。
例えば、ｐチャネル型トランジスタＴｒ８０８とｐチャネルトランジスタＴｒ８０９とは、その拡散領域を共有しており、トランジスタ同士の他の組み合わせにおいても拡散領域が共有されているものがある。なお、標準セル８００内には、図示しているものの他にも拡散領域、配線層および基板等のそれぞれを電気的に接続するためのコンタクトや、セル内配線や入出力ピンが存在するが、これらは図示していない。
図８に示す標準セル８００において、ｐチャネルトランジスタ８０８〜８１１、ｎチャネルトランジスタ８１２〜８１５の各ゲートの左右方向は、具体的には下記のようになる。
（１） ゲート８０８の左側（向かって左側）にはゲートが存在せず、右側（向かって右側）には距離Ｓ１だけ離れた位置にゲート８０９が存在する。
（２） ゲート８０９の左右には、共に距離Ｓ１だけ離れた位置にゲート８０８, ８１０が存在する。
（３） ゲート８１０の左側には距離Ｓ１だけ離れた位置にゲート８０９が存在し、右側にはＳ２＞Ｓ１となる距離Ｓ２だけ離れた位置にゲート８１１が存在する。
（４） ゲート８１１の左側のうちの上部には距離Ｓ２だけ離れた位置にゲート８１０が存在し、左側のうちの下部にはゲートが存在せず、右側にはゲートが存在しない。
（５） ｎチャネルトランジスタ８１２のゲートの左側にはゲートが存在せず、右側にはＳ３＜Ｓ１となる距離Ｓ３だけ離れた位置にゲート８１３が存在する。
（６） ゲート８１３の左右には、距離Ｓ３だけ離れた位置にゲート８１２, ８１４が存在する。
（７） ゲート８１４の左側には、距離Ｓ３だけ離れた位置にゲート８１３が存在し、右側にはＳ４＞Ｓ２となる距離Ｓ４だけ離れた位置にゲート８１５が存在する。
（８） ゲート８１５の左側のうちの上部には、距離Ｓ４だけ離れた位置にゲート８１４が存在し、左側のうちの下部にはゲートが存在せず、右側にはゲートが存在しない。
このように、ゲート８０８〜８１１およびゲート８１２〜８１５のそれぞれの周囲の配置は互いに異なるものであり、これが、ゲートの仕上がり寸法のばらつき、すなわち標準セルの特性のばらつきの原因となっている。
以上のような不具合を改善する従来の技術として、例えば特許文献１に示されるものがある。図９は、特許文献１に開示されている従来の標準セルの構造を示す平面図である。図９に示す標準セル９００には、電源配線９０２と、電源配線９０２とは半導体層９０１を挟んで互いに離間して設けられた接地配線９０３と、半導体層９０１内に設けられたｐ型拡散領域９０４と、同じく半導体層９０１内に設けられたｎ型拡散領域９０５と、ｐ型拡散領域９０４の上に設けられたゲート９０６〜９１２と、ｎ型拡散領域９０５の上に設けられたゲート９１３〜９１９とが設けられている。
これらのゲート９０６〜９１２, ９１３〜９１９のうち、ゲート９０７〜９０９, ９１１のそれぞれは、ｐ型拡散領域９０４とｐチャネルトランジスタＴｒ９０７〜Ｔｒ９０９, Ｔｒ９１１を構成し、ゲート９１４〜９１６, ９１８のそれぞれは、ｎ型拡散領域９０５とｎチャネル型トランジスタＴｒ９１４〜Ｔｒ９１６, Ｔｒ９１８を構成する。
一方、ゲート９０６，９１０，９１２は、電源配線９０２の方に延長され、コンタクト９２０，９２１，９２２によって電源配線と接続されてオフ状態となっており、ゲート９１３，９１７，９１９は、接地配線９０３方向に延長され、コンタクト９２３，９２４，９２５によって接地配線９０３と接続されてオフ状態となっている。
図９の標準セル９００では、図８の標準セルにおいて拡散領域上のゲート間隔が不規則であったものを等間隔にし、かつ、独立して拡散領域を設けるかわりとして、オフ状態となったトランジスタをゲート間隔が同じ間隔になるように導入したことにより、ゲート９０７〜９１１, ９１４〜９１８のゲートは、それぞれ同じ間隔Ｓ１で他のゲートと隣接している。このため、図８に示す標準セル８００と比較してゲートの不規則性が改善され、その結果、パターンの粗密の差が小さくなるため、ゲートの仕上がり寸法のばらつきが抑制され、標準セルの特性のばらつきが抑制されることになる。
また、従来のゲートのパターンの不規則性を改善する別の技術として、特許文献２に示されるものがある。図１０は、特許文献２に開示されている従来の標準セルの構造を示す平面図である。図１０に示す標準セル１０００には、電源配線１００２と、電源配線１００２とは半導体層１００１を挟んで互いに離間して設けられた接地配線１００３と、半導体層１００１内に設けられたｐ型拡散領域１００４, １００５と、同じく半導体層１００１内に設けられたｎ型拡散領域１００６, １００７と、ｐ型拡散領域１００４, １００５の上に設けられたゲート１００９〜１０１１, １０１３と、ｎ型拡散領域１００６, １００７の上に設けられたゲート１０１６〜１０１８, １０２０と、半導体層１００１の上のうちｐ型拡散領域１００４, １００５の左右に位置する領域にそれぞれ設けられたダミーゲート１００８, １０１２, １０１４と、ｎ型拡散領域１００６, １００７の左右に位置する領域にそれぞれ設けられたダミーゲート１０１５, １０１９, １０２１とが設けられている。
これらのゲートのうちゲート１００９〜１０１１, １０１３は、ｐ型拡散領域１００４, １００５とｐチャネルトランジスタＴｒ１００９〜Ｔｒ１０１１, Ｔｒ１０１３を構成し、ゲート１０１６〜１０１８, １０２０は、ｎ型拡散領域１００６, １００７とｎチャネルトランジスタＴｒ１０１６〜Ｔｒ１０１８, Ｔｒ１０２０を構成する。
一方、ダミーゲート１００８, １０１２, １０１４, １０１５, １０１９, １０２１は、半導体層１００１のうち拡散領域以外の領域の上に設けられており、これらは、トランジスタの動作に寄与しない。
図１０の標準セル１０００では、図８の標準セルにおいて拡散領域上のゲート間隔が不規則であったものを等間隔にし、ゲートと同じ間隔で配置するダミーゲートを設けたことにより、ゲート１００９〜１０１１, １０１３およびゲート１０１６〜１０１８, １０２０は、それぞれ同じ間隔で他のゲートと隣接している。
さらに、ゲート１０１３の左側に配置されるダミーゲート１０１２のゲート幅をゲート１０１３のゲート幅以上とすることにより、ゲート１０１３の左側には全体にわたってダミー電極が距離Ｓ１だけ離間して存在することになる。これはゲート１０２０についても同様である。これにより、ゲートの不規則性はさらに改善されており、ゲートの仕上がり寸法のばらつきがさらに抑制され、標準セルの特性のばらつきがさらに抑制されることになる。
ところで、特許文献２には、従来のゲートのパターンの不規則性を改善するさらに別の技術も開示されている。図１１は、特許文献２に開示されている従来の標準セルの構造を示す平面図である。図１１に示す標準セルにおいて、図１０に示す標準セルと異なる点は、ダミーゲート１１１２, １１１９のゲート長が他のゲート、ダミーゲートより大きくなっていることである。この例においても、ゲートおよびダミーゲートの不規則性は改善されているため、ゲートの仕上がり寸法のばらつきは抑制され、標準セルの特性のばらつきが抑制されることになる。
特開平９−２８９２５１号公報 特開２００２−２６１２５号公報
しかしながら、上述のように、隣接するゲート同士の間隔だけを揃えても、ゲートもしくはダミーゲートの一部のゲート長が長いなどの不規則性がある場合には、ゲートの仕上がり寸法がばらつき、それによってトランジスタの駆動能力がばらつき、標準セルの特性がばらつくという不具合があった。ところが、上述の従来の技術では、標準セルの機能を構成するためのトランジスタのゲート長が他のトランジスタより大きいものが存在する場合について述べられておらず、そのような場合における標準セルの特性のばらつきの抑制については何ら言及されていない。
ところで、ゲート長の大きなトランジスタは、そのトランジスタの駆動能力を低く抑えたい場合などに使用されることがある。例えば、図１２（ａ）に示されるようなＡ入力とＹ出力を持つ、４段のインバータ１３０１〜１３０４からなる回路の標準セルにおいて、Ａ入力からＹ出力へ比較的大きな遅延を得たい場合において、この標準セルを構成するインバーターの一部のゲート長を大きくすることがある。また、図１２（ｂ）に示されるようなＡ入力を持つ、２つのインバータ１３０５, １３０６からなる回路の標準セルは、Ａ入力の値を保持するためのバス保持機能を有するが、Ａ入力を駆動するインバータ１３０６の駆動能力を低く抑えたい場合には、そのゲート長を大きくすることがある。また、図１３に示されるような、データ入力Ｄ、スキャンデータ入力ＤＴ、スキャンイネーブル信号ＮＴおよびクロック信号ＣＫを入力とし、データ出力Ｑ，スキャンデータ出力ＳＱを出力とするフリップフロップ回路ＦＦの標準セルにおいて、この標準セルはスキャンデータのやりとりにおいて、他のフリップフロップと直結する場合が多く、ホールド時間違反を起こしやすい。このホールド時間違反を抑制するため、スキャンデータ入力ＤＴからのデータの取り込みや、スキャンデータ出力ＳＱへのデータの出力の遅延をかせぐために、スキャンデータ入力ＤＴやスキャンデータ出力ＳＱに接続されるトランジスタのゲート長を大きくすることがある。
また、一般的に標準セルはある単位長さ（グリッド）の整数倍のサイズによってその大きさが規定される。そのような場合、標準セルの幅をグリッドの整数倍に合わせる必要があり、このため標準セル端に設けるダミーゲートの幅が他のゲートと異なる場合がある。例えば図１０に示される従来の標準セル１０００の幅がグリッドの整数倍になっていない場合には、標準セルの幅をグリッドの整数倍に拡大する必要があるが、その場合、ダミーゲート１００８，１００６，１０１４，１０２１のゲート長を大きくする場合がある。このような場合に、標準セル端のダミーゲートを隣接する標準セル間で共有すると、隣接する標準セルにおいて共有されたダミーゲートと隣接するトランジスタのゲートの仕上がり寸法がばらつき、それによってトランジスタの駆動能力がばらつき、標準セルの特性がばらついてしまうという不具合もある。
本発明は、ゲートもしくはダミーゲートのゲート長が不規則な場合にも、標準セルの特性のばらつきを低減することを目的とする。
本発明の第１の標準セルは、半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、前記第１のトランジスタは、前記第１のトランジスタの両隣に設けられたトランジスタのうち少なくとも一方である第２のトランジスタと拡散領域を共有しており、前記第２のトランジスタはオフ状態とされている。
これにより、ゲート長が他より大きなトランジスタと拡散領域を共有して隣接するのは標準セルの動作とは関係のないオフ状態のトランジスタとなるため、ゲート長が大きなトランジスタを含んだセルにおいても標準セルの特性のばらつきを抑制することができる。
前記標準セルでは、前記第１のトランジスタの両隣に設けられた前記トランジスタは、共に前記第１のトランジスタと拡散領域を共有している前記第２のトランジスタであってもよい。この場合には、より確実に特性のばらつきを抑制することができる。
また、前記複数のトランジスタにおける前記ゲートは等間隔で配置していてもよい。これにより、ゲート長だけでなく、ゲート間隔の不規則性に起因する標準セルの特性のばらつきも抑制することができる。
本発明の第２の標準セルは、半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方の第２のトランジスタは前記第１のトランジスタの拡散領域とは離間した拡散領域を有し、前記半導体層のうち前記第１のトランジスタと前記第２のトランジスタとの間の上にはダミーゲートが設けられていてもよい。
これにより、ゲート長が他より大きなトランジスタとに隣接するのが標準セルの動作とは関係のないダミーゲートとなるため、ゲート長が大きなトランジスタを含んだセルにおいても標準セルの特性のばらつきを抑制することができる。
前記標準セルでは、前記第１のトランジスタの両隣のトランジスタは共に前記第２のトランジスタであってもよい。この場合には、より確実に特性のばらつきを抑制することができる。
前記複数のトランジスタにおける前記ゲートおよび前記ダミーゲートは等間隔で配置されていてもよい。これにより、ゲート長だけでなく、ゲート間隔の不規則性に起因する標準セルの特性のばらつきも抑制することができる。
本発明の第３の標準セルは、半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、前記第１のトランジスタは、前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方の第２のトランジスタと拡散領域を共有しており、前記第２のトランジスタのソースおよびドレインは電源に接続されているかまたは接地されている。
これにより、ゲート長が他より大きなトランジスタに隣接するのを標準セルの動作とは関係のない、ソース、ドレインがともに電源に接続されているか、ともに接地されているトランジスタとすることができ、ゲート長が大きなトランジスタを含んだセルにおいても標準セルの特性のばらつきを抑制することができる。
前記標準セルにおいて、前記第２のトランジスタは常にオン状態とされていてもよい。この場合には、トランジスタが電源容量として働き、電源ノイズの削減にも効果がある。
本発明の第４の標準セルは半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記複数のトランジスタとはゲート長の異なるトランジスタを有する第２の標準セルと隣接し、隣接する前記第２の標準セルとの間にセル間ダミーゲートが設けられ、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタの少なくとも一つである第１のトランジスタはオフ状態とされている。
このとき、セル間ダミーゲートのゲート長は、標準セルの端に設けられたダミーゲートおよび隣接するセルの端に設けられたダミーゲートによって定まる。これにより定まったダミーゲートの幅が隣接する標準セル内のゲート幅と異なる場合、セル間ダミーゲートと隣接するゲートの特性はばらつくことになる。しかしながら、本発明によれば、セル間ダミーゲートと隣接するのは標準セルの動作とは関係のないオフ状態のトランジスタであるため、標準セルの特性のばらつきを抑制することができる。
前記標準セルにおいて、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタが全てオフ状態とされている前記第１のトランジスタであってもよい。この場合には、より確実に特性のばらつきを抑制することができる。
本発明の第５の標準セルは、半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記標準セルの両端にはセル間ダミーゲートが設けられ、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタの少なくとも一つである第１のトランジスタのソースおよびドレインは電源に接続されているか接地されている。
このとき、セル間ダミーゲートのゲート長は、標準セルの端に設けられたダミーゲートおよび隣接するセルの端に設けられたダミーゲートによって定まる。これにより定まったダミーゲートの幅が隣接する標準セル内のゲート幅と異なる場合、セル間ダミーゲートと隣接するゲートの特性はばらつくことになる。しかしながら、本発明によれば、セル間ダミーゲートと隣接するのは標準セルの動作とは関係のない状態のトランジスタであるため、標準セルの特性のばらつきを抑制することができる。
前記標準セルにおいて、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタのソースおよびドレインは全て、電源に接続されているか接地されている第１のトランジスタであってもよい。この場合には、より確実に特性のばらつきを抑制することができる。
また、前記第１のトランジスタは全てオン状態とされていてもよい。この場合には、第１のトランジスタが電源容量として働き、電源ノイズの削減にも効果がある。
また、前記セル間ダミーゲートのゲート長が他のトランジスタのゲート長より大きくてもよい。
また、前記複数のトランジスタにおける前記ゲートおよび前記セル間ダミーゲートは等間隔で配置されていてもよい。これにより、ゲート長だけでなく、ゲート間隔の不規則性に起因する標準セルの特性のばらつきも抑制することができる。
本発明の第６の標準セルは、半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、前記複数のトランジスタは、ゲート長が他のトランジスタのゲート長より大きい少なくとも１つの第１のトランジスタと、前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方であり、前記第１のトランジスタと拡散領域を共有する第２のトランジスタと、前記第１のトランジスタとは拡散領域を共有しない第３のトランジスタとを有し、前記第２のトランジスタのトランジスタサイズがばらついた場合に受ける影響が、前記第３のトランジスタのトランジスタサイズがばらついた場合に受ける影響よりも小さい。
これにより、ゲート長が他より大きなトランジスタと拡散領域を共有する隣接したトランジスタのトランジスタサイズがばらついても、標準セルの特性に与える影響が少ないため、標準セル特性のばらつきを抑制することができる。
前記第２のトランジスタは出力ピンを直接駆動しないトランジスタであってもよい。これにより、第２のトランジスタが出力ピンを駆動するトランジスタである場合と比較して、第２のトランジスタのトランジスタサイズがばらついた場合の標準セルの特性のばらつきを低減することができる。
また、前記標準セルがフィードバックをさらに備える場合には、前記第１のトランジスタは前記フィードバック部を構成するトランジスタであってもよい。
これにより、ゲート長を大きく設定したフィードバックを構成するトランジスタを含む標準セルの特性のばらつきを抑制することができる。
また、前記標準セルがバス保持もしくはフリップフロップ機能を有していてもよく、この場合には、ゲート長を大きく設定したトランジスタを含むバス保持もしくはフリップフロップ機能を有した標準セルの特性のばらつきを抑制することができる。
前記第１〜第６の標準セルを有する標準セルライブラリでは、特性のばらつきが抑制される。
前記第１〜第６の標準セルを有する半導体集積回路では、特性のばらつきが抑制される。
半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する複数の標準セルを有する標準セルライブラリであって、前記複数の標準セルのうちゲート長が他のトランジスタより大きいトランジスタを含む標準セルは全て、前記第１〜第６の標準セルであることが好ましい。
半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する複数の標準セルを有する半導体集積回路であって、前記複数の標準セルのうちゲート長が他のトランジスタより大きいトランジスタを含む標準セルは全て、前記第１〜第６の標準セルであることが好ましい。
本発明の標準セル、標準セルライブラリおよび半導体集積回路は、ゲート長に不規則性がある場合にもその特性がばらつきを抑制できる効果がある。
以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施形態における標準セルを示す平面図である。図１に示すように、本実施形態の標準セル１００は、半導体層１０１と、半導体層１０１の一端の上に設けられた電源配線１０２と、半導体層１０１のうち電源配線１０２と対向する一端の上に設けられた接地配線１０３と、半導体層１０１のうち電源配線１０２と接地配線１０３との間に位置する領域に設けられたｐ型拡散領域１０４と、半導体層１０１のうちｐ型拡散領域１０４とは異なる領域に設けられたｎ型拡散領域１０５と、ｐ型拡散領域１０４の上に互いに離間して設けられたゲート１０７〜１１１と、ｎ型拡散領域１０５の上に互いに距離Ｓ１だけ離間して設けられたゲート１１４〜１１８と、半導体層１０１のうちｐ型拡散領域１０４の両側方に位置する部分の上に、ゲート１０７, １１１からそれぞれ距離Ｓ１だけ離間して設けられたダミーゲート１０６, １１２と、ｎ型拡散領域１０５の両側方に位置する部分の上に、ゲート１１４, １１８からそれぞれ距離Ｓ１だけ離間して設けられたダミーゲート１１３, １１９とを備えている。
ゲート１０７〜１１１は、ｐ型拡散領域１０４とｐチャネルトランジスタＴｒ１０７〜Ｔｒ１１１を構成し、ゲート１１４〜１１８は、ｎ型拡散領域１０５とｎチャネルトランジスタＴｒ１１４〜Ｔｒ１１８を構成する。
また、ゲート１０７〜１１１のそれぞれは距離Ｓ１だけ離間し、ダミーゲート１０６，１１２は、ゲート１０７, １１１から距離Ｓ１だけ離間していることから、ゲート１０７〜１１１とダミーゲート１０６, １１２とは、それぞれ等間隔に配置している。ゲート１１４〜１１８とダミーゲート１１３, １１９とも同様に等間隔に配置している。
これらのゲートのうち、ゲート１０９, １１６のゲート長は他のゲートに比べて大きく設けられている。また、ゲート１０９の両隣に設けられたゲート１０８, １１０は、電源配線１０２方向に延長され、コンタクト１２０，１２１によって電源配線１０２と接続されて電源電位に固定されている。一方、ゲート１１６の両隣に設けられたゲート１１５，１１７は、接地配線１０３方向に延長され、コンタクト１２２，１２３によって接地配線１０３と接続されて接地電位に固定されている。なお、標準セル１００内には図示しているものの他にも拡散領域、配線層および基板間を接続されるためのコンタクトや、セル内配線や入出力ピンが存在するが、これらの図示は省略する（第２の実施の形態以降においても同様である）。
以下に、上述のように構成された第１の実施形態の標準セルの働きを示す。標準セル１００には、他のゲート（ゲート１０７, １１４等）と比較してゲート長の大きなゲート１０９, １１６がある。このように標準セル１００のゲート長に不規則性がある場合には、ゲート１０９, １１６の隣のゲート１０８，１１０, １１５，１１７のゲートの仕上がり寸法がばらつくことになる。本実施形態では、ゲート１０８，１１０, １１５，１１７のゲート端子の電位が固定されてトランジスタＴｒ１０８，Ｔｒ１１０, Ｔｒ１１５，Ｔｒ１１７はオフ状態となる。つまり、たとえゲート１０８，１１０, １１５，１１７の仕上がり寸法がばらついても、トランジスタＴｒ１０８，Ｔｒ１１０, Ｔｒ１１５，Ｔｒ１１７は、標準セル１００の動作とは関係がなくなっているため、これらの駆動能力がばらついても、標準セル１００の特性に影響を与えることがない。また、ダミーゲート１０６, １１２, １１３, １１９を設けることにより、標準セル１００の特性に影響を与える全てのゲートの両隣に等間隔でゲートを配置することができるので、特性のばらつきをより改善することができる。
なお、本実施形態では、ゲート長が大きいトランジスタがｐチャネルトランジスタとｎチャネルトランジスタと１つずつである場合について説明したが、ゲート長が大きいｐチャネルトランジスタまたはｎチャネルトランジスタが１つ以上あればいくつあってもよい。また、ゲート長が他よりも大きい場合だけでなく、小さい場合にも本発明を適用することができる。
また、本実施形態では、ゲート長が大きなトランジスタの左右のトランジスタを全てオフ状態である場合について説明したが、これらのトランジスタのうちの少なくとも一つがオフ状態であればよい。その場合にも、駆動能力がばらついた場合に、標準セルの特性に影響を与えるトランジスタの数を削減することができるからである。
また、本実施形態では、他と異なるゲート長を有するゲートの隣のゲートをオフの状態とし、かつ、ｐ型拡散領域１０４およびｎ型拡散領域１０５の両端に位置するトランジスタに隣接するダミーゲート１０６, １１２, １１３, １１９を設ける場合について説明した。しかしながら、必ずしもダミーゲート１０６, １１２, １１３, １１９を設けなくてもよいし、また、ダミーゲート１０６, １１２, １１３, １１９をｐ型拡散領域１０４およびｎ型拡散領域１０５の両端に位置するゲート１０７, １１１, １１４, １１８から、距離Ｓ１とは異なる間隔で離間させて設けてもよい。これらの場合にも、ゲート長の不規則性に起因する標準セルの特性のばらつきを抑制することができるからである。
（第２の実施の形態）
図２は本発明の第２の実施形態における標準セルを示す平面図である。図２に示すように、本実施形態の標準セル２００は、半導体層２０１と、半導体層２０１の一端の上に設けられた電源配線２０２と、半導体層２０１のうち電源配線２０２と対向する一端の上に設けられた接地配線２０３と、半導体層２０１のうち電源配線２０２と接地配線２０３との間に位置する領域に設けられたｐ型拡散領域２０４ａ, ２０４ｂ, ２０４ｃと、半導体層２０１のうちｐ型拡散領域２０４ａ, ２０４ｂ, ２０４ｃとは異なる領域に設けられたｎ型拡散領域２０５ａ, ２０５ｂ, ２０５ｃと、ｐ型拡散領域２０４ａ, ２０４ｂ, ２０４ｃのそれぞれの上に設けられたゲート２０７, ２０９, ２１１と、ｎ型拡散領域２０５ａ, ２０５ｂ, ２０５ｃのそれぞれの上に設けられたゲート２１４, ２１６, ２１８と、半導体層２０１のうちｐ型拡散領域２０４ａ, ２０４ｂ, ２０４ｃのそれぞれの間や側方の上に設けられたダミーゲート２０６, ２０８, ２１０, ２１２と、半導体層２０１のうちｎ型拡散領域２０５ａ, ２０５ｂ, ２０５ｃのそれぞれの間や側方の上に設けられたダミーゲート２１３, ２１５, ２１７, ２１９とを備えている。
ゲート２０７, ２０９, ２１１とｐ型拡散領域２０４ａ, ２０４ｂ, ２０４ｃはｐチャネルトランジスタＴｒ２０７, Ｔｒ２０９, Ｔｒ２１１を構成し、ゲート２１４, ２１６, ２１８とｎ型拡散領域２０５ａ, ２０５ｂ, ２０５ｃはｎチャネルトランジスタＴｒ２１４, ２１６, ２１８を構成している。
ここで、ゲート２０９, ２１６のゲート長は他のゲートに比べて大きく設けられている。また、ダミーゲート２０６、ゲート２０７、ダミーゲート２０８、ゲート２０９、ダミーゲート２１０、ゲート２１１およびダミーゲート２１２は、この順に互いに距離Ｓ１だけ離間して配列している。同様に、ダミーゲート２１３、ゲート２１４、ダミーゲート２１５、ゲート２１６、ダミーゲート２１７、ゲート２１８およびダミーゲート２１９も、この順に互いに距離Ｓ１だけ離間して配列している。
以下に、上述のように構成された第２の実施形態の標準セルの働きを示す。標準セル２００には、他のゲートと比較してゲート長の大きなゲート２０９, ２１６がある。このように標準セル２００においてゲート長に不規則性がある場合には、ゲート２０９, ２１６の隣のゲートの仕上がり寸法がばらつくことになる。本実施形態では、ゲート２０９, ２１６がダミーゲート２０８，２１０，２１５，２１７に挟まれているため、たとえダミーゲート２０８，２１０，２１５，２１７の仕上がり寸法がばらついても、これらは標準セルの動作とは関係なく、標準セル２００の特性に影響を与えることがない。また、ダミーゲート２０６, ２１２, ２１３, ２１９を設けることにより、標準セル２００の特性に影響を与える全てのゲートの両隣に等間隔でゲートを配置することができるので、特性のばらつきをより改善することができる。
なお、本実施形態では、ゲート長が大きいトランジスタがｐチャネルトランジスタとｎチャネルトランジスタと１つずつである場合について説明したが、ゲート長が大きいｐチャネルトランジスタまたはｎチャネルトランジスタが１つ以上あればいくつあってもよい。また、ゲート長が他よりも大きい場合だけでなく、小さい場合にも本発明を適用することができる。
また、本実施形態では、ゲート長が大きなトランジスタの左右のゲートを全てダミーゲートとする場合について説明したが、少なくとも片側がダミーゲートであればよい。その場合にも、ダミーゲートを設けた側ではトランジスタの駆動能力のばらつきが発生しないため、標準セル２００の特性への影響を軽減することができるからである。
また、本実施形態では、必ずしもダミーゲート２０６, ２１２, ２１３, ２１９を設けなくてもよいし、また、ダミーゲート２０６, ２１２, ２１３, ２１９を、ｐ型拡散領域２０４ａ〜２０４ｃおよびｎ型拡散領域２０５ａ〜２０５ｃの両端に位置するゲート２０７, ２１１, ２１４, ２１８から、距離Ｓ１とは異なる間隔で離間させて設けてもよい。これらの場合にも、ゲート長の不規則性に起因する標準セルの特性のばらつきを抑制することができるからである。
（第３の実施の形態）
図３は本発明の第３の実施形態における標準セルを示す平面図である。図３に示すように、本実施形態の標準セル３００は、半導体層３０１と、半導体層３０１の一端の上に設けられた電源配線３０２と、半導体層３０１のうち電源配線３０２と対向する一端の上に設けられた接地配線３０３と、半導体層３０１のうち電源配線３０２と接地配線３０３との間に位置する領域に設けられたｐ型拡散領域３０４と、半導体層３０１のうちｐ型拡散領域３０４とは異なる領域に設けられたｎ型拡散領域３０５と、ｐ型拡散領域３０４の上に互いに離間して設けられたゲート３０７〜３１１と、ｎ型拡散領域３０５の上に互いに離間して設けられたゲート３１４〜３１８と、半導体層３０１のうちｐ型拡散領域３０４の両側方に位置する部分の上に、ゲート３０７, ３１１と距離Ｓ１だけ離間して設けられたダミーゲート３０６, ３１２と、ｎ型拡散領域３０５の両側方に位置する部分の上に、ゲート３１４, ３１８からそれぞれ距離Ｓ１だけ離間して設けられたダミーゲート３１３, ３１９と、電源配線３０２に接するコンタクト３２０, ３２１と、ゲート３０８を有するトランジスタＴｒ３０８のソース領域およびドレイン領域に接するコンタクト３２２, ３２３と、ゲート３１５を有するトランジスタＴｒ３１５のソース領域およびドレイン領域に接するコンタクト３２６, ３２７と、接地配線３０３に接するコンタクト３２８, ３２９と、ゲート３０８に接するコンタクト３２５と、ゲート３１５に接するコンタクト３２４と、コンタクト３２０, ３２２, ３２４を接続する配線３５０と、コンタクト３２５, ３２７, ３２９を接続する配線３５１と、コンタクト３２６, ３２８を接続する配線３５２と、コンタクト３２１, ３２３を接続する配線３５３とを備えている。
ゲート３０９, ３１６のゲート長は、他のゲートに比べて大きくなっている。また、ダミーゲート３０６、ゲート３０７〜３１１およびダミーゲート３１２は、互いに距離Ｓ１だけ離間してこの順に設けられている。同様に、ダミーゲート３１３、ゲート３１４〜３１８およびダミーゲート３１９は、互いに距離Ｓ１だけ離間してこの順に設けられている。
コンタクト３２０〜３２９と配線３５０〜３５３によって、トランジスタＴｒ３０８のソースおよびドレインと、トランジスタＴｒ３１５のゲート３１５とは、電源配線３０２と電気的に接続され、トランジスタＴｒ３０８のゲート３０８と、トランジスタＴｒ３１５のソースおよびドレインとは、接地配線３０３と電気的に接続される。
以下に、上述のように構成された第３の実施形態の標準セルの働きを示す。標準セル３００には、他のゲートと比較してゲート長の大きなゲート３０９, ３１６がある。このように標準セル３００においてゲート長に不規則性がある場合には、ゲート３０９, ３１６の隣のゲートの仕上がり寸法がばらつくことになる。本実施形態では、ゲート３０９, ３１９の隣のトランジスタＴｒ３０８, Ｔｒ３１５のソースおよびドレインがともに電源電位もしくは接地電位に固定されている。そのため、たとえトランジスタＴｒ３０８, Ｔｒ３１５の仕上がり寸法がばらついても、これらは標準セルの動作とは関係ないため、標準セル３００の特性に影響を与えることがない。さらに、ｐチャネルトランジスタＴｒ３０８は、そのソースおよびドレインが電源電位に固定され、ゲートが接地電位に固定されていることから、容量として働くことができる。したがって、電源電位の変動を抑制することにも効果がある。また、ダミーゲート３０６, ３１２, ３１３, ３１９を設けることにより、標準セル３００の特性に影響を与える全てのゲートの両隣に等間隔でゲートを配置することができるので、特性のばらつきをより改善することができる。
なお、本実施形態では、ゲート長が大きいトランジスタがｐチャネルトランジスタとｎチャネルトランジスタと１つずつである場合について説明したが、ゲート長が大きいｐチャネルトランジスタまたはｎチャネルトランジスタが１つ以上あればいくつあってもよい。また、ゲート長が他よりも大きい場合だけでなく、小さい場合にも本発明を適用することができる。
また、本実施形態では、ゲート長の大きなゲート３０９, ３１６の隣に設けられたゲート３０８, ３１０, ３１５および３１７を備えたトランジスタＴｒ３０８、Ｔｒ３１０，Ｔｒ３１５およびＴｒ３１７のうちＴｒ３０８, ３１５のソース、ドレインのみを固定する場合について説明した。しかしながら、これらのうちの少なくとも１つのトランジスタのソース、ドレインを固定すれば標準セルの特性のばらつきを抑制するという効果を得ることはできる。
また、本実施形態では、ｐチャネルトランジスタが容量として働くように、ソースおよびドレインを電源電位に固定し、ゲートを接地電位に固定する場合について説明したが、ソース、ドレインを接地電位に固定してゲートを電源電位に固定してもよい。その場合にも標準セルの特性のばらつきを抑制することができるという効果を得ることができる。
また、本実施形態では、ｐチャネルトランジスタＴｒ３０８およびｎチャネルトランジスタＴｒ３１５をオフ状態としてもよい。その場合にも標準セルの特性のばらつきを抑制することができるという効果を得ることができる。
また、本実施形態では、必ずしもダミーゲート３０６, ３１２, ３１３, ３１９を設けなくてもよいし、また、ダミーゲート３０６, ３１２, ３１３, ３１９をｐ型拡散領域３０４およびｎ型拡散領域３０５の両端に位置するゲート３０７, ３１１, ３１４, ３１８から、距離Ｓ１とは異なる間隔で離間させて設けてもよい。これらの場合にも、ゲート長の不規則性に起因する標準セルの特性のばらつきを抑制することができるからである。
（第４の実施の形態）
図４は本発明の第４の実施形態における標準セルを示す平面図である。図４に示すように、本実施形態の標準セル４００の隣には別の標準セル４５０が設けられている。標準セル４００, ４５０の境界に位置するダミーゲート４５２, ４５３は、標準セル４００の右側の境界に位置したダミーゲートと標準セル４５０の左側の境界に位置したダミーゲートが重なることによって構成されたダミーゲートであり、標準セル４００，４５０間で共有されている。
本実施形態の標準セル４００は、半導体層４０１と、半導体層４０１の一端の上に設けられた電源配線４０２と、半導体層４０１の上に電源配線４０２と離間して設けられた接地配線４０３と、半導体層４０１のうち電源配線４０２と接地配線４０３との間に位置する領域に設けられたｐ型拡散領域４０４と、半導体層４０１のうちｐ型拡散領域４０４とは異なる領域に設けられたｎ型拡散領域４０５と、ｐ型拡散領域４０４の上に互いに離間して設けられたゲート４０７〜４１１と、ｎ型拡散領域４０５の上に互いに離間して設けられたゲート４１４〜４１８と、半導体層４０１のうちｐ型拡散領域４０４の両側方に位置する部分の上に、ゲート４０７，４１１と距離Ｓ１だけ離間して設けられたダミーゲート４０６, ４５２と、半導体層４０１のうちｎ型拡散領域４０５の両側方に位置する部分の上に、ゲート４１４, ４１８と距離Ｓ１だけ離間して設けられたダミーゲート４１３, ４５３と、ゲート４１１と電源配線４０２とを電気的に接続するコンタクト４２０と、ゲート４１８と接地配線４０３とを電気的に接続するコンタクト４２１とを備えている。
ゲート４０７〜４１１は、ｐ型拡散領域４０４とｐチャネルトランジスタＴｒ４０７〜Ｔｒ４１１を構成し、ゲート４１４〜４１８は、ｎ型拡散領域４０５とｎチャネルトランジスタＴｒ４１４〜Ｔｒ４１８を構成する。
また、ダミーゲート４０６、ゲート４０７〜４１１およびダミーゲート４５２は、互いに距離Ｓ１だけ離間してこの順に等間隔に配置しており、ダミーゲート４１３、ゲート４１４〜４１８およびダミーゲート４５３も、互いに距離Ｓ１だけ離間してこの順に等間隔に配置している。
ゲート４１１は、他のゲート４０７〜４１０よりも電源配線４０２方向に延長され、コンタクト４２０によって電源配線４０２と接続されることにより、電源電位に固定されている。一方、ゲート４２１も、他のゲート４１４〜４１７よりも接地配線４０３方向に延長され、コンタクト４２１によって接地配線４０３と接続されることにより、接地電位に固定されている。
ここで、標準セル４００の右側の境界に位置したダミーゲートはゲート４１１等と同じゲート長であるが、標準セル４５０の左側の境界に位置したダミーゲートのゲート長がゲート４１１等よりも大きく、標準セル４００，４５０のダミーゲートが重なることによってダミーゲート４５２，４５３のゲート長は標準セル４００におけるゲートゲート４１１等のゲート長よりも大きくなっている。なお、標準セル４５０には、ダミーゲート４５２，４５３の他にもゲートを有する素子が設けられているが、これらは図示していない。
以下に、上述のように構成された第４の実施形態の標準セルの働きを示す。標準セル４００, ４５０の間には、標準セル４００におけるゲート４１１等よりもゲート長の大きなダミーゲート４５２, ４５３が設けられている。そのため、ダミーゲート４５２, ４５３の隣に位置するゲート４１１, ４１８の仕上がり寸法がばらつくことになる。本実施形態では、ゲート４１１, ４１８が電源電位または接地電位に固定されてトランジスタＴｒ４１１, Ｔｒ４１８がオフになるため、たとえゲート４１１, ４１８のゲート長がばらついても、標準セル４００の特性に影響を与えることがない。また、ダミーゲート４０６, ４１３を設けることにより、標準セル４００の特性に影響を与える全てのゲートの両隣に等間隔でゲートを配置することができるので、特性のばらつきをより改善することができる。
なお、本実施形態では、オフ状態となるのは標準セル４００の右端のｐチャネルトランジスタＴｒ４１１およびｎチャネルトランジスタＴｒ４１８であるとしたが、標準セル４００の両端のｐチャネルトランジスタおよびｎチャネルトランジスタをオフ状態としてもよいし、標準セル４００の左右端のｐチャネルトランジスタおよびｎチャネルトランジスタのうちのいずれか１つだけをオフ状態としてもよい。その場合にもオフ状態となるトランジスタのゲート長がばらついても、、標準セル４００の特性への影響を軽減することができるからである。
また、本実施形態では、ゲート４１１, ４１８を電源電位または接地電位に固定したが、第３の実施形態のように、ソース、ドレインを電源電位または接地電位に固定してもよい。さらに、トランジスタＴｒ４１１，４１８が容量として働くようにゲート４１１，４１８およびＴｒ４１１、Ｔｒ４１８のソース、ドレインを固定してもよい。その場合にもそれらのトランジスタＴｒ４１１, ４１８は標準セルの動作とは関係のないトランジスタであるため、標準セルの特性のばらつきを抑制することができる。また、容量として働くようにすれば電源電位の変動を抑制する効果もある。
また、本実施形態では、必ずしもダミーゲート４０６, ４１３を設けなくてもよいし、また、ダミーゲート４０６, ４１３をｐ型拡散領域４０４およびｎ型拡散領域４０５の両端に位置するゲート４０７, ４１４から、距離Ｓ１とは異なる間隔で離間させて設けてもよい。
（第５の実施の形態）
図５は本発明の第５の実施形態における標準セルを示す平面図である。図５に示す標準セル５００は、図１２（ａ）に示す４段のインバーターからなる回路を構成するものであり、半導体層５０１と、半導体層５０１の一端の上に設けられた電源配線５０２と、半導体層５０１のうち電源配線５０２と対向する領域の上に設けられた接地配線５０３と、半導体層５０１のうち電源配線５０２と接地配線５０３との間に位置する領域に設けられたｐ型拡散領域５０４ａ, ５０４ｂと、半導体層５０１のうちｐ型拡散領域５０４ａ, ５０４ｂとは異なる領域に設けられたｎ型拡散領域５０５ａ, ５０５ｂと、ｐ型拡散領域５０４ａからｎ型拡散領域５０５ａの上に亘って設けられた導体膜５５１, ５５２と、ｐ型拡散領域５０４ｂからｎ型拡散領域５０５ｂの上に亘って設けられた導体膜５５３, ５５４と、半導体層５０１のうちｐ型拡散領域５０４ａ, ５０４ｂの側方の上に設けられたダミー電極５０６, ５０９, ５１２と、半導体層５０１のうちｎ型拡散領域５０５ａ, ５０５ｂの側方の上に設けられたダミー電極５１３, ５１６, ５１９とを備えている。
導体膜５５１は、ｐ型拡散領域５０４ａの上においてゲート５０７となり、ｎ型拡散領域５０５ａの上においてゲート５１４となり、導体膜５５２は、ｐ型拡散領域５０４ａの上においてゲート５０８となり、ｎ型拡散領域５０５ａの上においてゲート５１５となる。また、導体膜５５３は、ｐ型拡散領域５０４ｂの上においてゲート５１０となり、ｎ型拡散領域５０５ｂの上においてゲート５１７となり、導体膜５５４は、ｐ型拡散領域５０４ｂの上においてゲート５１１となり、ｎ型拡散領域５０５ｂの上においてゲート５１８となる。そして、ｐチャネルトランジスタ５０７とｎチャネルトランジスタ５１４とは対になって図１２（ａ）のインバータ１３０１を構成し、ｐチャネルトランジスタ５０８とｎチャネルトランジスタ５１５でインバータ１３０２を構成し、ｐチャネルトランジスタ５１０とｎチャネルトランジスタ５１７でインバータ１３０３を構成し、ｐチャネルトランジスタ５１１とｎチャネルトランジスタ５１８でインバータ１３０４を構成している。
また、ダミーゲート５０６、ゲート５０７, ５０８、ダミーゲート５０９、ゲート５１０, ５１１およびダミーゲート５１２は、距離Ｓ１だけ離間してこの順に配列しており、ダミーゲート５１３、ゲート５１４, ５１５、ダミーゲート５１６、ゲート５１７, ５１８およびダミーゲート５１９も、距離Ｓ１だけ離間してこの順に配列している。
以下に、上述のように構成された第５の実施形態の標準セルの働きを示す。標準セル５００には、他のゲートと比較してゲート長の大きなゲート５０７, ５１４がある。このように標準セル５００においてゲート長に不規則性がある場合には、ゲート５０７, ５１４の隣のゲート５０８, ５１５の仕上がり寸法がばらつくことになる。ところで、標準セルの特性、特に標準セルの遅延特性に大きな影響を与えるのは出力ピンを駆動するトランジスタの特性である。図１２（ａ）に示す回路において、出力ピンを直接駆動するのはインバータ１３０４であって、インバータ１３０４は図５におけるｐチャネルトランジスタ５１１およびｎチャネルトランジスタ５１８であることから、たとえゲート５０８, ５１５の仕上がり寸法にばらつきが生じても、標準セル５００の遅延特性に与える影響は小さい。つまり、本実施形態では、ゲート長が他より大きなトランジスタがあっても、それによってゲートの仕上がり寸法がばらつくトランジスタを出力ピンを駆動しないトランジスタとすることによって、標準セルの特性のばらつきを抑制することができる。
なお、本実施形態では、他よりもゲート長の大きなトランジスタＴｒ５０７, Ｔｒ５１４とｐ型拡散領域５０４およびｎ型拡散領域５０５を共有するのがトランジスタＴｒ５０８, Ｔｒ５１５のみである場合について説明したが、トランジスタＴｒ５０７, ５１４の両側にトランジスタを配置して、この両側のトランジスタとｐ型拡散領域５０４およびｎ型拡散領域５０５を共有させてもよい。この場合にも、両方のトランジスタが出力ピンを駆動しない場合には、同様の効果を得ることができる。
また、本実施形態では、図１２（ａ）に示す回路を構成する標準セルについて説明したが、出力ピンを有し、ゲート長の異なるトランジスタを有する標準セルにも適用することができる。
また、ゲートおよびダミーゲート間を等間隔で配置するとしたが、等間隔でなくてもよい。その場合にも、ゲート長の不規則性に起因する標準セルの特性のばらつきは抑制することができる。
また、本実施形態では、必ずしもダミーゲート５０６, ５０９，５１２, ５１３, ５１６，５１９を設けなくてもよいし、また、ダミーゲート５０６, ５１２, ５１３, ５１９をｐ型拡散領域５０４ａ, ５０４ｂおよびｎ型拡散領域５０５ａ, ５０５ｂの両端に位置するゲート５０７, ５１１, ５１４, ５１８から、距離Ｓ１とは異なる間隔で離間させて設けてもよい。
（第６の実施の形態）
図６は本発明の第６の実施形態における標準セルを示す回路図である。図６の回路図は、図１３に示すフリップフロップのデータ入力部およびデータ出力部の回路を詳細に書いた回路図である。
図６に示す回路は、ｐチャネルトランジスタ６０２〜６０５と、ｎチャネルトランジスタ６０６〜６０９と、ｐチャネルトランジスタ６０３, ６０５のドレインおよびｎチャネルトランジスタ６０６, ６０８のドレインにデータ入力が接続され、かつ、クロック信号ＣＫがクロック入力に接続されるマスタースレーブフリップフロップ６０１と、マスタースレーブフリップフロップ６０１のデータ出力が接続されるインバータ６１０, ６１２と、インバータ６１０からの出力を受けてデータ出力Ｑを出力するインバータ６１１と、インバータ６１２からの出力を受けてスキャンデータ信号ＳＱを出力するインバータ６１３とを備えている。
ｐチャネルトランジスタ６０２では、ゲートにスキャンイネーブル信号ＮＴが入力され、ソースは電源に、ドレインはｐチャネルトランジスタ６０３のソースに接続されている。ｐチャネルトランジスタ６０３のドレインはｎチャネルトランジスタ６０６のドレインに接続され、これら２つのトランジスタ６０３, ６０６のゲートにはデータ信号Ｄが入力される。そして、ｎチャネルトランジスタ６０７では、ドレインがｎチャネルトランジスタ６０６のソースに接続され、ソースが接地され、ゲートに反転スキャンイネーブル信号／ＮＴ’が入力される。
ｐチャネルトランジスタ６０４のゲートには、反転スキャンイネーブル信号／ＮＴ’が入力され、ソースは電源に接続され、ドレインはｐチャネルトランジスタ６０５のソースに接続されている。ｐチャネルトランジスタ６０５のドレインはｎチャネルトランジスタ６０８のドレインに接続され、これらのトランジスタ６０５, ６０８のゲートには、スキャンデータ信号ＤＴが入力される。ｎチャネルトランジスタ６０９では、ドレインがｎチャネルトランジスタ６０８のソースに接続され、ソースが接地され、ゲートにスキャンイネーブル信号ＮＴが入力される。
本実施形態の回路では、ｐチャネルトランジスタ６０２〜６０５およびｎチャネルトランジスタ６０６〜６０９によって、スキャンイネーブル信号ＮＴが１のときにスキャンデータ入力ＤＴがマスタースレーブフリップフロップ６０１へ入力され、スキャンイネーブル信号ＮＴが０のときにデータ入力Ｄがマスタースレーブフリップフロップ６０１へ入力される。
ここで、図６には示していないが、ｐチャネルトランジスタ６０４, ６０５、ｎチャネルトランジスタ６０８，６０９およびインバータ６１２を構成するトランジスタのゲート長は、他のトランジスタより大きくなっている。そして、ｐチャネルトランジスタ６０４, ６０５、ｎチャネルトランジスタ６０８，６０９およびインバータ６１２を構成するトランジスタは、ｐチャネルトランジスタ６０２, ６０３、ｎチャネルトランジスタ６０６，６０７およびインバータ６１１，６１３を構成するトランジスタと拡散領域を共有しないように、つまり隣接せずに設けられている。
以下に、上述のように構成された第６の実施形態の標準セルの働きを示す。本実施形態の標準セルには、他のゲートと比較してゲート長の大きなｐチャネルトランジスタ６０４, ６０５、ｎチャネルトランジスタ６０８，６０９およびインバータ６１２を構成するトランジスタがあり、これらのトランジスタの周囲のゲートの仕上がり寸法がばらつくことになる。ここで、これらのトランジスタが設けられる領域と、ｐチャネルトランジスタ６０２, ６０３、ｎチャネルトランジスタ６０６，６０７およびインバータ６１１，６１３を構成するトランジスタが設けられる領域とは隣接しておらず、かつ拡散領域を共通にはしていない。もし、ｐチャネルトランジスタ６０２, ６０３およびｎチャネルトランジスタ６０６，６０７の仕上がり寸法がばらつくと、標準セルのデータ信号Ｄのセットアップ時間やホールド時間に与える影響が大きく、また、インバータ６１１，６１３を構成するトランジスタの仕上がり寸法がばらつくと標準セルのデータ出力Ｑおよびスキャンデータ出力ＳＱへの遅延特性に与える影響が大きい。本実施形態では、これらのトランジスタの仕上がり寸法のばらつきがないため、本発明の標準セルの特性に与える影響が小さいことになる。
また、本実施形態では、フリップフロップにおいて、ゲート長が他より大きなトランジスタをスキャンデータ入力部およびスキャンデータ出力部である場合について説明したが、その他の部分にあっても本発明を適用することができる。たとえば、図６のマスタースレーブフリップフロップ６０１内の回路の例を図７に示す。この中のインバーター７０１，７０２は回路内でフィードバック部を構成しているが、このインバーターの駆動能力を下げるために、ゲート長を大きくする場合があり、その際にも本発明を同様に適用できる。
なお、第１から第６の実施例では標準セルについて記述したが、これらの標準セルを含んだ標準セルライブラリや半導体集積回路についても同様の効果があることは言うまでもない。
本発明にかかる標準セル、標準セルライブラリおよび半導体集積回路はその特性のばらつきを抑制する特長を有し、標準セル、標準セルライブラリおよび半導体集積回路の歩留まり向上、信頼性向上等に有用である。
本発明の第１の実施形態における標準セルを示す平面図である。 本発明の第２の実施形態における標準セルを示す平面図である。 本発明の第３の実施形態における標準セルを示す平面図である。 本発明の第４の実施形態における標準セルを示す平面図である。 本発明の第５の実施形態における標準セルを示す平面図である。 本発明の第６の実施形態における標準セルを示す回路図である。 第６の実施形態におけるマスタースレーブフリップフロップの例を示す回路図である。 従来の標準セルの一例を示す平面図である。 特許文献１に開示されている従来の標準セルの構造を示す平面図である。 特許文献２に開示されている従来の標準セルの構造を示す平面図である。 特許文献２に開示されている従来の標準セルの構造を示す平面図である。 （ａ）, （ｂ）は、従来の標準セルの構造を示す回路図である。 従来の標準セルの構造を示す回路図である。
符号の説明
１００ 標準セル
１０１ 半導体層
１０４ ｐ型拡散領域
１０５ ｎ型拡散領域
１０６，１１２, １１３, １１９ ダミーゲート
１０７〜１１１, １０４〜１１８ ゲート
Ｔｒ１０７〜Ｔｒ１１８ トランジスタ
２００ 標準セル
２０１ 半導体層
２０４ａ〜２０４ｃ ｐ型拡散領域
２０５ａ〜２０５ｃ ｎ型拡散領域
２０６, ２０８, ２１０,
２１３, ２１５, ２１７, ２１９ ダミーゲート
２０７, ２０９, ２１１, ２１４,
２１６, ２１８ ゲート
Ｔｒ２０７〜Ｔｒ２１８ トランジスタ
３００ 標準セル
３０１ 半導体層
３０２ 電源配線
３０３ 接地配線
３０４ ｐ型拡散領域
３０５ ｎ型拡散領域
３０６, ３１２, ３１３, ３１９ ダミーゲート
３０７〜３１１, ３０４〜３１８ ゲート
Ｔｒ３０７〜Ｔｒ３１８ トランジスタ
３２０〜３２９ コンタクト
３５０〜３５３ 配線
４００ 標準セル
４０１ 半導体層
４０４ ｐ型拡散領域
４０５ ｎ型拡散領域
４０６, ４１３, ４５２, ４５３ ダミーゲート
４０７〜４１１, ４１３〜４２１ ゲート
Ｔｒ４０７〜Ｔｒ４２１ トランジスタ
４５０ 標準セル
５００ 標準セル
５０１ 半導体層
５０４ａ, ５０４ｂ ｐ型拡散領域
５０５ａ, ５０５ｂ ｎ型拡散領域
５０６, ５１２, ５１３, ５１９ ダミーゲート
５０７〜５１１, ５１４〜５１８ ゲート
Ｔｒ５１７〜Ｔｒ５１８ トランジスタ
５５１〜５５４ 導体膜
６０１ マスタースレーブフリップフロップ
６０６〜６０９ ｎチャネルトランジスタ
６１０〜６１３, ７０１, ７０２ インバータ

Claims (24)

  1. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、
    前記第１のトランジスタは、前記第１のトランジスタの両隣に設けられたトランジスタのうち少なくとも一方である第２のトランジスタと拡散領域を共有しており、前記第２のトランジスタはオフ状態とされている、標準セル。
  2. 前記第１のトランジスタの両隣に設けられた前記トランジスタは、共に前記第１のトランジスタと拡散領域を共有している前記第２のトランジスタである、請求項１記載の標準セル。
  3. 前記複数のトランジスタにおける前記ゲートは等間隔で配置している、請求項１または２に記載の標準セル。
  4. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、
    前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方の第２のトランジスタは前記第１のトランジスタの拡散領域とは離間した拡散領域を有し、前記半導体層のうち前記第１のトランジスタと前記第２のトランジスタとの間の上にはダミーゲートが設けられている、標準セル。
  5. 前記第１のトランジスタの両隣のトランジスタは共に前記第２のトランジスタである、請求項３記載の標準セル。
  6. 前記複数のトランジスタにおける前記ゲートおよび前記ダミーゲートは等間隔で配置されている、請求項４または５に記載の標準セル。
  7. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記複数のトランジスタのうち少なくとも一つの第１のトランジスタのゲート長が他のトランジスタのゲート長より大きく、
    前記第１のトランジスタは、前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方の第２のトランジスタと拡散領域を共有しており、前記第２のトランジスタのソースおよびドレインは電源に接続されているかまたは接地されている、標準セル。
  8. 前記第２のトランジスタは常にオン状態とされている、請求項７記載の標準セル。
  9. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記複数のトランジスタとはゲート長の異なるトランジスタを有する第２の標準セルと隣接し、
    隣接する前記第２の標準セルとの間にセル間ダミーゲートが設けられ、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタの少なくとも一つである第１のトランジスタはオフ状態とされている、標準セル。
  10. 前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタが全てオフ状態とされている前記第１のトランジスタである、請求項９記載の標準セル。
  11. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記標準セルの両端にはセル間ダミーゲートが設けられ、前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタの少なくとも一つである第１のトランジスタのソースおよびドレインは電源に接続されているか接地されている、標準セル。
  12. 前記複数のトランジスタのうち前記セル間ダミーゲートに隣接するトランジスタのソースおよびドレインは全て、電源に接続されているか接地されている第１のトランジスタである、請求項１１記載の標準セル。
  13. 前記第１のトランジスタは全てオン状態とされている、請求項１１または１２記載の半導体装置。
  14. 前記セル間ダミーゲートのゲート長が他のトランジスタのゲート長より大きい、請求項９〜１３のうちいずれか１項に記載の標準セル。
  15. 前記複数のトランジスタにおける前記ゲートおよび前記セル間ダミーゲートは等間隔で配置されている、請求項９〜１３のうちいずれか１項に記載の標準セル。
  16. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する標準セルであって、
    前記複数のトランジスタは、
    ゲート長が他のトランジスタのゲート長より大きい少なくとも１つの第１のトランジスタと、
    前記第１のトランジスタの両隣のトランジスタのうち少なくとも一方であり、前記第１のトランジスタと拡散領域を共有する第２のトランジスタと、
    前記第１のトランジスタとは拡散領域を共有しない第３のトランジスタとを有し、
    前記第２のトランジスタのトランジスタサイズがばらついた場合に受ける影響が、前記第３のトランジスタのトランジスタサイズがばらついた場合に受ける影響よりも小さい、標準セル。
  17. 前記第１のトランジスタの両隣に設けられた前記トランジスタは、共に前記第１のトランジスタと拡散領域を共有している前記第２のトランジスタである、請求項１６記載の標準セル。
  18. 前記第２のトランジスタは出力ピンを直接駆動しない、請求項１６または１７に記載の標準セル。
  19. フィードバック部をさらに備え、
    前記第１のトランジスタは前記フィードバック部を構成するトランジスタである、請求項１６〜１８のうちいずれか１項に記載の標準セル。
  20. バス保持もしくはフリップフロップ機能を有する、請求項１６〜１９のうちいずれか１項に記載の標準セル。
  21. 請求項１〜２０のうちいずれか１項に記載の標準セルを少なくとも１つ備える、標準セルライブラリ。
  22. 請求項１〜２０のうちいずれか１項に記載の標準セルを少なくとも１つ備える、半導体集積回路。
  23. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する複数の標準セルを有する標準セルライブラリであって、
    前記複数の標準セルのうちゲート長が他のトランジスタより大きいトランジスタを含む標準セルは全て、請求項１〜２０のうちいずれか１項に記載の標準セルである、標準セルライブラリ。
  24. 半導体層の一部に設けられた拡散領域と前記拡散領域の上に設けられたゲートとを有する複数のトランジスタを有する複数の標準セルを有する半導体集積回路であって、
    前記複数の標準セルのうちゲート長が他のトランジスタより大きいトランジスタを含む標準セルは全て、請求項１〜２０のうちいずれか１項に記載の標準セルである、半導体集積回路。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221095A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd セルおよび半導体装置
JP2007273846A (ja) * 2006-03-31 2007-10-18 Fujitsu Ltd デカップリングコンデンサ及び半導体集積回路装置
WO2009078069A1 (ja) * 2007-12-14 2009-06-25 Fujitsu Limited 半導体装置
JP2009253181A (ja) * 2008-04-10 2009-10-29 Nec Electronics Corp 半導体装置
JP2010056548A (ja) * 2008-08-27 2010-03-11 Taiwan Semiconductor Manufacturing Co Ltd 集積回路レイアウトを自動的に形成する方法
WO2011048737A1 (ja) * 2009-10-19 2011-04-28 パナソニック株式会社 半導体装置
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
KR20120125275A (ko) * 2010-02-03 2012-11-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2014112745A (ja) * 2014-03-27 2014-06-19 Renesas Electronics Corp 半導体装置
KR20150033417A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160075474A (ko) * 2014-08-07 2016-06-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4248451B2 (ja) * 2004-06-11 2009-04-02 パナソニック株式会社 半導体装置およびそのレイアウト設計方法
KR100610022B1 (ko) * 2005-01-18 2006-08-08 삼성전자주식회사 반도체 메모리 장치
JP4309369B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体装置
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
JP2008004796A (ja) * 2006-06-23 2008-01-10 Matsushita Electric Ind Co Ltd 半導体装置および回路素子レイアウト方法
JP2008153435A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体集積回路
US7888705B2 (en) 2007-08-02 2011-02-15 Tela Innovations, Inc. Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2008235350A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP4543061B2 (ja) * 2007-05-15 2010-09-15 株式会社東芝 半導体集積回路
JP5126963B2 (ja) * 2007-12-10 2013-01-23 ルネサスエレクトロニクス株式会社 半導体集積回路
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
JP5292005B2 (ja) * 2008-07-14 2013-09-18 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101903975B1 (ko) 2008-07-16 2018-10-04 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8316340B2 (en) * 2009-07-13 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fixing full-chip violations using flip-flops
JP5537078B2 (ja) * 2009-07-23 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8390331B2 (en) * 2009-12-29 2013-03-05 Nxp B.V. Flexible CMOS library architecture for leakage power and variability reduction
US9646958B2 (en) * 2010-03-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits including dummy structures and methods of forming the same
US8519444B2 (en) 2010-09-10 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Modified design rules to improve device performance
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8518811B2 (en) * 2011-04-08 2013-08-27 Infineon Technologies Ag Schottky diodes having metal gate electrodes and methods of formation thereof
US8661389B2 (en) * 2011-04-12 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods of designing integrated circuits
KR20180096824A (ko) * 2011-07-29 2018-08-29 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
TWI468775B (zh) * 2011-08-26 2015-01-11 Au Optronics Corp 電激發光顯示器及其製作方法
CN103890929A (zh) * 2011-10-31 2014-06-25 松下电器产业株式会社 半导体集成电路装置
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US20140048889A1 (en) * 2012-08-17 2014-02-20 Broadcom Corporation Layout Circuit Optimization For Deep Submicron Technologies
US9209182B2 (en) * 2012-12-28 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
US9070551B2 (en) * 2013-06-18 2015-06-30 Qualcomm Incorporated Method and apparatus for a diffusion bridged cell library
US9734276B2 (en) 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
JP6396834B2 (ja) 2015-03-23 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
US20160284836A1 (en) 2015-03-25 2016-09-29 Qualcomm Incorporated System, apparatus, and method for n/p tuning in a fin-fet
US10497702B2 (en) * 2017-04-14 2019-12-03 Qualcomm Incorporated Metal-oxide semiconductor (MOS) standard cells employing electrically coupled source regions and supply rails to relax source-drain tip-to-tip spacing between adjacent MOS standard cells
KR102403735B1 (ko) 2017-09-07 2022-05-30 삼성전자주식회사 비대칭적인 엔딩 셀들을 포함하는 집적 회로 및 시스템 온 칩
FR3077425A1 (fr) * 2018-01-30 2019-08-02 Stmicroelectronics (Rousset) Sas Cellule integree precaracterisee
CN110416296B (zh) * 2018-04-26 2021-03-26 苏州能讯高能半导体有限公司 半导体器件、半导体芯片及半导体器件制作方法
US10276554B1 (en) 2018-06-14 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated standard cell structure
KR102157355B1 (ko) 2019-04-23 2020-09-18 삼성전자 주식회사 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템
KR20210085652A (ko) * 2019-12-31 2021-07-08 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
US11296682B2 (en) * 2020-04-01 2022-04-05 Taiwan Semiconductor Manufacturing Company Ltd. Input circuit of a flip-flop and associated manufacturing method
US11417588B2 (en) * 2020-07-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and layout method of a semiconductor structure
US11803683B2 (en) 2021-01-28 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device
CN113161346B (zh) * 2021-03-17 2022-04-01 长鑫存储技术有限公司 集成电路及其布局方法
EP4086957A4 (en) 2021-03-17 2023-06-14 Changxin Memory Technologies, Inc. INTEGRATED CIRCUIT AND ITS IMPLEMENTATION PROCESS
KR20220134325A (ko) 2021-03-26 2022-10-05 삼성전자주식회사 표준 셀 및 필러 셀을 포함하는 집적 회로
KR20230030175A (ko) * 2021-08-25 2023-03-06 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
TW202314575A (zh) * 2021-09-28 2023-04-01 聯華電子股份有限公司 積體電路布局
US20230095459A1 (en) * 2021-09-28 2023-03-30 Arm Limited Logic Cell Structure with Diffusion Box

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JP2005020008A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ゲート長近接効果補正によるデバイス

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3758876B2 (ja) * 1999-02-02 2006-03-22 Ｎｅｃマイクロシステム株式会社 半導体装置のレイアウト方法
JP4794030B2 (ja) 2000-07-10 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2003168739A (ja) * 2001-12-03 2003-06-13 Mitsubishi Electric Corp 高周波増幅器
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JP2005020008A (ja) * 2003-06-26 2005-01-20 Internatl Business Mach Corp <Ibm> ゲート長近接効果補正によるデバイス

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007221095A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd セルおよび半導体装置
JP2007273846A (ja) * 2006-03-31 2007-10-18 Fujitsu Ltd デカップリングコンデンサ及び半導体集積回路装置
WO2009078069A1 (ja) * 2007-12-14 2009-06-25 Fujitsu Limited 半導体装置
US8338864B2 (en) 2007-12-14 2012-12-25 Fujitsu Limited Semiconductor device
JPWO2009078069A1 (ja) * 2007-12-14 2011-04-28 富士通株式会社 半導体装置
JP2009253181A (ja) * 2008-04-10 2009-10-29 Nec Electronics Corp 半導体装置
JP2010056548A (ja) * 2008-08-27 2010-03-11 Taiwan Semiconductor Manufacturing Co Ltd 集積回路レイアウトを自動的に形成する方法
JP5331195B2 (ja) * 2009-10-19 2013-10-30 パナソニック株式会社 半導体装置
WO2011048737A1 (ja) * 2009-10-19 2011-04-28 パナソニック株式会社 半導体装置
US8431967B2 (en) 2009-10-19 2013-04-30 Panasonic Corporation Semiconductor device
US8791507B2 (en) 2009-10-19 2014-07-29 Panasonic Corporation Semiconductor device
US10593702B2 (en) 2009-12-25 2020-03-17 Socionext Inc. Semiconductor device
WO2011077664A1 (ja) * 2009-12-25 2011-06-30 パナソニック株式会社 半導体装置
US9362264B2 (en) 2009-12-25 2016-06-07 Socionext Inc. Semiconductor device comprising a plurality of cell arrays including a well potential supply region and adjacent dummy gates provided on a well region of a cell array
US8692336B2 (en) 2009-12-25 2014-04-08 Panasonic Corporation Semiconductor device
US10083985B2 (en) 2009-12-25 2018-09-25 Socionext Inc. Semiconductor device
US9741740B2 (en) 2009-12-25 2017-08-22 Socionext Inc. Semiconductor device
JP5594294B2 (ja) * 2009-12-25 2014-09-24 パナソニック株式会社 半導体装置
US8946826B2 (en) 2009-12-25 2015-02-03 Panasonic Corporation Semiconductor device
KR20120125275A (ko) * 2010-02-03 2012-11-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP5513530B2 (ja) * 2010-02-03 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置
US9397083B2 (en) 2010-02-03 2016-07-19 Renesas Electronics Corporation Semiconductor device including protruding power supply wirings with bent portions at ends thereof
KR101599100B1 (ko) * 2010-02-03 2016-03-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
KR20150033417A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102083388B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2014112745A (ja) * 2014-03-27 2014-06-19 Renesas Electronics Corp 半導体装置
KR101727433B1 (ko) * 2014-08-07 2017-04-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치
US9793269B2 (en) 2014-08-07 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10269794B2 (en) 2014-08-07 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR101745773B1 (ko) * 2014-08-07 2017-06-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치
KR20160075474A (ko) * 2014-08-07 2016-06-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 장치 및 그 제조 방법
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
JPWO2017145906A1 (ja) * 2016-02-25 2018-12-27 株式会社ソシオネクスト 半導体集積回路装置
US10707354B2 (en) 2016-02-25 2020-07-07 Socionext Inc. Semiconductor integrated circuit device
US10903370B2 (en) 2016-02-25 2021-01-26 Socionext Inc. Semiconductor integrated circuit device
US11289610B2 (en) 2016-02-25 2022-03-29 Socionext Inc. Semiconductor integrated circuit device
US11688814B2 (en) 2016-02-25 2023-06-27 Socionext Inc. Semiconductor integrated circuit device

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