KR20160075474A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

일부 실시예에 따라, 전도성 물질이 제1 복수의 핀들과 제2 복수의 핀들 위에서부터 제거되고, 제1 복수의 핀들은 짧은 게이트 길이 영역 내에 배치되고, 제2 복수의 핀들은 긴 게이트 길이 영역 내에 배치된다. 저압이고 고 유속인 적어도 하나의 에천트를 이용해서 건식 에칭을 초기에 수행함으로써 제거가 수행되며, 이 제거는 전도성 물질로 하여금 제1 복수의 핀들 위에서보다 제2 복수의 핀들 위에서 더 큰 두께를 갖게 한다. 따라서, 전도성 물질의 잔류물을 제거하도록 습식 에칭이 활용될 때, 제2 복수의 핀들과 전도성 물질 사이의 유전 물질이 손상되지 않는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은 발명의 명칭이 "핀펫 장치 및 그 제조 방법{FinFET Device and Methods of Making Same}이고 2014년 8월 7일에 출원된 미국 가출원 일련번호 62/034,451의 이익을 주장하며, 참조로서 본 명세서에 병합된다.
반도체 장치는 컴퓨터, 휴대폰 등과 같은 다수의 전자 장치에서 이용된다. 반도체 장치는 반도체 웨이퍼 위에 물질의 다수의 유형의 박막을 퇴적시키고, 물질의 박막을 패터닝하여 집적회로를 형성함으로써 반도체 웨이퍼 상에 형성된 집적회로를 일반적으로 포함한다. 집적회로는 일반적으로 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다.
종래에, 평면형 FET이 집적회로에 이용되어 왔다. 하지만, 계속 증가하는 밀도와 현대의 반도체 처리의 계속 감소하는 풋프린트(footprint) 요구로 인해, 평면형 FET는 크기가 감소할 때 일반적으로 문제를 야기할 수 있다. 이러한 문제는 문턱값 이하의 스윙 열화(sub-threshold swing degradation), 상당한 드레인 유도된 장벽 감소(drain induced barrier lowering; DIBL), 장치 특성의 변동, 및 누출을 포함한다.
핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET)는 이러한 문제들 중 일부를 극복하기 위해 연구되어 왔다. 하지만, 핀펫 트렌지스터는 제조 프로세스 동안 자기 자신의 단점 및 이슈를 가지고 있다. 따라서, 핀펫 트랜지스터가 크기가 감소될 때, 문제를 극복하도록 핀펫의 제조를 향상시키기 위한 연구가 현재 진행 중이다.
일부 실시예에 따라, 전도성 물질이 제1 복수의 핀들과 제2 복수의 핀들 위에서부터 제거되고, 제1 복수의 핀들은 짧은 게이트 길이 영역 내에 배치되고, 제2 복수의 핀들은 긴 게이트 길이 영역 내에 배치된다. 저압이고 고유속인 적어도 하나의 에천트를 이용해서 건식 에칭을 초기에 수행함으로써 제거가 수행되며, 이 제거는 전도성 물질로 하여금 제1 복수의 핀들 위에서보다 제2 복수의 핀들 위에서 더 큰 두께를 갖게 한다. 따라서, 전도성 물질의 잔류물을 제거하도록 습식 에칭이 활용될 때, 제2 복수의 핀들과 전도성 물질 사이의 유전 물질이 손상되지 않는다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따라 핀 위의 전도성 물질을 예증한다.
도 2는 일부 실시예에 따라 에칭 체임버를 예증한다.
도 3은 일부 실시예에 따라 전도성 물질을 오목화(recess)하기 위한 에칭 프로세스를 예증한다.
도 4는 일부 실시예에 따라 전도성 물질의 잔여물을 제거하기 위한 습식 에칭을 예증한다.
도 5는 일부 실시예에 따라 게이트 전극 물질의 퇴적을 예증한다.
도 6a 내지 6c는 일부 실시예에 따라 실시예들의 개선 및 테스트를 보여 주는 도표를 예증한다.
하기의 개시는 제공되는 청구 대상의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로(in itself) 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
실시예가 핀펫 트랜지스터를 형성하도록 프로세스 내에서 복수의 핀들 위로부터 폴리실리콘의 제거에 대해 이제 설명될 것이다. 하지만, 본 명세서에서 설명되는 실시예는 매우 다양한 대안적인 제거 프로세스들에서 이용될 수 있다.
도 1a, 1b를 이제 참조하면, 도 1b는 라인 B-B'를 관통해서 도 1a의 단면도이고, 도 1a와 1b는 반도체 기판(105)의 제1 영역(101)과 반도체 기판(105)의 제2 영역(103)을 예증한다. 일 실시예에서, 반도체 기판(105)은 예를 들면, 절연체 상 반도체(semiconductor-on-insulator; SOI) 기판의 벌크 실리콘, 도핑 또는 도핑되지 않은, 또는 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 실리콘과 같은 반도체 물질층을 포함한다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층 또는 실리콘 산화물층일 수 있다. 절연체층이 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다.
반도체 기판(105)의 제1 영역(101)에서, 작은 게이트 길이(Lg)를 갖는 반도체 장치가 형성될 것이다. 일 실시예에서, 작은 게이트 길이를 갖는 반도체 장치는 예를 들면 약 16 nm와 같이, 약 5 nm와 약 50 nm 사이의 게이트 길이를 갖는, 예를 들면 다수의 게이트 트랜지스터와 같은, 반도체 장치일 수 있다.
반도체 기판(105)의 제2 영역(103)에서, 제1 영역(101) 내의 반도체 장치보다 긴 게이트 길이를 가진 반도체 장치가 형성될 것이다. 일 실시예에서, 반도체 장치는, 예를 들면 약 240 nm와 같이, 약 51 nm와 약 500 nm 사이의 게이트 길이를 갖는, 예를 들면 더 긴 게이트 길이를 갖는 I/O 장치일 수 있다. 하지만, 제1 영역(101) 내에 배치된 반도체 장치보다 긴 어떠한 임의의 적절한 게이트 길이도 대안적으로 활용될 수 있다.
예를 들면, 제1 영역(101)을 제2 영역(103)으로부터 분리시키기 위한 것과 같이, 반도체 기판(105)의 다양한 영역들을 분리시키도록, 제1 격리 영역(102)이 반도체 기판(105)의 제1 영역(101) 내에 형성될 수 있다. 일 실시예에서, 제1 격리 영역(102)은 반도체 기판(105)을 초기에 에칭하여 반도체 기판(105) 내에 하나 이상의 트렌치들을 형성함으로써 형성될 수 있다. 일단 트렌치가 형성되면, 트렌치들은 예를 들면, 유전체 라이너(117)와 일렬로 배치(lined)될 수 있다. 유전체 라이너(117)는 열 산화, 화학적 증기 퇴적, 물리적 증기 퇴적, 이것들의 조합 등과 같은 프로세스를 이용해서 형성된 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이 물질들의 조합 등과 같은 유전 물질일 수 있지만, 임의의 적절한 물질과 퇴적 방법이 대안적으로 활용될 수 있다.
일단 트렌치가 유전체 라이너(117)와 일렬로 배치되었으면, 트렌치의 잔여물이 유전 물질(119)로 채워져 제1 격리 영역(102)을 형성할 수 있다. 일 실시예에서, 유전 물질(119)은 산화 물질, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있고, 화학적 증기 퇴적 또는 물리적 증기 퇴적과 같은 프로세스를 이용해서 퇴적될 수 있지만, 임의의 적절한 물질과 제조 방법이 대안적으로 활용될 수 있다.
일 실시예에서, 유전 물질(119)은 트렌치를 채우고 오버필(overfill)하기 위해 퇴적될 수 있어서, 유전 물질(119)의 과잉 물질이 프로세스의 이 시점에서 트렌치의 외부에 그리고 반도체 기판(105) 위에 배치될 수 있다. 유전 물질(119)의 과잉 물질을 제거하고, 트렌치 내의 유전 물질(119)를 격리시키도록, 연마 또는 화학 기계적 폴리싱 프로세스가 활용될 수 있음으로써, 에천트와 연마제가 유전 물질(119)의 과잉 물질을 제거하고, 유전 물질(119)을 반도체 기판(105)과 평탄화시킨다.
일단 제1 격리 영역(102)이 형성되었다면, 제1 복수의 핀들(107)이 제1 영역(101) 내에 형성될 수 있다. 제1 복수의 핀들(107)이 반도체 기판(105)과 제1 격리 영역(102) 위에 패터닝된 마스크(도 1에서는 개별적으로 예증되지 않음)를 초기에 형성함으로써 반도체 기판(105)으로부터 형성될 수 있다. 패터닝된 마스크는 하나 이상의 유전층들의 하드 마스크를 포함할 수 있다. 예를 들면, 하드 마스크는 예를 들면, 열 산화, 화학적 증기 퇴적(chemical vapor deposition; CVD) 등에 의해 형성된 실리콘 이산화물 또는 실리콘 질화물의 층일 수 있다. 대안적으로, 하드 마스크는 예를 들면, 실리콘 산화질화물과 같은, 다른 유전 물질로 형성될 수 있다. 예를 들면, 실리콘 이산화물과 실리콘 질화물의 층들과 같은, 다중층 하드 마스크가 또한 이용될 수 있다. 더 나아가, 예를 들면, 금속, 금속 질화물, 금속 산화물 등과 같은, 다른 물질들이 이용될 수 있다. 예를 들면, 하드 마스크는 텅스턴으로 형성될 수 있다.
패터닝된 마스크는 예를 들면, 포토리소그래피 기술을 이용해서 후속적으로 패터닝된다. 일반적으로, 포토리소그래피 기술은 포토레지스트 물질을 퇴적시키고, 패턴에 따라 포토레지스트 물질을 조사(irradiate)하는 것을 수반한다. 그후에, 포토레지스트 물질은 포토레지스트 물질의 일부분을 제거하도록 현상(develop)된다. 잔여 포토레지스트 물질은 예를 들면, 에칭과 같은 후속 처리 단계 동안에 기저 물질을 보호한다. 이 경우에, 포토레지스트 물질은 격리 트렌치의 패턴을 규정하도록 패터닝된 마스크를 생성하기 위해 활용된다. 일단 패터닝된 마스크가 형성되었으면, 제1 복수의 핀들(107)이 패터닝된 마스크를 따라 서브트랙티브 에칭 프로세스(subtractive etching process)를 이용해서 형성될 수 있다. 예를 들면, 반도체 기판(105)의 노출된 부분이 에칭되어, 반도체 기판(105)으로부터 제1 복수의 핀들(107)을 형성하게 될 수 있다. 일 실시예에서, 반도체 기판(105)은 예를 들면, HBr/O2, HBr/Cl2/O2, 또는 SF6/Cl2 플라즈마에 의해 에칭될 수 있다. 일 실시예에서, 제1 복수의 핀들(107)이 패터닝될 수 있어서, 예를 들면, 작은 게이트 길이를 갖는 다중 게이트 트랜지스터와 같은, 반도체 장치 내의 채널을 위해 궁극적으로 이용될 것이다.
일단 제1 복수의 핀들(107)이 형성되었다면, 제1 게이트 유전체(109)가 제1 복수의 핀들(107) 위에 형성될 수 있다. 일 실시예에서, 제1 게이트 유전체(109)는 예를 들면, 약 10 옹스트롬과 같은, 약 3 옹스트롬 내지 약 100 옹스트롬 범위의 두께를 가진 예를 들면, 실리콘 이산화물 또는 실리콘 산화질화물과 같은 물질을 포함할 수 있다. 대안적으로, 제1 게이트 유전체(109)는, 예를 들면 약 10 옹스트롬 미만과 같은, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 등가의 산화물 두께를 가진, 예를 들면 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산화질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이 물질들의 조합과 같은 고 유전율(하이-k) 물질(예를 들면, 약 5보다 큰 상대 유전율을 가짐)로부터 형성될 수 있다. 추가적으로, 실리콘 이산화물, 실리콘 산화질화물, 및/또는 하이-k 물질의 임의의 조합이 제1 게이트 유전체(109)를 위해 또한 이용될 수 있다. 제1 게이트 유전체(109)는 열 산화, 화학적 증기 퇴적, 스퍼터링 등과 같은 프로세스를 이용해서 형성될 수 있다.
일단 제1 게이트 유전체(109)가 형성되었으면, 제1 더미 게이트 물질(111)이 제1 복수의 핀들(107)과 제1 게이트 유전체(109) 위에 형성될 수 있고, 제1 격리 영역들(102) 사이의 영역을 채우고 오버필하도록 형성될 수 있다. 제1 더미 게이트 물질(111)은 예를 들면, 도핑되거나 도핑되지 않은 폴리-결정질 실리콘(또는 비정질 실리콘), 금속(예를 들면, 탄탈륨, 티타늄, 몰리브덴, 텅스턴, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예를 들면, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드), 금속 질화물(예를 들면, 티타늄 질화물, 탄탈륨 질화물), 다른 전도성 물질, 이 물질들의 조합 등과 같은 물질을 포함할 수 있다. 제1 더미 게이트 물질(111)이 폴리실리콘인 일 실시예에서, 제1 더미 게이트 물질(111)은 예를 들면, 약 1,400 Å과 같은, 약 400 Å 내지 약 2,400 Å 범위의 두께로 저압 화학적 증기 퇴적(low-pressure chemical vapor deposition; LPCVD)에 의해 도핑되거나 도핑되지 않은 폴리실리콘을 퇴적시킴으로써 형성될 수 있다.
일단 제1 더미 게이트 물질(111)이 형성되어 제1 격리 영역들(102) 사이의 영역을 채우고 오버필했다면, 제1 격리 영역들(102) 사이의 영역 밖의 제1 더미 게이트 물질(111)의 임의의 과잉 물질이 제거될 수 있고, 제1 더미 게이트 물질(111)이 제1 격리 영역(102)의 상단면과 평탄화될 수 있다. 일 실시예에서, 과잉 제1 더미 게이트 물질(111)이 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스를 이용해서 제거될 수 있고, 이에 따라 제1 더미 게이트 물질(111)이 제1 격리 영역(102)과 평탄화될 때까지, 과잉 물질과 반응하고 이 과잉 물질을 연마해 제거하도록 에천트와 연마제가 연마 패드와 함께 활용된다. 하지만, 예를 들면, 연마 또는 하나 이상의 에칭 프로세스들과 같은, 다른 적절한 평탄화 방법이 대안적으로 활용될 수 있다.
평탄화된 후에, 제1 더미 게이트 물질(111)이 제1 게이트 전극(501)(도 1a, 1b에서는 예증되지 않지만, 도 5에 대해 이하에서 예증되고 논의됨)을 규정하도록 궁극적으로 활용될 형상으로 패터닝될 수 있다. 일 실시예에서, 제1 더미 게이트 물질(111)이 예를 들면, 16 nm와 같은, 약 5 nm에서 약 50 nm 사이의 작은 게이트 길이인, 제1 게이트 길이(Lg1)를 가지도록 패터닝될 수 있다. 제1 더미 게이트 물질(111)은 예를 들면, 포토리소그래피 프로세스를 이용해서 패터닝될 수 있고, 이에 따라 포토레지스트가 도포되고, 조사되고, 현상되어 마스크를 형성하게 되고, 그런 다음, 마스크가 제1 더미 게이트 물질(111)의 노출된 부분을 제거하도록 활용됨에 따라, 기저의 제1 게이트 유전체(109)를 노출시키게 된다.
선택적으로 이 시점에서, 제1 게이트 유전체(109)의 노출된 부분은 기저의 제1 복수의 핀들(107)을 노출시키도록 제거될 수 있다. 일 실시예에서, 제1 게이트 유전체(109)의 노출된 부분(제1 더미 게이트 물질(111)에 의해 덮히지 않은 부분)이 건식 에칭 프로세스와, 마스크로서 제1 더미 게이트 물질(111)을 이용해서 제거될 수 있다. 하지만, 임의의 적절한 프로세스가 대안적으로 활용될 수 있다.
일단 제1 게이트 유전체(109)가 패터닝되었으면, 제1 스페이서(121)가 형성될 수 있다. 제1 스페이서(121)는 제1 더미 게이트 물질(111)과 제1 게이트 유전체(109)의 대향하는 측면 상에 형성될 수 있다. 일 실시예에서, 제1 스페이서(121)는 이전에 형성된 구조체 상에 스페이서층(미도시됨)을 블랭킷 퇴적시킴으로써 형성된다. 스페이서층은 SiN, 산화질화물, SiC, SiON, 산화물 등을 포함할 수 있고, 이 스페이서층을 형성하도록, 예를 들면, 화학적 증기 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD, 스퍼터, 및 당업계에 알려진 다른 방법과 같은 방법에 의해 형성될 수 있다. 그런 다음, 예를 들면 이 구조체의 수평면으로부터 스페이서층을 제거하도록 하나 이상의 에칭에 의해 제1 스페이서(407)가 패터닝될 수 있다.
제2 영역(103)에서, 제2 격리 영역(104), 제2 복수의 핀들(113), 제2 게이트 유전체(115), 및 제2 더미 게이트 물질(116)이 긴 게이트 길이를 갖는 예를 들면 다중 게이트 트랜지스터와 같은 능동 장치를 궁극적으로 형성하도록 프로세스에서 배치될 수 있다. 일 실시예에서, 제2 격리 영역(104), 제2 복수의 핀들(113), 제2 게이트 유전체(115), 및 제2 더미 게이트 물질(116)이 위에서 설명된 바와 같이, 제1 격리 영역(102), 제1 복수의 핀들(107), 제1 게이트 유전체(109), 및 제1 더미 게이트 물질(111)과 유사하게 형성될 수 있다. 추가적으로, 일부 실시예에서, 제2 격리 영역(104), 제2 복수의 핀들(113), 제2 게이트 유전체(115), 및 제2 더미 게이트 물질(116)이 제1 격리 영역(102), 제1 복수의 핀들(107), 제1 게이트 유전체(109), 및 제1 더미 게이트 물질(111)과 유사하게 형성되지만, 임의의 적절한 방법이 대안적으로 이용될 수 있다.
하지만, 일단 제2 더미 게이트 물질(116)이 형성되고, 제2 격리 영역(104)과 평탄화되었으면, 제2 게이트 전극(503)(도 1a, 1b에서는 예증되지 않았지만, 도 5에 대해 이하에서 설명됨)을 규정하도록 궁극적으로 이용될 형상을 형성하도록 제2 더미 게이트 물질(116)이 패터닝될 수 있다. 일 실시예에서, 제2 더미 게이트 물질(116)이 예를 들면, 240 nm와 같은, 약 51 nm 내지 약 500 nm 사이의 긴 게이트 길이인, 제2 게이트 길이(Lg2)를 가지도록 패터닝된다.
일단 제2 더미 게이트 물질(111)이 패터닝되었으면, 제2 스페이서(123)가 제2 더미 게이트 물질(116)의 대향 측면 상에 형성될 수 있다. 일 실시예에서, 제2 스페이서(123)가 위에서 설명된 제1 스페이서(121)와 유사한 물질로부터 유사한 방식으로 형성될 수 있다. 하지만, 임의의 적절한 프로세스가 대안적으로 활용될 수 있다.
도 2는 도 2에서 예증되는 것과 같은 에칭 시스템(201)으로 (제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)과 함께) 반도체 기판(105)을 배치시킴으로써 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 제거하기 위한 프로세스의 시작을 예증한다. 일 실시예에서, 에칭 시스템(201)은 하나 이상의 기체 에천트를 전달할 수 있는 에천트 전달 시스템(203)을 포함할 수 있다. 에천트 전달 시스템(203)은 에천트 제어기(213)와 매니폴드(manifold, 205)를 통해 에칭 체임버(204)에 다양한 요구되는 에천트를 공급한다. 에천트 전달 시스템(203)은, 에천트 전달 시스템(203)을 통과하는 운반 기체의 흐름과 압력을 제어함으로써 에칭 체임버(204) 안으로의 에천트의 유속을 제어하는 것을 또한 도울 수 있다.
일 실시예에서, 에천트 전달 시스템(203)은 운반 기체 공급기(207)와 함께 복수의 에천트 공급기(211)를 포함할 수 있다. 추가적으로, 단지 두 개의 에천트 공급기들(211)이 도 2에 예증되지만, 이것은 단지 명확성만을 위한 것인데, 그 이유는 에칭 시스템(201) 내에서 이용되도록 요구되는 각각의 에천트를 위해 예를 들면 하나의 에천트 공급기(211)와 같은 임의의 적절한 개수의 에천트 공급기(211)가 가능하다. 예를 들면, 5개의 별도의 에천트들이 활용되는 일 실시예에서, 5개의 별도의 에천트 공급기(211)가 있을 수 있다.
개별 에천트 공급기(211) 각각은, 에칭 체임버(204)에 국부적으로 배치되거나, 에칭 체임버(204)에 원격으로 배치된, 예를 들면, 기체 저장 탱크와 같은 용기일 수 있다. 대안적으로, 에천트 공급기(211)는 요구되는 에천트를 독립적으로 준비하고 전달하는 설비일 수 있다. 요구되는 에천트를 위한 임의의 적절한 소스(source)는 에천트 공급기(211)로서 활용될 수 있고, 이러한 모든 소스는 실시예들의 범위 내에 포함되는 것이 완전히 의도된다.
일 실시예에서, 개별 에천트 공급기(211)는 제1 밸브(208)를 가진 제1 라인(202)을 통해 에천트를 에천트 제어기(213)에 공급한다. 제1 밸브(208)는 다양한 에천트와 운반 기체를 에칭 체임버(204)에 유입시키는 것을 제어하고 조절하는 제어기(227)에 의해 제어된다.
운반 기체 공급기(207)는 다양한 요구되는 에천트를 에칭 체임버(204)에 집어넣거나(push) "운반"하는 것을 돕기 위해 이용될 수 있는, 요구되는 운반 기체 또는 희석 기체(diluent gas)를 공급할 수 있다. 운반 기체는 불활성 기체 또는, 에천트 자체와, 또는 에천트의 반응으로부터의 부산물과 반응하지 않는 다른 기체일 수 있다. 예를 들면, 운반 기체는 질소(N2), 헬륨(He), 아르곤(Ar), 이 물질들의 조합 등일 수 있지만, 다른 적절한 운반 기체가 대안적으로 활용될 수 있다.
운반 기체 공급기(207), 또는 희석액 공급기는, 에칭 체임버(204)에 국부적으로 배치되거나, 에칭 체임버(204)에 원격으로 배치된, 예를 들면, 기체 저장 탱크와 같은 용기일 수 있다. 대안적으로, 운반 기체 공급기(207)는 운반 기체를 독립적으로 준비하고 에천트 제어기(213)에 전달하는 설비일 수 있다. 운반 기체를 위한 임의의 적절한 소스는 운반 기체 공급기(207)로서 활용될 수 있고, 이러한 모든 소스는 실시예들의 범위 내에 포함되는 것이 완전히 의도된다. 운반 기체 공급기(207)는 운반 기체 공급기(207)를 제1 라인(202)에 연결하는, 제2 밸브(206)를 가진 제2 라인(210)을 통해 요구되는 운반 기체를 에천트 제어기(213)에 공급할 수 있다. 제2 밸브(206)는 다양한 에천트와 운반 기체를 에칭 체임버(204)에 유입시키는 것을 제어하고 조절하는 제어기(227)에 의해 또한 제어된다. 라인들이 일단 조합되면, 이 라인들은 에칭 체임버(204) 안으로의 제어되는 진입을 위해 에천트 제어기(213)쪽으로 지향될 수 있다.
에칭 체임버(204)는 에천트를 분산시키고, 에천트를 반도체 기판(105)과 접촉시키기 위해 적절할 수 있는 임의의 요구되는 형상일 수 있다. 도 2에 예증되는 실시예에서,에칭 체임버(204)는 원통형 측벽과 하단을 가진다. 하지만, 에칭 체임버(204)는 원통형으로만 제한되지 않으며, 예를 들면, 중공 정사각형 튜브(hollow square tube), 8각형 등과 같은 임의의 다른 적절한 형상이 대한적으로 활용될 수 있다. 더 나아가, 에칭 체임버(204)는 다양한 프로세스 물질에 불활성인 물질로 제조되는 에천트 체임버 하우징(215)에 의해 둘러싸일 수 있다. 따라서, 에천트 체임버 하우징(215)이 에칭 프로세스에서 수반되는 화학적 반응 및 압력을 견딜 수 있는 임의의 적절한 물질일 수 있는 한편, 일 실시예에서 에천트 체임버 하우징(215)은 강철, 스테인레스강, 니켈, 알루미늄, 이 물질들의 합금, 이 물질들의 조합 등일 수 있다.
추가적으로, 에칭 체임버(204)와 실장 플랫폼(245)은 클러스터 툴 시스템(미도시됨)의 일부일 수 있다. 클러스터 툴 시스템은 에칭 프로세스 전에 반도체 기판(105)을 에칭 체임버(204) 안으로 위치 및 배치시키고, 에칭 프로세스 동안 반도체 기판(105)을 위치 및 고정(hold)시키고, 에칭 프로세스 후에 에칭 체임버(204)로부터 반도체 기판(105)을 제거하도록 자동화된 취급 시스템과 연동해서 이용될 수 있다.
에칭 프로세스 동안 반도체 기판(105)을 위치 및 제어하도록 에칭 체임버(204) 내에 실장 플랫폼(245)이 배치된다. 실장 플랫폼(245)은 클램프, 진공압, 및/또는 정전기력의 조합을 이용해서 반도체 기판(105)을 고정시킬 수 있고, 이 프로세스 동안 반도체 기판(105)의 온도를 제어하도록 가열 및 냉각 매커니즘을 또한 포함할 수 있다. 특정 실시예에서, 실장 플랫폼(245)은 에칭 프로세스 동안 반도체 기판(105)을 가열 및 냉각시키도록 예를 들면, 내부 온도 지역, 중간 내부 온도 지역, 중간 외부 온도 지역, 및 외부 온도 지역(개별적으로 예증되지 않음)과 같은 4개의 냉각 지역들을 포함할 수 있다. 다양한 온도 지역들은 에칭 프로세스 동안 반도체 기판(105)의 온도를 정확하게 제어하도록 기체 또는 액체의 열 전달 물질을 이용할 수 있지만, 임의의 적절한 개수의 가열 또는 냉각 지역들이 대안적으로 활용될 수 있다.
실장 플랫폼(245)은 제1 RF 발생기(222)에 연결된 제1 전극(220)을 추가적으로 포함할 수 있다. 제1 전극(220)은 에칭 프로세스 동안 RF 전압에서 (제어기(227)의 제어 하에 있는) 제1 RF 발생기(222)에 의해 전기적으로 바이어스될 수 있다. 전기적으로 바이어스됨으로써, 제1 전극(220)은 유입되는 에천트에 바이어스를 제공하고, 이 에천트를 플라즈마 안으로 발화시키는 것을 돕기 위해 이용된다. 추가적으로, 제1 전극(220)은 바이어스를 유지시킴으로써 에칭 프로세스 동안에 플라즈마를 유지하기 위해 또한 활용된다.
더 나아가, 단일 실장 플랫폼(245)이 도 2에서 예증되는 한편, 이 플랫폼은 단지 명확함을 위해 의도된 것이지 제한하는 것으로 의도되지는 않는다. 오히려, 임의의 개수의 실장 플랫폼(245)이 에칭 체임버(204) 내에 추가적으로 포함될 수 있다. 따라서, 다수의 반도체 기판들이 단일 에칭 프로세스 동안에 에칭될 수 있다.
추가적으로, 에칭 체임버(204)는 샤워헤드(229)를 포함한다. 일 실시예에서, 샤워헤드(229)는 매니폴드(205)로부터 다양한 에천트를 수용하고, 다양한 에천트를 에칭 체임버(204) 안으로 분산시키는 것을 돕는다. 샤워헤드(229)는 고르지 않은 분산(uneven dispersal)으로부터 발생할 수 있는 바람직하지 않은 프로세스 조건을 최소화하도록 에천트를 고르게 분산시키도록 설계될 수 있다. 일 실시예에서, 샤워헤드(229)는 에천트 체임버(204) 안으로 요구되는 에천트의 분산을 허용하도록 샤워헤드(229) 주위에 고르게 분산된 개구를 갖는 원형 설계를 가질 수 있다.
에칭 체임버(204)는 플라즈마 발생기로서 이용하기 위한 상부 전극(221)을 또한 포함한다. 일 실시예에서, 플라즈마 발생기는 변압기가 연결된 플라즈마 발생기일 수 있고, 예를 들면 코일일 수 있다. 코일은 반응 에천트(reactive etchant)의 유입 동안에 플라즈마를 점화시키도록 (제어기(227)의 제어 하에서) 전력을 상부 전극(221)에 제공하도록 활용되는 제2 RF 발생기(223)에 부착될 수 있다.
하지만, 상부 전극(221)이 변압기가 연결된 플라즈마 발생기로서 위에서 설명되는 한편, 실시예는 변압기가 연결된 플라즈마 발생기에 제한되도록 의도되지 않는다. 오히려, 예를 들면 유도 결합된 플라즈마 시스템, 자기적으로 강화된 반을 이온 에칭, 전자 사이클로트론 공명, 원격 플라즈마 발생기 등과 같은 플라즈마를 발생시키는 임의의 적절한 방법이 대안적으로 활용될 수 있다. 이러한 모든 방법들은 실시예들의 범위 내에 포함되는 것으로 완전히 의도된다.
에칭 체임버(204)는 진공 펌프(225)에 또한 연결될 수 있다. 일 실시예에서, 진공 펌프(225)는 제어기(227)의 제어 하에 있고, 에칭 체임버(204) 내의 압력을 요구되는 압력으로 제어하도록 활용될 수 있다. 추가적으로, 일단 에칭 프로세스가 완료되면, 진공 펌프(225)는 반도체 기판(105)의 제거를 준비하기 위해 에칭 체임버(204)를 비우기 위해 활용될 수 있다.
제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 제거하는 것을 시작하도록, 프로세스는 반도체 기판(105)을 실장 플랫폼(245) 상으로 배치시킴으로써 시작될 수 있다. 일단 배치가 되면, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 노출된 표면으로부터 임의의 바람직하지 않은 잔류물(예를 들면, 실리콘 질화물)과 임의의 바람직하지 않은 산화 물질을 제거하도록 초기 세정 프로세스가 수행될 수 있다. 일 실시예에서, 에칭 체임버(204)의 압력을 예를 들면, 5 mtorr와 같은, 약 3 mtorr 내지 약 7 mtorr 사이의 압력으로 초기에 낮춤으로써 초기 세정 프로세스가 수행될 수 있다. 추가적으로, 실장 플랫폼(245) 내의 온도 영역들은 예를 들면, 약 40 ℃와 같은, 약 20 ℃ 내지 약 60 ℃ 사이이고, 중간 내부 온도 영역은 예를 들면, 약 40 ℃와 같은, 약 20 ℃ 내지 약 60 ℃ 사이이고, 중간 외부 온도 영역은 약 55 ℃와 같은, 약 35 ℃ 내지 약 75 ℃ 사이이고, 외부 온도 영역은 약 60 ℃와 같은, 약 40 ℃ 내지 약 80 ℃ 사이가 되도록 설정될 수 있다.
일단 온도와 압력이 설정되었다면, 에천트 공급기(211)들 중 하나를 에칭 체임버(204)에 연결시키고, 예를 들면 CF4와 같은 제1 세정 에천트를 매니폴드(205)에 그리고 에칭 체임버(204) 안으로 지향시키는 제어기(227)에 의해 초기 세정 프로세스가 시작될 수 있다. 일 실시예에서, 제어기(227)는 제1 세정 에천트와 함께 예를 들면 아르곤과 같은 제1 희석 또는 제1 운반 기체를 부가적으로 추가할 수 있다. 제1 세정 에천트는 예를 들면, 약 20 sccm과 같은 약 10 sccm 내지 약 30 sccm 사이의 유속으로 유입될 수 있는 한편, 제1 희석액은 예를 들면, 약 40 sccm과 같은, 약 30 sccm 내지 약 50 sccm 사이의 유속으로 유입될 수 있다.
에칭 체임버(204) 내에서, 제1 세정 에천트가 반응 이온 에칭 프로세스를 위해 플라즈마 안으로 점화될 수 있다. 일 실시예에서, 제1 세정 에천트가 예를 들면, 200 W와 같은 약 150 W 내지 약 250 W 사이의 전력을 상부 전극(221)에 공급하도록 제어기(227)가 신호를 제2 RF 발생기(223)에 전송함으로써 점화될 수 있다. 추가적으로, 변압기가 연결된 정전용량성 조정(transformer-coupled capacitive tuning; TCCT) 파라미터가 예를 들면, 약 0.2와 같은, 약 0.1 내지 약 1.0 사이에서 설정될 수 있다. 제어기(227)는 제1 전극(220)에 바이어스를 공급하도록 신호를 제1 RF 발생기(222)에 또한 전송할 수 있다. 일 실시예에서, 제1 RF 발생기(222)는 예를 들면, 약 60 V와 같은, 약 40 V 내지 약 80 V 사이의 바이어스를 공급하고, 동일한 주입률(injection ratio)이 활용된다.
일단 플라즈마가 점화되었다면, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 에칭 용액 체임버(204) 내에서 생성된 플라즈마에 노출시키도록, 위에서 설명된 프로세스 조건이 유지된다. 일 실시예에서, 프로세스 조건이 유지되고, 제1 더미 게이트 물질(111)과 제2 게이트 물질(116)이 예를 들면, 약 12초와 같은, 약 5초 내지 약 20초 사이의 기간 동안 노출된다.
초기 세정 프로세스가 수행된 후에, 에천트 제어기(213)가 제1 세정 에천트와 제1 희석액의 흐름이 에칭 체임버(204)에 진입하는 것을 중지시켜서, 초기 세정 프로세스를 중지시킬 수 있다. 일단 초기 세정 프로세스가 중지되었다면, 에칭 체임버(204) 내의 조건은 에천트들의 제1 에칭 조합의 유입 이전에 또는 이 유입 동안에 수정될 수 있다. 일 실시예에서, 에칭 체임버(204) 내의 조건은 예를 들면, 약 11 mtorr와 같이, 예를 들면, 약 5 mtorr와 약 20 mtorr 사이의 압력과 같은, 저압을 갖도록 수정될 수 있다. 추가적으로, 실장 플랫폼(245) 내의 온도 영역들은 예를 들면, 약 45 ℃와 같은, 약 25 ℃ 내지 약 65 ℃ 사이이고, 중간 내부 온도 영역은 예를 들면, 약 45 ℃와 같은, 약 25 ℃ 내지 약 65 ℃ 사이로 설정되고, 중간 외부 온도 영역은 약 45 ℃와 같은, 약 25 ℃ 내지 약 65 ℃ 사이로 설정되고, 외부 온도 영역은 약 45 ℃와 같은, 약 25 ℃ 내지 약 65 ℃ 사이가 되도록 설정될 수 있다.
에칭 체임버(204) 내의 조건이 수정된 후에, 제어기(227)는 에천트들의 제1 에칭 조합을 유입하도록 에천트 공급기(211)들 중 하나 이상과, 운반 기체 공급기(207)들 중 다른 하나를 에칭 체임버(204)에 연결시킴으로써 제1 에칭 프로세스를 시작할 수 있다. 활용되는 정확한 에천트은, 어느 물질이 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 위해 활용되는지에 적어도 부분적으로 달려있는 한편, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)이 폴리실리콘인 일 실시예에서 에천트들의 제1 에칭 조합은 예를 들면, 질소(N2)와 같은 제2 희석액과 함께 수소 브롬화물(HBr)과 산소(O2)의 조합을 포함할 수 있다. 일 실시예에서, 산소는 예를 들면, 5 sccm과 같은 약 2 sccm 내지 약 10 sccm 사이의 유속으로 유입될 수 있는 한편, 질소는 예를 들면, 15 sccm과 같은, 약 5 sccm 내지 약 25 sccm 사이의 유속으로 유입될 수 있다.
추가적으로, (도 3에 대해 이하에서 더 설명되는 바와 같이) 제2 더미 게이트 물질(116)에 대해 제1 더미 게이트 물질(111)의 제거를 돕도록 질소 브롬화물이 고 유속으로 유입될 수 있다. 일 실시예에서, 수소 브롬화물이 예를 들면 약 300 sccm와 같이, 약 100 sccm과 약 500 sccm 사이의 고 유속으로 유입될 수 있다.
에칭 체임버(204) 내에서, 에천트들의 제1 에칭 조합이 반응 이온 에칭 프로세스를 위해 플라즈마 안으로 점화될 수 있다. 일 실시예에서, 에천트들의 제1 에칭 조합이 예를 들면, 350 W와 같은 약 150 W 내지 약 550 W 사이의 전력을 상부 전극(221)에 공급하도록 제어기(227)가 신호를 제2 RF 발생기(223)에 전송함으로써 점화될 수 있다. 추가적으로, 변압기가 연결된 정전용량성 조정(transformer-coupled capacitive tuning ; TCCT) 파라미터가 예를 들면, 약 1.9와 같은, 약 0.1 내지 약 2.6 사이로 설정될 수 있다. 제어기(227)는 제1 전극(220)에 바이어스를 공급하도록 신호를 제1 RF 발생기(222)에 또한 전송할 수 있다. 일 실시예에서, 제1 RF 발생기(222)는 예를 들면, 약 130 V와 같은, 약 60 V 내지 약 180 V 사이의 바이어스를 공급하고, 동일한 주입률(injection ratio)이 활용된다.
일단 플라즈마가 점화되었다면, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 에칭 용액 체임버(204) 내에서 생성된 플라즈마에 노출시키고, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 노출된 부분을 제거하도록 위에서 설명된 프로세스 조건이 유지된다. 일 실시예에서, 프로세스 조건이 유지되고, 제1 더미 게이트 물질(111)과 제2 게이트 물질(116)이 예를 들면, 약 22초와 같은, 약 10초 내지 약 30초 사이의 기간 동안 노출되고 에칭된다.
일단 에칭 프로세스가 요구되는 길이로 수행되었다면, 제어기(227)는 에천트들의 제1 에칭 조합의 흐름이 에칭 체임버(204)에 진입하는 것을 중지시켜서 제1 에칭 프로세스를 중지시킬 수 있다. 일단 에칭 프로세스가 중지되었다면, 에칭 체임버(204) 내의 조건은 에천트들의 세정 에칭 조합의 유입 이전에 또한 이 유입 동안에 수정될 수 있다. 일 실시예에서, 에칭 체임버(204) 내의 조건은 예를 들면 약 80 mtorr와 같이, 약 30 mtorr과 약 130 mtorr 사이의 압력을 갖도록 수정될 수 있다. 추가적으로, 실장 플랫폼(245) 내의 온도 영역들은 예를 들면, 약 50 ℃와 같은, 약 30 ℃ 내지 약 70 ℃ 사이이고, 중간 내부 온도 영역은 예를 들면, 약 35 ℃와 같은, 약 15 ℃ 내지 약 55 ℃ 사이로 설정되고, 중간 외부 온도 영역은 약 35 ℃와 같은, 약 15 ℃ 내지 약 55 ℃ 사이로 설정되고, 외부 온도 영역은 약 40 ℃와 같은, 약 20 ℃ 내지 약 60 ℃ 사이로 설정될 수 있다.
에칭 체임버(204) 내의 조건이 수정된 후에, 제어기(227)는 에천트들의 세정 조합을 유입하도록 에천트 공급기(211)들 중 하나 이상과, 운반 기체 공급기(207)들 중 다른 하나를 에칭 체임버(204)에 연결시킴으로써 제2 세정 에칭을 시작할 수 있다. 활용되는 정확한 에천트은 어느 물질이 선택되는지에 적어도 부분적으로 달려있는 한편, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)이 폴리실리콘인 일 실시예에서, 에천트들의 세정 조합은 예를 들면, 헬륨과 같은 질소 3불화물(NF3)과 염소(Cl2)의 조합을 포함할 수 있다. 일 실시예에서, 질소 3불화물이 예를 들면, 약 5 sccm과 같은, 약 2 sccm 내지 약 10 sccm 사이의 유속으로 유입되고, 염소는 예를 들면,약 90 sccm과 같은, 약 50 sccm 내지 약 130 sccm 사이의 유속으로 유입되며, 헬륨은 예를 들면 약 200 sccm과 같은, 약 100 sccm 내지 약 300 sccm 사이의 유속으로 유입된다.
에칭 체임버(204) 내에서, 에천트들의 세정 조합이 반응 이온 에칭 프로세스를 위해 플라즈마 안으로 점화될 수 있다. 일 실시예에서, 에천트의 세정 조합이 예를 들면, 750 W와 같은 약 500 W 내지 약 950 W 사이의 전력을 상부 전극(221)에 공급하도록 제어기(227)가 신호를 제2 RF 발생기(223)에 전송함으로써 점화될 수 있다. 추가적으로, 변압기가 연결된 정전용량성 조정(transformer-coupled capacitive tuning ; TCCT) 파라미터가 예를 들면, 약 0.2와 같은, 약 0.1 내지 약 1.0 사이로 설정될 수 있고, 동일한 주입률이 활용된다.
일 실시예에서, 제어기(227)는 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 제거 동안에 측벽 상에 남겨질 수 있는 임의의 측벽 잔류물을 세정하는 것을 돕도록, 제1 전극에 제로(0) 바이어스를 인가할 수 있다. 특히, 제어기(227)는 신호를 제1 RF 발생기(222)에 또한 전송하여 제1 전극(220)으로의 전압을 차단함으로써, 제로 바이어스를 제공할 수 있다.
일단 플라즈마가 점화되었다면, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 에칭 체임버(204) 내에서 생성된 플라즈마에 노출시키도록, 위에서 설명된 프로세스 조건이 유지된다. 일 실시예에서, 프로세스 조건이 유지되고, 제1 더미 게이트 물질(111)과 제2 게이트 물질(116)이 예를 들면, 약 7초와 같은, 약 5초 내지 약 12초 사이의 기간 동안 노출되고 세정된다.
이제 도 3을 보면, 도 3은 도 2에 대해서 위에서 설명된 초기 세정 프로세스, 제1 에칭 프로세스, 및 제2 세정 에칭 후에, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 예증한다. 제1 에칭 프로세스 때문에, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 부분들이 제거되어서, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)이 각각 제1 격리 영역(102)과 제2 격리 영역(104) 아래에서 오목화되었다.
하지만, 제1 에칭 프로세스 동안에 이용되는 저압 및 고속 유속의 조합을 이용함으로써, 건식 에칭 프로세스의 로딩(loading)이 반전될 수 있다. 특히, 이전 에칭 프로세스가 제1 영역(101)과 제2 영역(103) 사이에서 에칭 비율의 차이를 야기해서 제1 영역(101) 내의 제1 더미 게이트 물질(111)이 제2 영역(103) 내의 제2 더미 게이트 물질(116) 보다 큰 두께를 가져서, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116) 사이의 네가티브 로딩(negative loading)을 초래하게 된다.
하지만, 저압/고 유속 에칭 프로세스를 이용함으로써, 본 명세서에서 설명되는 제1 에칭 프로세스는 제2 더미 게이트 물질(116)보다 더 두꺼운 제1 더미 게이트 물질(111)의 두께를 제거할 것이다. 예를 들면, 제1 더미 게이트 물질(111)이 제1 게이트 유전체(109) 위에 660 Å의 높이를 가지고, 제2 더미 게이트 물질(116)은 제2 게이트 유전체(115) 위에 708 Å의 높이를 가지는 일 실시예에서, 약 24 Å의 포지티브 로딩을 위해 제1 더미 게이트 물질(111)이 약 459 Å만큼 오목화될 수 있고, 제2 더미 게이트 물질(116)은 약 435 Å만큼 오목화될 수 있다. 제1 더미 게이트 물질(111)이 제1 게이트 유전체(109) 위에 727 Å의 초기 높이를 가지고, 제2 더미 게이트 물질(116)은 제2 게이트 유전체(115) 위에 753 Å 높이를 가지는 다른 실시예에서, 약 21 Å의 포지티브 로딩을 위해 제1 더미 게이트 물질(111)이 약 496 Å만큼 오목화될 수 있고, 제2 더미 게이트 물질(116)은 약 475 Å만큼 오목화될 수 있다.
예를 들면, 제1 복수의 핀들(107)과 제2 복수의 핀들(113)이 동일한 높이인 일 실시예에서, 제1 더미 게이트 물질(111)은 제1 게이트 유전체(109) 위에 예를 들면 약 190 Å과 같은, 약 10 Å 내지 약 500 Å 사이의 제1 두께(T1)를 가질 것이다. 하지만, 반도체 기판(105)의 제2 영역(103) 내에서, 제2 더미 게이트 물질(116)은 예를 들면, 약 210 Å과 같은, 예를 들면, 10 Å 내지 약 500 Å 사이만큼과 같이, 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 가질 수 있다.
도 4는 제1 복수의 핀들(107)과 제2 복수의 핀들(113) 위에서부터 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 잔류물을 제거하도록 제1 에칭 프로세스 후에 활용되는 제2 에칭 프로세스를 예증한다. 일 실시예에서, 제2 에칭 프로세스는 습식 에칭 프로세스일 수 있고, 이 프로세스에 의해, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 제거하도록 액체의 에천트가 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)에 적용된다. 액체 애천트는 디핑(dipping) 프로세스를 이용해서 적용될 수 있고, 스프레이-온(spray-on) 프로세스, 퍼들(puddle) 프로세스, 이 프로세스들의 조합 등이 대안적으로 활용될 수 있다.
일 실시예에서, 액체 에천트는 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 제거하도록 선택된다. 따라서, 정확한 액체 에천트는 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 위해 선택된 물질들에 적어도 부분적으로 달려 있다. 하지만, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)이 폴리실리콘을 포함하는 특정 실시예에서, 액체 에천트는 NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O 및/또는 등을 포함한다. 추가적으로, 액체 에천트는 예를 들면, 약 140초와 같은, 약 50초 내지 약 200초 사이의 시간 동안 예를 들면 45 ℃와 같은, 약 10 ℃ 내지 약 60 ℃ 사이의 온도로 적용될 수 있다.
하지만, 제2 복수의 핀들(113) 위의 제2 더미 게이트 물질(116)이 제1 복수의 핀들(107) 위의 제1 더미 게이트 물질(111)보다 두껍기 때문에, 제1 더미 게이트 물질(111)이 제2 더미 게이트 물질(116)보다 두꺼운 상황에서, 제1 더미 게이트 물질(111)의 모두가 제거된 것을 보장하도록, 습식 에칭을 계속해야 하는 대신에, 제2 더미 게이트 물질(116)이 완전히 제거되자마자 습식 에칭 프로세스가 종료될 수 있다. 이때 습식 에칭 프로세스를 중지할 수 있음에 따라, 그렇지 않은 경우 습식 에칭 프로세스 동안 발생할 손상이 회피될 수 있다. 특히, 제1 복수의 핀들(107) 위의 제1 더미 게이트 물질(111)이 제2 복수의 핀들(113) 위의 제2 더미 게이트 물질(116)보다 두꺼운 두께를 갖게 하는 에칭 프로세스가 활용될 때, 제1 더미 게이트 물질(111)의 모두가 제1 복수의 핀들(107) 위에서부터 제거되는 것을 보장하도록 활용되는 습식 에칭이 제2 복수의 핀들(113) 위에서부터 제2 더미 게이트 물질(116)의 모두를 제거하고, 기저의 제2 게이트 유전체(115)를 손상하도록 진행될 것이다.
하지만, 도 2에 대해서 위에서 설명한 바와 같이 에칭 프로세스를 수행함으로써, 제1 더미 게이트 물질(111)보다, 제거할 제2 더미 게이트 물질(116)의 더 두꺼운 두께가 존재한다. 따라서, (제1 더미 게이트 물질(111)이 이미 제거되었기 때문에) 제2 더미 게이트 물질(116)이 제거된 지점(point)을 지나서 습식 에칭을 계속할 필요가 없고, 프로세스는 기저 제2 게이트 유전체(115) 상에서 발생하는 손상 이전에 정지될 수 있어서, 제2 게이트 물질(115)을 "퇴적된(as deposited)" 상태로 남게 한다. 제2 더미 게이트 물질(116)의 제거에 의해 야기된 손상량(amount of damage)을 감소시킴으로써, 전압 브레이크다운(voltage breakdown)이 더 잘 제어될 수 있고, 핀펫의 전체 신뢰도가 향상될 수 있다. 이런 사실은, 대량 생산하기 위해 무손상(damage free) 장치를 제조할 때 더 큰 프로세스 윈도우(process window)와 더 큰 신뢰도를 허용한다.
도 5는, 일단 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)이 제거되었으면, 제1 게이트 전극(501)과 제2 게이트 전극(503)이 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)을 대체시키도록 형성되는 것을 예증한다. 일 실시예에서, 제1 게이트 전극(501)과 제2 게이트 전극(503)은 자신들이 활용될 장치를 위해 적절한 물질로 형성된다. 제1 게이트 전극(501)과 제2 게이트 전극(503)이 (반도체 기판(105) 내에서 연관된 소스/드레인 영역들과 함께) NMOS 장치를 위해 이용될 일 실시예에서, 제1 게이트 전극(501)과 제2 게이트 전극(503)은 NMOS 장치를 위해 적절한 게이트 전극 물질을 포함하고, 예를 들면, 알루미늄, 티타늄, 티타늄 알루미늄, 또는 탄탈륨이 활용될 수 있다. 하지만, 알루미늄 실리콘 구리 또는 알루미늄 구리와 같은, 임의의 다른 적절한 전도성 물질이 대안적으로 활용될 수 있다. 일 실시예에서, 제1 게이트 전극(501)과 제2 게이트 전극(503)이 예를 들면, 퇴적 프로세스를 이용해서 형성될 수 있다. 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)의 제거에 의해 남겨진 개구가 채워지고/채워지거나 오버필될 때까지 퇴적 프로세스가 계속될 것이다.
일단 채워졌으면, 제1 더미 게이트 물질(111)과 제2 더미 게이트 물질(116)에 의해 남겨진 개구 외부에 위치한 과잉 물질을 제거하도록 평탄화 프로세스가 수행된다. 일 실시예에서, 평탄화 프로세스는 CMP 프로세스이고, 이 프로세스에서 화학 물질과 연마제가 제거할 제1 게이트 전극(501)과 제2 게이트 전극(503)의 물질과 반응하고 이 물질을 연마하도록 활용되고, 제1 게이트 전극(501)과 제2 게이트 전극(503)을 제1 스페이서(121) 및 제2 스페이서(123)와 평탄화되도록 하여, 제1 게이트 전극(501)과 제2 게이트 전극(503)을 형성하게 한다. 하지만, 임의의 적절한 평탄화 프로세스가 대안적으로 활용될 수 있다.
도 6a는 위에서 설명된 프로세스를 활용하는 브레이크다운 전압의 도표와, 건식 에칭/습식 에칭 조합의 다른 유형에 대한 개선을 예증한다. 먼저 도 6a를 보면, 수평축은 상이한 웨이퍼들 상에서 수행되는 상이한 테스트 런(run)들을 예증하고, 런들 4 내지 6은 본 명세서에서 설명된 실시예들을 활용하는 런들이다. 런들 1 내지 3과 7 내지 12는 본 명세서에서 설명되는 실시예들 없이 제조되는 장치들을 예증한다. 수직 축을 따라, NMOS IO 장치들의 브레이크다운 전압이 표시된다. 이 테스트들에서 볼 수 있는 바와 같이, 저압, 고 유속 건식 에칭 프로세스(도 6a에서 601로 표시된 박스에 의해 표시됨)는 다른 에칭 프로세스에 비해 상당한 개선을 갖는 장치의 형성을 허용한다. 예를 들면, 다른 에칭 프로세스는 6 볼트를 초과할 수 없는 반면에, 습식 에칭과 조합해서 저압, 고 유속 건식 에칭을 활용하는 장치는 지속적으로 7 볼트를 초과한다.
도 6b는 저압, 고 유속 건식 에칭 프로세스를 활용하는 장치 상에서 추가적인 테스트의 도표를 예증한다. 이 도표에서, 수평축은 1 볼트 내지 9 볼트의 브레이크다운 전압의 파라미터값을 예증하는 한편, 수직축은 웨이퍼 상에 형성되는 장치를 위한 통과(passing)의 퍼센트를 표시한다. 이 도표 내의 곡선 각각은 본 명세서에서 설명된 저압 고 유속 건식 에칭 프로세스를 이용해서 형성된 하나의 웨이퍼를 표시한다. 추가적으로, 603으로 표시된 라인은 통과 실패 문턱값(pass-fail threshold)을 표시하고, 라인(603) 위에 남아 있는 웨이퍼는 통과한다. 도시된 바와 같이, 저압, 고 유속 건식 에칭 프로세스를 활용하는 웨이퍼는 브레이크다운 전압 테스트를 쉽게 통과한다.
도 6c는 저압 고 유속 건식 에칭 프로세스를 이용해서 남아있는 폴리의 웨이퍼 전체에 걸친 분포(across-wafer distribution)를 예증하는 테스트 결과를 예증한다. 도시된 바와 같이, 전체 웨이퍼에 걸쳐, 저압 고 유속 건식 에칭 프로세스 후에 남아 있는 폴리의 양은 34.98 nm 내지 41.36 nm 일 수 있다.
일 실시예에 따라, 반도체 장치는 제1 영역과 제2 영역을 갖는 반도체 기판을 포함하고, 제1 영역은 짧은 게이트 길이 장치를 위한 제1 핀을 포함하고, 제2 영역은 긴 게이트 길이 장치를 위한 제2 핀을 포함한다. 제1 더미 물질은 제1 영역 위에 있고, 제1 더미 물질은 반도체 기판으로터 제1 거리만큼 연장한다. 제2 영역 위에 제2 더미 물질은 반도체 기판으로부터 제2 거리만큼 연장하고, 제2 거리는 제1 거리보다 길다.
다른 실시예에 따라, 반도체 기판 위에 제1 복수의 핀들과 반도체 기판 위에 제2 복수의 핀들을 포함하는 반도체 장치가 제공된다. 제1 유전 물질이 제1 복수의 핀들 위에 있고, 제2 유전 물질은 제2 복수의 핀들 위에 있고, 제1 유전 물질은 제2 복수의 핀들 위의 제2 유전 물질의 제2 두께보다 작은, 제1 복수의 핀들 위에 제1 두께를 가진다.
또 다른 실시예에 따라, 반도체 기판의 제1 영역을 격리시키는 제1 격리 영역을 포함하는 반도체 장치가 제공된다. 제1 복수의 핀들은 반도체 기판의 제1 영역 내에 있고, 제1 게이트 유전체는 제1 복수의 핀들의 각각의 핀 위에 있으며, 제1 게이트 유전체는 제1 게이트 길이를 가진다. 제1 더미 물질은 제1 게이트 유전체와 정렬되고, 제1 게이트 유전체 위에 있고, 제1 더미 물질은 반도체 기판의 주 표면(major surface)에 수직한 제1 방향에서 제1 게이트 유전체로부터 제1 거리만큼 연장한다. 제2 격리 영역은 반도체 기판의 제2 영역을 격리시킨다. 제2 복수의 핀들은 반도체 기판의 제2 영역 내에 있고, 제2 복수의 핀들은 제1 복수의 핀들과 동일한 높이를 가진다. 제2 게이트 유전체는 제2 복수의 핀들 중 각각의 핀 위에 있고, 제2 게이트 유전체는 제1 게이트 길이보다 긴 제2 게이트 길이를 가진다. 제2 더미 물질은 제2 게이트 유전체와 정렬되고, 제2 게이트 유전체 위에 있고, 제2 더미 물질은 제1 거리보다 긴, 제2 게이트 유전체로부터 제1 방향으로 제2 거리만큼 연장한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (6)

  1. 반도체 장치에 있어서,
    반도체 기판 위의 제1 복수의 핀들;
    상기 반도체 기판 위의 제2 복수의 핀들;
    상기 제1 복수의 핀들 위의 제1 유전 물질; 및
    상기 제2 복수의 핀들 위의 제2 유전 물질을
    포함하고,
    상기 제1 유전 물질은, 상기 제2 복수의 핀들 위의 상기 제2 유전 물질의 제2 두께보다 작은, 상기 제1 복수의 핀들 위의 제1 두께를 갖는 것인, 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 두께는 10Å과 500Å 사이인, 반도체 장치.
  3. 제2 항에 있어서, 상기 제2 두께는 10Å과 500Å 사이인, 반도체 장치.
  4. 제1 항에 있어서, 상기 제1 유전물질 및 상기 제1 복수의 핀들 사이의 제 1 게이트 유전체를 더 포함하는, 반도체 장치.
  5. 제4항에 있어서, 제2 유전물질 및 제2 복수의 핀들 사이의 제2 게이트 유전체를 더 포함하고, 상기 제 2 게이트 유전체는 상기 제 1 게이트 유전체보다 긴 게이트 길이를 가지는, 반도체 장치.
  6. 제1항에 있어서, 상기 제1 유전 물질에 의해 덮히지 않은 상기 제1 복수의 핀들의 부분 위에 배치된 스페이서를 더 포함하는, 반도체 장치.
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