CN105576028B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件。根据一些实施例，从第一多个鳍部和第二多个鳍部上方去除导电材料，其中，第一多个鳍部位于短栅极长度区域内，而第二多个鳍部位于长栅极长度区域内。通过首先利用至少一种蚀刻剂的低压和高流速的干蚀刻来执行去除，这使得导电材料在第二多个鳍部上方具有的厚度大于在第一多个鳍部上方的厚度。如此，当湿蚀刻用于去除剩余导电材料时，不会损伤第二多个鳍部和导电材料之间的介电材料。

Description

半导体器件及其制造方法
优先权和相关参考
本申请要求于2014年8月7日提交的标题为“FinFET Device and Methods ofMaking Same”的美国临时申请第62/034,451号的权益，其内容结合于此作为参考。
技术领域
本发明总体涉及半导体领域，更具体地，涉及鳍式场效应晶体管(FinFET)及其制造方法。
背景技术
半导体器件用于大量电子设备(诸如计算机，手机等)。半导体器件通常包括通过以下方法形成在半导体晶圆上的集成电路：在半导体晶圆上方沉积许多类型的薄膜材料，并且图案化薄膜材料以形成集成电路。集成电路通常包括场效应晶体管(FET)。
传统地，在集成电路中一直使用平面FET。然而，由于现代半导体工艺密度的一直增加和减小封装的需求，当平面FET的尺寸减小时，通常会产生许多问题。这些问题中的一些包括亚阈值摆幅劣化、显著的漏致势垒降低(DIBL)、器件特性的波动和漏电流。
研究鳍式场效应晶体管(FinFET)来克服这些问题中的一些。然而，FinFET晶体管在制造工艺期间具有其自身的缺陷和问题。因此，目前进行研究来改进FinFET的制造，从而克服随着它们的尺寸的减小而引发的问题。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：半导体衬底，具有第一区域和第二区域，其中，第一区域包括用于短栅极长度器件的第一鳍部，第二区域包括用于长栅极长度器件的第二鳍部；第一伪材料，位于第一区域上方，第一伪材料以第一距离远离半导体衬底延伸；以及第二伪材料，位于第二区域上方，第二伪材料以第二距离远离半导体衬底延伸，第二距离大于第一距离。
优选地，该半导体器件还包括：第一隔离区域，至少部分地限定第一区域，第一伪材料在第一隔离区域下方凹陷。
优选地，该半导体器件还包括：第一间隔件，与第一隔离区域和第一伪材料物理接触。
优选地，该半导体器件还包括：第二隔离区域，至少部分地限定第二区域。
优选地，该半导体器件还包括：第二间隔件，与第二隔离区域和第二伪材料物理接触。
优选地，第二距离比第一距离大约
优选地，第一伪材料包括非晶硅。
优选地，第一伪材料包括金属。
根据本发明的另一方面，提供了一种半导体器件，包括：第一多个鳍部，位于半导体衬底上方；第二多个鳍部，位于半导体衬底上方；第一介电材料，位于第一多个鳍部上方；以及第二介电材料，位于第二多个鳍部上方，其中，第一介电材料在第一多个鳍部上方具有第一厚度，第二介电材料在第二多个鳍部上方具有第二厚度，第一厚度小于第二厚度。
优选地，第一厚度在大约和大约之间。
优选地，第二厚度在大约和大约之间。
优选地，该半导体器件还包括：第一栅极介电质，位于第一介电材料和第一多个鳍部之间。
优选地，该半导体器件还包括：第二栅极介电质，位于第二介电材料和第二多个鳍部之间，其中，第二栅极介电质的栅极长度大于第一栅极介电质的栅极长度。
优选地，该半导体器件还包括：间隔件，位于第一多个鳍部的没有被第一介电材料覆盖的部分上方。
根据本发明的又一方面，提供了一种半导体器件，包括：第一隔离区域，隔离半导体衬底的第一区域；第一多个鳍部，在半导体衬底的第一区域内；第一栅极介电质，位于第一多个鳍部的对应鳍部上方，其中，第一栅极介电质具有第一栅极长度；第一伪材料，与第一栅极介电质对齐且位于第一栅极介电质上方，第一伪材料从第一栅极介电质开始沿垂直于半导体衬底的主面的第一方向延伸第一距离；第二隔离区域，隔离半导体衬底的第二区域；
第二多个鳍部，位于半导体衬底的第二区域内，其中第二多个鳍部具有与第一多个鳍部相同的高度；第二栅极介电质，位于第二多个鳍部的对应鳍部上方，第二栅极介电质的第二栅极长度大于第一栅极长度；以及第二伪材料，与第二栅极介电质对齐并位于第二栅极介电质上方，第二伪材料从第二栅极介电质开始沿第一方向延伸第二距离，第二距离大于第一距离。
优选地，第一伪材料包括第一材料，并且第二伪材料包括第一材料。
优选地，第一材料是介电质。
优选地，第一材料是金属。
优选地，第一栅极长度在大约5nm和大约50nm之间。
优选地，第二栅极长度在大约51nm和500nm的范围内。
附图说明
当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1示出了根据一些实施例的位于鳍部上方的导电材料。
图2示出了根据一些实施例的蚀刻室。
图3示出了根据一些实施例的蚀刻工艺以凹陷导电材料。
图4示出了根据一些实施例的湿蚀刻以去除剩余的导电材料。
图5示出了根据一些实施例的沉积栅电极材料。
图6A至图6C示出了根据一些实施例的表示实施例的改善和测试的图表。
具体实施方式
以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述可因此进行类似的解释。
现在将描述关于在形成FinFET晶体管的工艺中从多个鳍部上方去除多晶硅的实施例。然而，本文所描述的实施例可用于各种可选去除工艺。
现在参照图1A和图1B，图1B是图1A的沿着线B-B’截取的截面图，图1A和图1B示出了半导体衬底105的第一区域101和半导体衬底105的第二区域103。在一个实施例中，半导体衬底105可包括例如掺杂或非掺杂的体硅或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘体层上的半导体材料层(诸如，硅)。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。绝缘层被设置在衬底(通常为硅或玻璃衬底)上。还可以使用其他衬底，诸如，多层或梯度衬底。
在半导体衬底105的第一区域101中，将形成具有短栅极长度(Lg)的半导体器件。在一个实施例中，具有短栅极长度的半导体器件可以是诸如多栅极晶体管的半导体器件，其具有大约5nm和大约50nm之间的栅极长度，诸如大约16nm。
在半导体衬底105的第二区域103中，将形成具有比第一区域101内的那些器件的栅极长度长的半导体器件。在一个实施例中，半导体器件可以例如是具有较长栅极长度的I/O器件，其可以具有例如在大约51nm和大约500nm之间的栅极长度，诸如大约240nm。然而，可以选择使用任何适当的栅极长度，只要其比第一区域101内的半导体器件长即可。
第一隔离区域102可形成在半导体衬底105的第一区域101内以隔离半导体衬底105的各个区域，诸如将第一区域101与第二区域103隔离。在一个实施例中，可以首先通过蚀刻半导体衬底105以在半导体衬底105内形成一个或多个沟槽来形成第一隔离区域102。一旦形成沟槽，就可以用例如介电衬层117来对沟槽加衬。介电衬层117例如可以为使用诸如热氧化、化学汽相沉积、物理汽相沉积、它们的组合等工艺而形成的介电材料(诸如氧化硅、氮化硅、氮氧化硅、它们的组合等)，但是可以选择使用任何适当的材料和沉积方法。
一旦用介电衬层117来衬垫沟槽，就可以用介电材料119来填充沟槽的剩余部分以形成第一隔离区域102。在一个实施例中，介电材料119可以是氧化物材料、高密度等离子体(HDP)氧化物等，并且可以使用诸如化学汽相沉积或物理汽相沉积的工艺来沉积，但是可以选择使用任何适当的材料和制造方法。
在一个实施例中，可以沉积介电材料119以填充和过填充沟槽，使得在该工艺点处，介电材料119的过量材料可以位于沟槽的外部和半导体衬底105的上方。为了去除介电材料119的过量材料并且隔离沟槽内的介电材料119，可以使用研磨和化学机械抛光工艺，从而利用蚀刻剂和研磨剂来去除介电材料119的过量材料并且使介电材料119与半导体衬底105平齐。
一旦形成第一隔离区域102，就可以在第一区域101内形成第一多个鳍部107。可以首先通过在半导体衬底105和第一隔离区域102上方形成图案化掩模(在图1中未单独示出)而由半导体衬底105形成第一多个鳍部107。图案化掩模可以包括具有一个或多个介电层的硬掩模。例如，硬掩模可以是例如通过热氧化、化学汽相沉积(CVD)等形成的二氧化硅层或氮化硅层。可选地，硬掩模可以由诸如氮氧化硅的其他介电材料形成。还可以使用多层硬掩模，包括诸如二氧化硅层和氮化硅层。此外，还可以使用其他材料，诸如金属氮化物、金属氧化物等。例如，硬掩模可以由钨形成。
随后，例如使用光刻技术来对图案化掩模进行图案化。通常，光刻技术包括沉积光刻胶材料并且依照图案来辐照光刻胶材料。此后，使光刻胶材料显影以去除光刻胶材料的一部分。在诸如蚀刻的后续工艺步骤期间，剩余的光刻胶材料保护下面的材料。在这种情况下，光刻胶材料用于形成图案化掩模来限定隔离沟槽的图案。一旦形成了图案化掩模，就可以使用消减蚀刻工艺以及图案化掩模来形成第一多个鳍部107。例如，可以蚀刻半导体衬底105的曝光部分而由半导体衬底105形成第一多个鳍部107。在一个实施例中，例如可以通过HBr/O2、HBr/Cl2/O2或SF6/C12来蚀刻半导体衬底105。在一个实施例中，可以图案化第一多个鳍部107，使其最终被用于半导体器件(诸如，具有短栅极长度的多栅极晶体管)的沟道。
一旦形成了第一多个鳍部107，就可以在第一多个鳍部107上方形成第一栅极介电质109。在一个实施例中，第一栅极介电质109可以包括诸如二氧化硅或氮氧化硅的材料，其厚度在大约3埃至大约100埃的范围内，诸如大约10埃。第一栅极介电质109可选择由高介电常数(高k)材料(例如，其相对介电常数大于约5)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合，其等效氧化物厚度为大约0.5埃至大约100埃，诸如大约10埃以下。此外，还可以将二氧化硅、氮氧化硅和/或高k材料的任意组合用于第一栅极介电质109。可以使用诸如热氧化、化学汽相沉积、溅射等工艺来形成第一栅极介电质109。
一旦形成了第一栅极介电质109，就可以在第一多个鳍部107和第一栅极介电质109上方形成第一伪栅极材料111，并且该第一伪栅极材料可以被形成为填充或过填充各第一隔离区域102之间的区域。第一伪栅极材料111可以包括诸如掺杂或非掺杂的多晶硅(或非晶硅)、金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、其他导电材料、它们的组合等材料。在第一伪栅极材料111为多晶硅的实施例中，可以通过低压化学汽相沉积(LPCVD)将掺杂或非掺杂多晶硅沉积到大约至大约(诸如大约)的范围内的厚度来形成第一伪栅极材料111。
一旦第一伪栅极材料111被形成为填充或过填充各第一隔离区域102之间的区域，就可以去除第一伪栅极材料111中位于各第一隔离区域102之间的区域外部的过量材料并且可以使第一伪栅极材料111与第一隔离区域102的顶面平齐。在一个实施例中，可以使用化学机械抛光(CMP)工艺来去除过量的第一伪栅极材料111，从而使用蚀刻剂和研磨剂以及研磨垫来使过量材料发生反应并且将其研磨去除直到第一伪栅极材料111与第一隔离区域102平齐。然而，可选择使用其他适当的平坦化方法，诸如研磨或一个或多个蚀刻工艺。
在平坦化之后，第一伪栅极材料111可以被图案化为最终用于限定第一栅电极501(未在图1A和图1B中示出，但下面参照图5进行了说明和讨论)的形状。在一个实施例中，第一伪栅极材料111可以被图案化以具有第一栅极长度(Lg1)，其是大约5nm和大约50nm之间(诸如大约16nm)的短栅极长度。例如使用光刻工艺来图案化第一伪栅极材料111，通过涂覆、辐照和显影光刻胶以形成掩模，然后该掩模用于去除第一伪栅极材料111的暴露部分，从而露出下面的第一栅极介电质109。
可选地，此时可以去除第一栅极介电质109的暴露部分以露出下面的第一多个鳍部107。在一个实施例中，可以使用干蚀刻工艺并且将第一伪栅极材料111用作掩模来去除第一栅极介电质109的暴露部分(未被第一伪栅极材料111覆盖的那些部分)。然而，可选择使用任何适当的工艺。
一旦第一栅极介电质109被图案化，就可以形成第一间隔件121。第一间隔件121可以形成在第一伪栅极材料111和第一栅极介电质109的相对两侧上。在一个实施例中，可以通过在先前形成的结构上毯式沉积间隔件层(未示出)来形成第一间隔件121。间隔件层可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)来形成。然后，诸如通过一次或多次蚀刻以从该结构的水平面处去除间隔件层来图案化第一间隔件121。
在第二区域103中，可以在一个工艺中设置第二隔离区域104、第二多个鳍部113、第二栅极介电质115和第二伪栅极材料116，以最终形成有源器件，诸如具有长栅极长度的多栅极晶体管。在一个实施例中，可以类似于上述第一隔离区域102、第一多个鳍部107、第一栅极介电质109和第一伪栅极材料111来形成第二隔离区域104、第二多个鳍部113、第二栅极介电质115和第二伪栅极材料116。此外，在一些实施例中，与第一隔离区域102、第一多个鳍部107、第一栅极介电质109和第一伪栅极材料111同时地形成第二隔离区域104、第二多个鳍部113、第二栅极介电质115和第二伪栅极材料116，但是可选择使用任何适当的方法。
然而，一旦形成了第二伪栅极材料116并且与第二隔离区域104平齐，就可以图案化第二伪栅极材料116以形成将最终用于限定第二栅电极503(图1A和图1B中未示出但下面参照图5进行了说明和讨论)的形状。在一个实施例中，第二伪栅极材料116被图案化为具有第二栅极长度(Lg2)，该长度是大约51nm和大约500nm之间的大栅极长度，诸如大约240nm。
一旦第二伪栅极材料116被图案化，就可以在第二伪栅极材料116的相对两侧上形成第二间隔件123。在一个实施例中，可以用与上述第一间隔件121类似的方法和类似材料来形成第二间隔件123。然而，可选择使用任何适当的工艺。
图2示出了通过将半导体衬底105(以及第一伪栅极材料111和第二伪栅极材料116)放入蚀刻系统201(诸如图2所示的蚀刻系统)而去除第一伪栅极材料111和第二伪栅极材料116的工艺的开始阶段。在一个实施例中，蚀刻系统201可包括蚀刻剂传送系统203，其可以将一种或多种气体蚀刻剂传输至蚀刻室204。蚀刻剂传送系统203件通过蚀刻剂控制器213和歧管205将各种所需的蚀刻剂提供给蚀刻室204。蚀刻剂传送系统203还可以通过控制载气通过蚀刻剂传送系统203时的流率和压力来帮助控制蚀刻剂进入蚀刻室204的流速。
在一个实施例中，蚀刻剂传送系统203可包括多个蚀刻剂供应器211以及载气供应器207。此外，虽然在图2中仅示出了两个蚀刻剂供应器211，但这只是为了清楚，可以使用任何数量的蚀刻剂供应器211，诸如一个蚀刻剂供应器211针对蚀刻系统201中期望使用的一种蚀刻剂。例如，在使用五种不同的蚀刻剂的实施例中，可以具有五个不同的蚀刻剂供应器211。
各个蚀刻剂供应器211中的每一个都可以是诸如气体存储罐的容器，其位于蚀刻室204本地或者远离蚀刻室204。可选地，蚀刻剂供应器211可以是独立地制备和传送所需蚀刻剂的设备。可以将产生所需蚀刻剂的任何适当的来源(source)用作蚀刻剂供应器211，并且所有这些来源均完全包括在实施例的范围内。
在一个实施例中，各个蚀刻剂供应器211通过具有第一阀门208的第一管线202向蚀刻剂控制器213提供蚀刻剂。第一阀门208受控制器227控制，其中控制器227控制和调节引向蚀刻室204的各种蚀刻剂和载气。
载气供应器207可以提供所需的载气或稀释气体，其可有助于将各种所需的蚀刻剂推动至或“承运”至蚀刻室204。载气可以是惰性气体或不与蚀刻剂本身或蚀刻剂反应的副产品发生反应的其他气体。例如，载气可以是氮气(N2)、氦气(He)、氩气(Ar)、它们的组合等，尽管还可选择使用其他适当的载气。
载气供应器207或稀释气体供应器可以是诸如气体存储罐的容器，其位于蚀刻室204本地或者远离蚀刻室204。可选地，载气供应器207可以是独立地制备载气并且将其传送至蚀刻剂控制器213的设备。可以将产生载气的任何适当的来源用作载气供应器207，并且所有这些来源均包括在实施例的范围内。载气供应器207可以通过具有第二阀门206的第二管线210向蚀刻剂控制器213提供所需的载气，其中第二管线210将载气供应器207连接至第一线202。第二阀门206也被控制器227所控制，控制器227控制并调节引向蚀刻室204的各种蚀刻剂和载气。一旦将各管线组合，各个管线就可以被导向蚀刻剂控制器213从而可受控地进入蚀刻室204。
蚀刻室204可以是适合于散布蚀刻剂并且使蚀刻剂与半导体衬底105接触的任何期望的形状。在图2所示实施例中，蚀刻室204具有圆柱形的侧壁和底部。然而，蚀刻剂204不限于圆柱形，而是可选择使用其他任何形状，诸如中空方管、八角形等。此外，蚀刻室204可以被由与各种工艺材料不发生反应的材料制成的蚀刻室壳体215所包围。如此，虽然蚀刻室壳体215可以是任何耐受蚀刻工艺中所涉及的化学物和压力的适当材料，但在一个实施例中，蚀刻室壳体215可以是钢、不锈钢、镍、铝、它们的合金、它们的组合等。
此外，蚀刻室204和安装平台245可以是集群工具系统(未示出)的一部分。集群工具系统可以与自动装卸系统协作，以在蚀刻工艺之前将半导体衬底105定位和放置在蚀刻室204中，并且在蚀刻工艺期间定位和保持半导体衬底105，以及在蚀刻工艺之后从蚀刻室204取出半导体衬底105。
在蚀刻室204内定位安装平台245来在蚀刻工艺期间定位和控制半导体衬底105。安装平台245可以使用夹钳、真空压力和/或静电力的组合来保持半导体衬底105，并且还可以包括加热和冷却机制以控制工艺期间半导体衬底105的温度。在具体实施例中，安装平台245可以包括四个冷却区域，诸如内部温度区域、中间内部温度区域、中间外部温度区域和外部温度区域(未单独示出)，从而在蚀刻工艺期间加热和冷却半导体衬底105。各种温度区域可以使用气体或液体传热材料，以在蚀刻工艺期间精确控制半导体衬底105的温度，但是可选择使用任何适当数量的加热和冷却区域。
此外，安装平台245可包括连接至第一RF发生器222的第一电极220。第一电极220可以在蚀刻工艺期间通过第一RF发生器222(受控制器227的控制)被电偏置为RF电压。通过被电偏置，第一电极220用于向引入的蚀刻剂提供偏压并且帮助激发它们成为等离子体。此外，第一电极220还用于在蚀刻工艺期间通过保持偏压来保持等离子体。
此外，虽然在图2中示出了单个安装平台245，但这仅是为了清楚而不用于限制。相反，可以在蚀刻室204内包括任何数量的安装平台245。如此，可以在单次蚀刻工艺期间蚀刻多个半导体衬底。
此外，蚀刻室204包括喷头229。在一个实施例中，喷头229接收来自歧管205的各种蚀刻剂并帮助将各种蚀刻剂散布至蚀刻室204中。喷头229可以被设计为均匀地散布蚀刻剂，以使得可由不均匀散布所引起的不期望的工艺条件最小化。在一个实施例中，喷头229可具有圆形设计，同时开口均匀地分布在喷头229上以将期望的蚀刻剂散布到蚀刻室204中。
蚀刻室204还包括用作等离子体发生器的上电极221。在一个实施例中，等离子体发生器可以是变压器耦合的等离子体发生器，并且例如可以为线圈。该线圈可以附接至第二RF发生器223，该发生器用于向上电极221(受控制器227的控制)提供电能来在引入反应蚀刻剂期间激发等离子体。
然而，虽然上面将上电极221描述为变压器耦合的等离子体发生器，但实施例不限于变压器耦合的等离子体发生器。相反，可选择使用任何适当的生成等离子体的方法，诸如电感耦合等离子体系统、磁性增强反应离子蚀刻、电子回旋共振、远程等离子体发生器等。所有这些方法均包括在实施例的范围内。
蚀刻室204还连接至真空泵225。在一个实施例中，真空泵225受控制器227的控制，并且可用于将蚀刻室204内的压力控制为期望压力。此外，一旦完成了蚀刻工艺，真空泵225就可用于排空蚀刻室204以为取出半导体衬底105做准备。
为了开始去除第一伪栅极材料111和第二伪栅极材料116，可通过将半导体衬底105放置在安装平台145上来开始工艺。一旦就位，就可以执行初始清洁工艺以从第一伪栅极材料111和第二伪栅极材料116的暴露面处去除任何不期望的残留物(例如，氮化硅)和任何不期望的氧化材料。在一个实施例中，可通过开始将蚀刻室204的压力降低到大约3mtorr到大约7mtorr之间的压力(诸如大约5mtorr)来进行初始清洁工艺。此外，可以设置安装平台245内的各温度区域，使得内部温度区域在大约20℃和大约60℃之间(诸如大约40℃)，中间内部温度区域被设置为大约20℃和大约60℃之间(诸如大约40℃)，中间外部温度区域被设置为大约35℃和大约75℃之间(诸如大约55℃)，以及外部温度区域被设置为大约40℃和大约80℃之间(诸如大约60℃)。
一旦已经设置了温度和压力，就可以通过控制器227开始初始清洁工艺，其将一个蚀刻剂供应器211连接至蚀刻室204并将诸如CF4的第一清洁蚀刻剂导向歧管205和蚀刻室204内。在一个实施例中，控制器227可以与第一清洁蚀刻剂一起另外添加第一稀释气体或第一载气(诸如氩气)。可以在大约10sccm和大约30sccm之间(诸如大约20sccm)的速率来引入第一清洁蚀刻剂，同时可以在大约30sccm和大约50sccm之间(诸如大约40sccm)的速率引入第一稀释气体。
在蚀刻室204内，第一清洁蚀刻剂可以被激发成等离子体以用于反应离子蚀刻工艺。在一个实施例中，可以通过控制器227向第二RF发生器223发送信号来为上电极221提供大约150W和大约250W之间(诸如大约200W)的功率来激发第一清洁蚀刻剂。此外，变压器耦合电容调谐(TCCT)参数可以被设置在大约0.1和大约1.0之间，诸如大约0.2。控制器227还可以向第一RF发生器222发送信号来为第一电极220提供偏压。在一个实施例中，第一RF发生器222提供大约40V和大约80V之间(诸如大约60V)的偏压，并且利用相等的注入比(injection ratio)。
一旦等离子体被激发，就可以保持上述工艺条件以将第一伪栅极材料111和第二伪栅极材料116暴露于蚀刻室204内生成的等离子体。在一个实施例中，保持工艺条件并且暴露第一伪栅极材料111和第二伪栅极材料116至大约5秒和大约20秒之间(诸如大约12秒)的时间段。
在已经执行初始清洁工艺之后，蚀刻剂控制器213可停止第一清洁蚀刻剂和第一稀释气体流入蚀刻室204，从而停止初始清洁工艺。一旦初始清洁工艺停止，就可以在引入蚀刻剂的第一蚀刻组合之前或期间改变蚀刻室204内的条件。在一个实施例中，可以改变蚀刻室204内的条件以具有低压，诸如大约5mtorr和大约20mtorr之间的压力(诸如大约11mtorr)。此外，可以设置安装平台245内的各温度区域，使得内部温度区域在大约25℃和大约65℃之间(诸如大约45℃)，中间内部温度区域被设置为大约25℃和大约65℃之间(诸如大约45℃)，中间外部温度区域被设置为大约25℃和大约65℃之间(诸如大约45℃)，以及外部温度区域被设置为大约25℃和大约65℃之间(诸如大约45℃)。
在改变蚀刻室204内的条件之后，控制器227可以通过将一个或多个蚀刻剂供应器211和另一个载气供应器207连接至蚀刻室204以引入蚀刻剂的第一蚀刻组合来开始第一蚀刻工艺。虽然所使用的具体蚀刻剂至少部分地取决于第一伪栅极材料111和第二伪栅极材料116所使用的材料，但在第一伪栅极材料111和第二伪栅极材料116是多晶硅的实施例中，蚀刻剂的第一蚀刻组合可以包括溴化氢(HBr)和氧气(O2)的组合以及诸如氮气(N2)的第二稀释气体。在一个实施例中，以大约2sccm和大约10sccm之间(诸如大约5sccm)的速率引入氧气，并且以大约5sccm和大约25sccm之间(诸如大约15sccm)的速率来引入氮气。
此外，可以以高流速引入溴化氢以帮助相对于第二伪栅极材料116去除第一伪栅极材料111(下面参照图3进行描述)。在一个实施例中，可以以大约100sccm和大约500sccm之间(诸如大约300sccm)的高流速来引入溴化氢。
在蚀刻室204内，蚀刻剂的第一蚀刻组合可以被激发成等离子体以用于反应离子蚀刻工艺。在一个实施例中，可以通过控制器227向第二RF发生器223发送信号以向上电极221提供大约150W和大约550W之间(诸如大约350W)的功率来激发蚀刻剂的第一蚀刻组合。此外，变压器耦合电容调谐(TCCT)参数可以被设置为大约0.1和大约2.6之间，诸如大约1.9。控制器227还可以向第一RF发生器222发送信号以向第一电极220提供偏压。在一个实施例中，第一RF发生器222提供大约60V和大约180之间(诸如大约130V)的偏压，并且使用相等的注入比。
一旦等离子体被激发，就可以保持上述工艺条件以将第一伪栅极材料111和第二伪栅极材料116暴露于蚀刻室204内生成的等离子体，并且去除第一伪栅极材料111和第二伪栅极材料116的暴露部分。在一个实施例中，保持工艺条件并且暴露和蚀刻第一伪栅极材料111和第二伪栅极材料116至大约10秒和大约30秒之间(诸如大约22秒)的时间段。
一旦执行了期望时间长度的蚀刻工艺，控制器227就可以停止蚀刻剂的第一蚀刻组合流入蚀刻室204，从而停止第一蚀刻工艺。一旦蚀刻工艺停止，就可以在引入蚀刻剂的清洁蚀刻组合之前或期间改变蚀刻室204内的条件。在一个实施例中，可以改变蚀刻室204内的条件以具有大约30mtorr和大约130mtorr之间的压力，诸如大约80mtorr。此外，可以设置安装平台245内的各温度区域，使得内部温度区域在大约30℃和大约70℃之间(诸如大约50℃)，中间内部温度区域被设置为大约15℃和大约55℃之间(诸如大约35℃)，中间外部温度区域被设置为大约15℃和大约55℃之间(诸如大约35℃)，以及外部温度区域被设置为大约20℃和大约60℃之间(诸如大约40℃)。
在改变蚀刻室204内的条件之后，控制器227可以通过将一个或多个蚀刻剂供应器211和另一个载气供应器207连接至蚀刻室204以引入蚀刻剂的清洁组合来开始第二清洁蚀刻。虽然所使用的具体蚀刻剂至少部分地取决于所使用的材料，但在第一伪栅极材料111和第二伪栅极材料116是多晶硅的实施例中，蚀刻剂的清洁组合可以包括三氟化氮(NF3)和氯气(Cl2)的组合以及诸如氦气的第三稀释气体。在一个实施例中，以大约2sccm和大约10sccm之间(诸如大约5sccm)的速率引入三氟化氮，以大约50sccm和大约130sccm之间(诸如大约90sccm)的速率来引入氯气，以及以大约100sccm和大约300sccm(诸如大约200sccm)的速率来引入氦气。
在蚀刻室204内，蚀刻剂的清洁组合可以被激发成等离子体以用于反应离子蚀刻工艺。在一个实施例中，可通过控制器227向第二RF发生器223发送信号以向上电极221提供大约500W和大约950W之间(诸如大约750W)的功率来激发蚀刻剂的清洁组合。此外，变压器耦合电容调谐(TCCT)参数可以被设置为大约0.1和大约1.0之间，诸如大约0.2，并且使用相等的注入比。
在一个实施例中，控制器227可以向第一电极施加零偏压，以在去除第一伪栅极材料111和第二伪栅极材料116期间辅助清洁保留在侧壁上的任何侧壁残留物。具体地，控制器227可以向第一RF发生器222发送信号以关闭向第一电极220的电压，从而提供零偏压。
一旦等离子体被激发，就可以保持上述工艺条件以将第一伪栅极材料111和第二伪栅极材料116暴露于蚀刻室204内生成的等离子体。在一个实施例中，保持工艺条件并且暴露和清洁第一伪栅极材料111和第二伪栅极材料116至大约5秒和大约12秒之间(诸如大约7秒)的时间段。
现在参照图3，图3示出了上面参照图2描述的初始清洁工艺、第一蚀刻工艺和第二清洁蚀刻之后的第一伪栅极材料111和第二伪栅极材料116。由于第一蚀刻工艺，去除了第一伪栅极材料111的部分和第二伪栅极材料116的部分，使得第一伪栅极材料111和第二伪栅极材料116分别在第一隔离区域102和第二隔离区域104下方凹陷。
然而，通过使用第一蚀刻工艺所使用的低压和高流速的组合，可以反转干蚀刻工艺的加载(loading)。具体地，先前的蚀刻工艺在第一区域101和第二区域103之间引起蚀刻速率的差异，使得第一区域101内的第一伪栅极材料111的厚度大于第二区域103内的第二伪栅极材料116的厚度，导致第一伪栅极材料111和第二伪栅极材料116之间的负加载(negative loading)。
然而，通过使用低压/高流速蚀刻工艺，本文描述的第一蚀刻工艺将去除第一伪栅极材料111的厚度大于去除的第二伪栅极材料116的厚度。例如，在第一伪栅极材料111在第一栅极介电质109上方具有的初始高度且第二伪栅极材料116在第二栅极介电质115上方具有的初始高度的实施例中，可使第一伪栅极材料111凹陷了大约的高度而使第二伪栅极材料116凹陷了大约的高度，形成大约的正加载。在第一伪栅极材料111在第一栅极介电质109上方具有的初始高度且第二伪栅极材料116在第二栅极介电质115上方具有的初始高度的另一实施例中，可使第一伪栅极材料111凹陷了大约的高度而使第二伪栅极材料116凹陷了大约的高度，形成大约的正加载。
例如，在第一多个鳍部107和第二多个鳍部113具有相同高度的实施例中，第一伪栅极材料111在第一栅极介电质109上方具有大约和大约之间(诸如大约)的第一厚度T1。然而，在半导体衬底105的第二区域103内，第二伪栅极材料116可具有大于第一厚度T1的第二厚度T2，诸如在大约和大约之间，诸如大约
图4示出了在第一蚀刻工艺之后使用第二蚀刻工艺以从第一多个鳍部107和第二多个鳍部113上方去除第一伪栅极材料111和第二伪栅极材料116的剩余物。在一个实施例中，第二蚀刻工艺可以是湿蚀刻工艺，从而将液体蚀刻剂施加于第一伪栅极材料111和第二伪栅极材料116以去除第一伪栅极材料111和第二伪栅极材料116。可选择使用浸入工艺、旋涂工艺、搅捡工艺、它们的组合等来施加液体蚀刻剂。
在一个实施例中，选择液体蚀刻剂来去除第一伪栅极材料111和第二伪栅极材料116。如此，具体的液体蚀刻剂至少部分地取决于第一伪栅极材料111和第二伪栅极材料116所选的材料。然而，在第一伪栅极材料111和第二伪栅极材料116包括多晶硅的具体实施例中，液体蚀刻剂可包括NH4OH:H2O2:H2(AMP)、NH2OH、KOH、HNO3:NH4F:H2O等。此外，可以在大约10℃和大约60℃之间(诸如大约45℃)的温度下，施加液体蚀刻剂至大约50秒和大约200秒之间(诸如大约140秒)的时间。
然而，由于第二多个鳍部113上方的第二伪栅极材料116厚于第一多个鳍部107上方的第一伪栅极材料111，所以只要完全去除第二伪栅极材料116就可以结束湿蚀刻工艺，而不是必须在第一伪栅极材料111厚于低温伪栅极材料116的条件下继续湿蚀刻以确保去除所有第一伪栅极材料111。通过能够在此时停止湿蚀刻工艺，可以避免湿蚀刻工艺期间发生的损伤。具体地，当使用了使得第一多个鳍部107上方的第一伪栅极材料111的厚度大于第二多个鳍部113上方的第二伪栅极材料116的蚀刻工艺时，确保从第一多个鳍部107上方去除所有第一伪栅极材料111的湿蚀刻将去除第二多个鳍部113上方的所有的第二伪栅极材料116，并且继续进行而破坏下面的第二栅极介电质115。
然而，通过执行上面参照图2描述的蚀刻工艺，第二伪栅极材料116被去除的厚度大于第一伪栅极材料111。如此，不需要使湿蚀刻继续进行而越过第二伪栅极材料116被去除的时间点(当第一伪栅极材料111已经被去除)，因此可以在损伤下面的第二栅极介电质115之前停止工艺，使得第二栅极介电质115处于“沉积”状态。通过减少由去除第二伪栅极材料116而引起的损伤量，可以更好地控制电压击穿，并且可以提高FinFET的总体可靠性。这使得当大批量生成无损伤器件时实现更大的工艺窗和更高的可靠性。
图5示出了一旦第一伪栅极材料111和第二伪栅极材料116被去除就形成第一栅电极501和第二栅电极503来代替第一伪栅极材料111和第二伪栅极材料116。在一个实施例中，第一栅电极501和第二栅电极503由适合于它们将用于的器件的材料形成。在第一栅电极501和第二栅电极503将用于NMOS器件(以及半导体衬底105内的相关联源极/漏极区域)的实施例中，第一栅电极501和第二栅电极503可以包括适合用于NMOS器件的栅电极材料，诸如可以使用铝、钛、钛铝或钽。然而，可选择使用任何其他适当的导电材料，诸如铝硅铜或铝铜。在一个实施例中，可以使用例如沉积工艺来形成第一栅电极501和第二栅电极503。可以继续沉积工艺直到通过去除第一伪栅极材料111和第二伪栅极材料116而留下的开口被填充和/或过填充为止。
一旦开口被填充，就执行平坦化工艺以去除位于第一伪栅极材料111和第二伪栅极材料116留下的开口外部的过量材料。在一个实施例中，平坦化工艺可以是CMP工艺，其中，使用化学物和研磨剂可以使第一栅电极501和第二栅电极503的材料发生反应并且将其研磨，以使第一栅电极501和第二栅电极503与第一间隔件121和第二间隔件123平齐，从而形成第一栅电极501和第二栅电极503。然而，可选择使用任何适当的平坦化工艺。
图6A示出了利用上述工艺的击穿电压及其相对于其他类型的干蚀刻/湿蚀刻组合的改进的图表。首先参照图6A，横轴表示对不同晶圆执行的测试运行，运行4至6是利用本文描述实施例的运行。运行1至3和7-12表示没有使用本文描述的实施例制造的器件。沿着纵轴表示NMOS IO器件的击穿电压。从这些测试中可以看出，低压、高流速干蚀刻工艺(图6A中通过标示为601的框来表示)允许形成相对于其他蚀刻工艺显著改进的器件。例如，在其他蚀刻工艺不能得到6伏特以上的同时，利用低压、高流速干蚀刻结合湿蚀刻的器件始终在7以上。
图6B示出了利用低压、高流速干蚀刻工艺制造的器件的附加测试的图表。在该图表中，横轴示出了从1伏特到9伏特的击穿电压的参数值，而纵轴表示形成在晶圆上的通过测试的器件的百分比。图表内的每条曲线都表示使用本文描述的低压、高流速干蚀刻工艺形成的一个晶圆。此外，标示为603的线表示通过-失败阈值，其中，线603以上的晶圆则为通过。可以看出，利用低压、高流速干蚀刻工艺的晶圆容易地通过击穿电压测试。
图6C示出了测试结果，其示出了使用低压、高流速干蚀刻工艺后的剩余多晶硅在整个晶圆的分布。可以看出，在整个晶圆中，在低压、高流速干蚀刻工艺之后剩余的多晶硅的量可以在大约34.98nm和41.36nm之间。
根据一个实施例，一种半导体器件包括：半导体衬底，具有第一区域和第二区域，其中，第一区域包括用于短栅极长度器件的第一鳍部，第二区域包括用于长栅极长度器件的第二鳍部。第一伪材料位于第一区域上方，第一伪材料以第一距离远离半导体衬底延伸。第二伪材料位于第二区域上方，第二伪材料以第二距离远离半导体衬底延伸，第二距离大于第一距离。
根据另一实施例，一种半导体器件包括：第一多个鳍部，位于半导体衬底上方；第二多个鳍部，位于半导体衬底上方。第一介电材料位于第一多个鳍部上方，第二介电材料位于第二多个鳍部上方，其中，第一介电材料在第一多个鳍部上方具有第一厚度，第二介电材料在第二多个鳍部上方具有第二厚度，第一厚度小于第二厚度。
根据又一实施例，一种半导体器件包括：第一隔离区域，隔离半导体衬底的第一区域。第一多个鳍部在半导体衬底的第一区域内，第一栅极介电质位于第一多个鳍部的对应鳍部上方，其中，第一栅极介电质具有第一栅极长度。第一伪材料与第一栅极介电质对齐并所述第一栅极介电质上方，第一伪材料以第一距离沿垂直于半导体衬底的主面的第一方向从第一栅极介电质延伸。第二隔离区域隔离半导体衬底的第二区域。第二多个鳍部位于半导体衬底的第二区域内，其中第二多个鳍部具有与第一多个鳍部相同的高度。第二栅极介电质位于第二多个鳍部的对应鳍部上方，第二栅极介电质的第二栅极长度大于第一栅极长度。第二伪材料与第二栅极介电质对齐并位于第二栅极介电质上方。第二伪材料以第二距离沿所述第一方向从第二栅极介电质延伸，第二距离大于第一距离。
上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或改变用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (19)

1.一种半导体器件，包括：
半导体衬底，具有第一区域和第二区域，其中，所述第一区域包括用于短栅极长度器件的第一鳍部，所述第二区域包括用于长栅极长度器件的第二鳍部；
第一伪材料，位于所述第一区域上方，所述第一伪材料以第一距离远离所述半导体衬底延伸；
第二伪材料，位于所述第二区域上方，所述第二伪材料以第二距离远离所述半导体衬底延伸，所述第二距离大于所述第一距离；以及
第二隔离区域，至少部分地限定所述第二区域，所述第二伪材料在所述第二隔离区域下方凹陷。
2.根据权利要求1所述的半导体器件，还包括：第一隔离区域，至少部分地限定所述第一区域，所述第一伪材料在所述第一隔离区域下方凹陷。
3.根据权利要求2所述的半导体器件，还包括：第一间隔件，与所述第一隔离区域和所述第一伪材料物理接触。
4.根据权利要求1所述的半导体器件，还包括：第二间隔件，与所述第二隔离区域和所述第二伪材料物理接触。
5.根据权利要求1所述的半导体器件，其中，所述第二距离比所述第一距离大
6.根据权利要求1所述的半导体器件，其中，所述第一伪材料包括非晶硅。
7.根据权利要求1所述的半导体器件，其中，所述第一伪材料包括金属。
8.一种半导体器件，包括：
第一多个鳍部，位于半导体衬底上方；
第二多个鳍部，位于所述半导体衬底上方；
第一伪栅极材料，位于所述第一多个鳍部上方；
第二伪栅极材料，位于所述第二多个鳍部上方，其中，所述第一伪栅极材料在所述第一多个鳍部上方具有第一厚度，所述第二伪栅极材料在所述第二多个鳍部上方具有第二厚度，所述第一厚度小于所述第二厚度；以及
隔离区域，所述第二伪栅极材料在所述隔离区域下方凹陷，
其中，所述第二伪栅极材料的栅极长度大于所述第一伪栅极材料的栅极长度。
9.根据权利要求8所述的半导体器件，其中，所述第一厚度在和之间。
10.根据权利要求9所述的半导体器件，其中，所述第二厚度在和之间。
11.根据权利要求8所述的半导体器件，还包括：第一栅极介电质，位于所述第一伪栅极材料和所述第一多个鳍部之间。
12.根据权利要求11所述的半导体器件，还包括：第二栅极介电质，位于所述第二伪栅极材料和所述第二多个鳍部之间，其中，所述第二栅极介电质的栅极长度大于所述第一栅极介电质的栅极长度。
13.根据权利要求8所述的半导体器件，还包括：间隔件，位于所述第一多个鳍部的没有被所述第一伪栅极材料覆盖的部分上方。
14.一种半导体器件，包括：
第一隔离区域，隔离半导体衬底的第一区域；
第一多个鳍部，在所述半导体衬底的所述第一区域内；
第一栅极介电质，位于所述第一多个鳍部的对应鳍部上方，其中，所述第一栅极介电质具有第一栅极长度；
第一伪材料，与所述第一栅极介电质对齐且位于所述第一栅极介电质上方，所述第一伪材料从所述第一栅极介电质开始沿垂直于所述半导体衬底的主面的第一方向延伸第一距离；
第二隔离区域，隔离所述半导体衬底的第二区域；
第二多个鳍部，位于所述半导体衬底的所述第二区域内，其中所述第二多个鳍部具有与所述第一多个鳍部相同的高度；
第二栅极介电质，位于所述第二多个鳍部的对应鳍部上方，所述第二栅极介电质的第二栅极长度大于所述第一栅极长度；以及
第二伪材料，与所述第二栅极介电质对齐并位于所述第二栅极介电质上方，所述第二伪材料从所述第二栅极介电质开始沿所述第一方向延伸第二距离，所述第二距离大于所述第一距离，其中所述第二伪材料的顶面低于所述第二隔离区域的顶面。
15.根据权利要求14所述的半导体器件，其中，所述第一伪材料包括第一材料，并且所述第二伪材料包括所述第一材料。
16.根据权利要求15所述的半导体器件，其中，所述第一材料是导电材料。
17.根据权利要求15所述的半导体器件，其中，所述第一材料是金属。
18.根据权利要求14所述的半导体器件，其中，所述第一栅极长度在5nm和50nm之间。
19.根据权利要求18所述的半导体器件，其中，所述第二栅极长度在51nm和500nm的范围内。
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