TWI556431B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI556431B
TWI556431B TW104116191A TW104116191A TWI556431B TW I556431 B TWI556431 B TW I556431B TW 104116191 A TW104116191 A TW 104116191A TW 104116191 A TW104116191 A TW 104116191A TW I556431 B TWI556431 B TW I556431B
Authority
TW
Taiwan
Prior art keywords
fins
region
dielectric
gate
dummy gate
Prior art date
Application number
TW104116191A
Other languages
English (en)
Other versions
TW201607027A (zh
Inventor
張家瑋
巫柏奇
張哲誠
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201607027A publication Critical patent/TW201607027A/zh
Application granted granted Critical
Publication of TWI556431B publication Critical patent/TWI556431B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置
本發明係有關於半導體裝置，特別係有關於一種使用低壓高流速製程製造的半導體裝置。
半導體裝置用於大量的電子裝置中，例如電腦，手機及其他裝置。半導體裝置通常包括積體電路，其藉由在半導體晶圓上沉積許多種類的材料的薄膜，並圖案化材料薄膜，以形成積體電路。積體電路通常包括場效電晶體(field-effect transistors,FETs)。
傳統上，平面FETs已用於積體電路中。然而，隨著現代半導體裝置製程日益增加的密度與佔用空間減少的需求，平面FETs在縮小尺寸時可能遭遇問題。這些問題的一部分包括次臨界擺幅衰變(sub-threshold swing degration)，重大的汲極引發能障下跌(drain induced barrier lowering,DIBL)，裝置特性的變動及漏電。
已經有關於鰭式場效電晶體(fin field-effect transistors,FinFETs)的研究用於克服這些問題。然而，FinFET電晶體在其製造過程中有屬於他們自己的缺點及問題。因此，現有研究正試圖改善FinFETs的製造以克服其微縮尺寸時面臨的問題。
本揭露的一型態係關於一種半導體裝置。半導體裝置包括一第一區域及一第二區域，其中第一區域包括用於一小閘極長度裝置的一第一複數鰭及第二區域包括用於大閘極長度裝置的一第二複數鰭；一第一虛置材料位於第一區域上，第一虛置材料自半導體基底延伸離開一第一距離；及一第二虛置材料位於第二區域上，第二虛置材料自半導體基底延伸離開一第二距離，其中第二距離大於第一距離。
本揭露的另一型態係關於一種半導體裝置。半導體裝置包括一第一複數鰭位於半導體基板上；一第二複數鰭位於半導體基板上；一第一介電材料位於第一複數鰭上；及一第二介電材料位於第二複數鰭上，其中第一介電材料在第一複數鰭上有一第一厚度，其小於第二介電材料在第二複數鰭上的一第二厚度。
本揭露的另一型態係關於一種半導體裝置。半導體裝置包括一第一隔離區隔離一半導體基板的一第一區域；一第一複數鰭，其位於半導體基板的第一區域內；複數第一閘極介電質，其位於對應的第一複數鰭上，其中第一閘極介電質具有一第一閘極長度；一第一虛置材料與第一閘極介電質對準且位於其上，第一虛置材料於與半導體基板的主要表面垂直的一第一方向自第一閘極介電質延伸一第一距離；一第二隔離區隔離該半導體基板的一第二區域；一第二複數鰭，其位於該半導體基板的第二區域內，其中第二複數鰭與第一複數鰭具有一相同高度；複數第二閘極介電質，其位於對應的第二複數鰭上，其中第二閘極介電質具有大於第一閘極長度的一第二閘極長 度；及一第二虛置材料與第二閘極介電質對準且位於其上，第二虛置材料於第一方向自第二閘極介電質延伸大於第一距離的一第二距離。
101‧‧‧第一區域
102‧‧‧第一隔離區域
103‧‧‧第二區域
104‧‧‧第二隔離區域
105‧‧‧半導體基板
107‧‧‧第一複數鰭
109‧‧‧第一閘極介電質
111‧‧‧第一虛置閘極材料
113‧‧‧第二複數鰭
115‧‧‧第二閘極介電質
116‧‧‧第二虛置閘極材料
117‧‧‧介電質襯層
119‧‧‧介電質材料
121‧‧‧第一間隔層
123‧‧‧第二間隔層
201‧‧‧蝕刻系統
202‧‧‧第一管線
203‧‧‧蝕刻劑傳遞系統
204‧‧‧蝕刻腔室
205‧‧‧分流道
206‧‧‧第二氣閥
207‧‧‧承載氣體供應器
208‧‧‧第一氣閥
210‧‧‧第二管線
211‧‧‧蝕刻劑供應器
213‧‧‧蝕刻劑控制器
215‧‧‧蝕刻腔室外罩
220‧‧‧第一電極
221‧‧‧上電極
222‧‧‧第一射頻產生器
223‧‧‧射頻產生器
225‧‧‧真空幫浦
227‧‧‧控制器
229‧‧‧蓮蓬頭
501‧‧‧第一閘極電極
503‧‧‧第二閘極電極
601‧‧‧區塊
603‧‧‧線條
Lg1、Lg2‧‧‧長度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
第1A圖係繪示出根據某些實施例中位於鰭上的導電材料的立體示意圖。
第1B圖係繪示出第1A圖中B-B’線所繪示的剖面示意圖。
第2圖係繪示出根據某些實施例之蝕刻腔室的剖面示意圖。
第3圖係繪示出根據某些實施例之以蝕刻製程凹蝕導電材料的剖面示意圖。
第4圖係繪示出根據某些實施例之以濕蝕刻移除餘留導電材料的的剖面示意圖。
第5圖係繪示出根據某些實施例之沉積閘極電極材料的剖面示意圖。
第6A-6C圖係繪示出根據某些實施例之實施例的改善與測試的關係圖表。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第 一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在...之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
現在將描述關於在一製程內自複數個鰭上移除多晶矽，以形成finFET電晶體的實施例。然而，在此所描述的實施例可用於各式各樣可供選擇的移除製程。
請參照第1A-1B圖，其中第1B圖係繪示出第1A圖中B-B’線的剖面示意圖。第1A及1B圖繪示半導體基底105的第一區域101及半導體基底105的第二區域103。例如，在一實施 例中，半導體基底105可包括摻雜或未摻雜的矽塊材或絕緣層上覆半導體(semiconductor-on-insulator,SOI)基底的一主動層。一般而言，一SOI基底包括一半導體材料層，例如形成於一絕緣層上的矽。例如，絕緣層可為埋入式氧化物(buried oxide,BOX)層或矽氧化物(silicon oxide)層。絕緣層位於基底(其通常是矽或玻璃基底)上，。也可使用其他的基底，例如多層或梯度基底(gradient substrate)。
在半導體基底105的第一區域101內，形成具有小閘極長度(gate length,Lg)的半導體裝置。在一實施例中，例如具有一小閘極長度的半導體裝置可為多重閘極電晶體，其閘極長度約介於5-50nm之間，例如，約16nm。
在半導體基底105的第二區域103內，形成具有較大閘極長度的一半導體裝置，且其閘極長度大於第一區域101內的裝置。在一實施例中，半導體裝置可以是具有較大的閘極長度的輸入/輸出裝置(I/O device)，其閘極長度約介於51-500nm之間，例如，約240nm。然而，只要其長度大於第一基底101內的半導體裝置，任何適合的閘極長度都可供選擇使用。
第一隔離區域102可形成於半導體基底105的第一區域101內，以隔開半導體基底105內的不同區域，例如，將第一區域101與第二區域103隔開。在一實施例中，第一隔離區域102可藉由最初蝕刻半導體基底105，以在半導體基底105內形成一或多個溝槽。一旦形成後，溝槽內可形成一介電質襯層117。例如，介電質襯層117可為氧化矽、氮化矽、氮氧化矽、 上述的組合或與其類似材料，其使用熱氧化、化學氣相沉積法、物理氣相沉積法、上述的組合或類似的製程形成，然而任何適合的材料或沉積方法可供選擇使用。
一旦溝槽內形成介電質襯層117後，可用介電質材料119填滿剩餘的溝槽，以形成第一隔離區域102。在一實施例中，介電質材料119可以是氧化物材料、高密度電漿(high density plasma,HDP)氧化物或類似的材料，且其可用化學氣相沉積法或物理氣相沉積法沉積，然而任何適合的材料或製造方法可以選擇性地使用。
在一實施例中，可沉積介電質材料119以填滿且溢出溝槽，使得製程中，此時介電質材料119過量的材料部份可位於溝槽外部且位於半導體基底105上。為了移除介電質材料119過量的材料部份及將介電質材料119隔離於溝槽內，可使用研磨或化學機械研磨(chemical mechanical polishing)製程，配合使用蝕刻劑及研磨料以移除介電質材料119過量的材料及將半導體基底105與介電質材料119平坦化。
一旦形成第一隔離區域102後，可形成第一複數鰭107於第一區域101內。第一複數鰭107可藉由最初形成一圖案化遮罩(未個別繪示於第1圖)於半導體基板105及第一隔離區域102上，而由半導體基底105上所形成。圖案化遮罩可包括一或多層介電層的硬遮罩。例如，硬遮罩可以是一層二氧化矽或氮化矽，其藉由例如熱氧化、化學氣相沉積法(CVD)或類似的製程形成。另外，硬遮罩可由其他介電材料形成，例如氮氧化矽。例如，也可使用二氧化矽層及氮化矽作為一多層硬遮罩。再 者，其他材料，例如金屬、金屬矽化物、金屬氧化物、或其他類似的材料可供使用。例如，硬遮罩可由鎢形成。
隨後使用例如微影技術對圖案化遮罩進行圖案化。一般而言，微影技術依據圖案而沉積光阻材料及照射光阻。然後，顯影光阻材料以移除一部分的光阻材料。在之後的製程步驟，例如蝕刻製程中，餘留的光阻材料保護位於其下的材料。這種情況下，光阻材料用於產生圖案化遮罩以定義出隔離溝槽的圖案。一旦形成圖案化遮罩後，可使用減法蝕刻製程(subtractive etching process)與圖案化遮罩形成第一複數鰭107。例如，可蝕刻掉半導體基底105的露出部後，從半導體基底105形成第一複數鰭107。在一實施例中，例如，可藉由HBr/O2、HBr/Cl2/O2或SF6/C12電漿蝕刻半導體基底105。在一實施例中，可圖案化第一複數鰭107，使其最終將用於半導體裝置(例如具有小閘極長度的多重閘極電晶體)內的通道區。
一旦形成第一複數鰭107形成後，可形成一第一閘極介電質109於第一複數鰭107上。在一實施例中，第一閘極介電質109可包括一材料，例如二氧化矽或氮氧化矽，其厚度範圍約3-100Å，例如10Å。另外，可由高電容率(high permittivity,high k)材料(例如，相對電容率大於5)形成第一閘極介電質109，例如氧化鑭(La2O3)，氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)或氧化鉻(ZrO2)或其組合，且具有等效的氧化物厚度約0.5-100Å，例如10Å或小於10Å。此外，也可使用任何二氧化矽、氮氧化矽及/或high k材料的組合作為第一閘極介電質109的材料。例如，可用熱氧化、化學氣相沉積、濺鍍或類 似的方法形成第一閘極介電質109。
一旦形成第一閘極介電質109後，可形成一第一虛置閘極材料111於第一複數鰭107及第一閘極介電質109之上，且其可形成用來填滿或溢出於第一隔離區域102之間的區域。第一虛置閘極材料111可包括一材料，例如摻雜或未摻雜的多晶矽(或非晶矽)、金屬(例如，鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(例如，矽化鈦，矽化鈷，矽化鎳，矽化鉭)、金屬氮化物(例如，氮化鈦，氮化鉭)、其他導電材料、上述組合或類似材料。在一實施例中，第一虛置閘極材料111係多晶矽，可藉由低壓化學沉積法(low-pressure chemical vapor deposition,LPCVD)沉積摻雜或未摻雜多晶矽形成第一虛置閘極材料111，使其厚度範圍約400-2400Å，例如約1400Å。
一旦形成第一虛置閘極材料111，以填滿或溢出於第一隔離區域102之間的區域後，可移除第一隔離區域102之間的區域外部的第一虛置閘極材料111的任何過量材料，且第一虛置閘極材料111可與第一隔離區域102的上表面一同形成平坦化。在一實施例中，可使用化學機械研磨(CMP)製程移除第一虛置閘極材料111的過量材料，配合使用蝕刻劑及研磨料連同研磨墊而與過量的材料反應並研磨去除，直到第一虛置閘極材料111與第一隔離區域102共平面。然而，其他適合的平坦化方法，例如研磨或一或多道蝕刻製程可供選擇使用。
平坦化後，可圖案化第一虛置閘極材料111，使其成為最終用來定義第一閘極電極501的形狀(未繪示於第1A-1B圖，但於之後的第5圖討論及繪示)。在一實施例中，可圖案化 第一虛置閘極材料111，使其具有第一閘極長度(Lg1)，其係為約5-50nm的小閘極長度，例如約16nm。可用微影技術圖案化第一虛置閘極材料111，配合施予光阻、照光及顯影以形成一遮罩，接著以此遮罩移除第一虛置閘極材料111的露出部，而露出位於其下的第一閘極介電質109。
此時可選擇性移除第一閘極介電質109的露出部以露出底下的第一複數鰭107。在一實施例中，第一閘極介電質109的露出部(第一虛置閘極材料111未覆蓋的部分)可使用乾蝕刻製程移除，且第一虛置閘極材料111可作為遮罩。然而，任何適合的製程可供選擇使用。
一旦圖案化第一閘極介電質109後，可形成第一間隔層121。第一間隔層121可以形成於第一虛置閘極材料111及第一閘極介電質109的相對側。在一實施例中，藉由覆蓋沉積間隔層(未繪示)於先前形成的結構而形成第一間隔層121。側壁層可包括SiN、氮氧化矽、SiC、SiON、氧化物及類似材料，且可用化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma enhanced CVD)、濺鍍及其他本領域習知方法形成此層。之後，可圖案化第一間隔層121，例如藉由一或多道蝕刻製程自結構的水平表面將間隔層移除。
在第二區域103中，可在一製程中設置第二隔離區域104、第二複數鰭113、第二閘極介電質115及第二虛置閘極材料116，使其最終形成主動裝置，例如，具有大閘極長度的多重閘極電晶體。在一實施例中，可使用先前所述第一隔離區域102、第一複數鰭107、第一閘極介電質109及第一虛置閘極 材料111相似的方法形成第二隔離區域104、第二複數鰭113、第二閘極介電質115及第二虛置閘極材料116。此外，在某些實施例中，第二隔離區域104、第二複數鰭113、第二閘極介電質115及第二虛置閘極材料116個別與第一隔離區域102、第一複數鰭107、第一閘極介電質109及第一虛置閘極材料111同時形成。然而，任何適合的方法皆可以選擇使用。
然而，一旦形成第二虛置閘極材料116且與第二隔離區域104一同平坦化後，可圖案化第二虛置閘極材料116，以形成最終用來定義第二閘極電極503(未繪示於第1A-1B圖，但將於之後第5圖繪示及討論)的形狀。在一實施例中，圖案化第二虛置閘極材料116，使其具有第二閘極長度(Lg2)，其為約51-500nm的大閘極長度，例如約240nm。
一旦圖案化第二虛置閘極材料116後，可形成第二間隔層123於第二虛置閘極材料116的相對側。在一實施例中，可用與先前所述之第一間隔層121同樣的方式與材料形成第二間隔層123。然而，任何適合的方法皆可供選擇使用。
第2圖繪示出藉由將半導體基板105(連同第一虛置閘極材料111及第二虛置閘極材料116)置於如第2圖所繪示的蝕刻系統201以移除第一虛置閘極材料111及第二虛置閘極材料116的製程開端。在一實施例中，蝕刻系統201可包括一蝕刻劑傳遞系統203，其可傳遞一或多種氣態蝕刻劑至蝕刻腔室204。蝕刻劑傳遞系統203經由蝕刻劑控制器213及分流道205供給各種所需的蝕刻劑至蝕刻腔室204。蝕刻劑傳遞系統203也藉由控制承載氣體流經蝕刻劑傳遞系統203的動流與壓力，而有 助於控制蝕刻劑留至蝕刻腔室204的流動。
在一實施例中，蝕刻劑傳遞系統203可包括複數蝕刻劑供應器211及與配合的承載氣體供應器207。再者，雖然第2圖中為了簡潔而僅繪示兩個蝕刻劑供應器211，任何適合數量的蝕刻劑供應器211可用於蝕刻系統201裡，例如每個所需的蝕刻劑分別使用一個蝕刻劑供應器211。例如，在一實施例中，有五個分開的蝕刻劑供應器211將使用到五種分開的蝕刻劑。
每個獨立的蝕刻劑供應器211可為一容器，例如氣體儲存槽，其位於蝕刻腔室204附近或遠離蝕刻腔室204處。另外，蝕刻劑供應器211可為一獨立準備及傳遞所需蝕刻劑的設備。任何適合所需的蝕刻劑的來源可作為蝕刻劑供應器211，且在實施例的範圍內包括所有以上敘述的來源。
在一實施例中，個別的蝕刻劑供應器211經由具有第一氣閥208的第一管線202提供一種蝕刻劑至蝕刻劑控制器213。第一氣閥208藉由控制器227控制，其控制與調整各種蝕刻劑與承載氣體流入蝕刻腔室204。
一承載氣體供應器207可提供所需的承載氣體或稀釋氣體，其可用於幫助推動或“承載”各種所需的蝕刻劑至蝕刻腔室204。承載氣體可以是惰性氣體或其他不與蝕刻劑本身或副產物反應的氣體。例如，承載氣體可以是氮(N2)、氦(He)、氬(Ar)、上述的組合或其他類似的氣體，然而任何適合的承載氣體皆可供選擇使用。
承載氣體供應器207，或稀釋氣體供應器可以是一容器，例如氣體儲存槽，其位於蝕刻腔室204附近或遠離蝕刻 腔室204處。另外，承載氣體供應器207可為一獨立地準備及傳遞承載氣體至蝕刻劑控制器213的設備。任何適合的承載氣體來源可用於作為承載氣體供應器207，且在實施例的範圍內包括所有以上敘述的來源。承載氣體供應器207藉由連接承載氣體供應器207至第一管線202的具有第二氣閥206的第二管線210來提供所需的承載氣體至蝕刻劑控制器213。第二氣閥206也藉由控制器227控制與調整各種蝕刻劑與承載氣體流入蝕刻腔室204。一旦連結後，可將管線導向蝕刻劑控制器213，以控制蝕刻腔室204的入口。
蝕刻腔室204可為任何所需的形狀，使其適合用於散佈蝕刻劑及使蝕刻劑接觸半導體基板105。在一繪示於第2圖的實施例中，蝕刻腔室204具有一圓柱狀的側壁與一底部。然而，蝕刻腔室204並不限定於圓柱狀，其他任何適合的形狀，例如中空的正方形管狀物、八面體形狀、或其他類似形狀皆可供選擇使用。再者，可藉由與各種製程材料不反應的材料構成的蝕刻腔室外罩215將蝕刻腔室204圍住。如此，蝕刻腔室外罩215可為任何適合的材料，其能承受蝕刻製程裡引發的化學問題與壓力。在一實施例中，蝕刻腔室外罩215可為鋼鐵、不鏽鋼、鎳、鋁、以上的合金、以上的組合及類似的材料。
此外，蝕刻腔室204及裝配平台245可為集束型系統(cluster tool system)(未繪示)的一部分。集束型系統可用於結合自動化處理系統，以在蝕刻製程前將半導體基板105定位及放置至蝕刻腔室204、在蝕刻製程中將半導體基板105定位且固定以及在蝕刻製程後自蝕刻腔室204移出半導體基板105。
放置裝配平台245於蝕刻腔室204內，以在蝕刻製程中定位及控制半導體基板105。裝配平台245可用夾鉗、真空壓力、及/或靜電力固定半導體基板105、且可包括加熱或冷卻機制以在蝕刻製程中控制半導體基板105的溫度。在一特定的實施例中，裝配平台245可包括四個冷卻區域，例如內層溫度區域、中內層溫度區域、中外層溫度區域及外層溫度區域(未個別繪示)，以在蝕刻製程中加熱及冷卻半導體基板105。在蝕刻製程中，不同的溫度區域可用氣態或液態的熱傳導材料精準地控制半導體基板105的溫度，然而任何適合的加熱或冷卻區域的數量皆可供選擇使用。
裝配平台245可額外包括第一電極220，其與第一射頻產生器(first RF generator)222耦合。在蝕刻製程中，可透過第一射頻產生器222(在控制器227控制之下)於一射頻電壓下對第一電極220進行電性偏壓。藉由電性偏壓，第一電極220提供一偏壓至輸入中的蝕刻劑及幫助將其引發成電漿。此外，也使用第一電極220維持偏壓，以於蝕刻製程中維持電漿。
再者，雖然第2圖中僅繪示一個裝配平台245，然其僅為了簡潔目的，並非局限於此。也就是說，可在蝕刻腔室204內包括額外任何適合數量的裝配平台245。如此，可在單一蝕刻製程中蝕刻多個半導體基板。
此外，蝕刻腔室204包括一蓮蓬頭229。在一實施例中，蓮蓬頭229接收各種來自分流道205的各種蝕刻劑及幫助噴灑各種蝕刻劑至蝕刻腔室204內。可將蓮蓬頭229設定成均勻噴灑蝕刻劑，以減少因不均勻噴灑而產生不必要的製程條件。 在一實施例中，蓮蓬頭229可具有一圓形設計，其開口均勻遍布於蓮蓬頭229，讓所需的蝕刻劑噴灑至蝕刻腔室204內。
蝕刻腔室204也包括上電極221，其作為電漿產生器用。在一實施例中，電漿產生器可為一變壓器耦合型電漿(transformer coupled plasma)產生器，例如線圈。可將線圈固定於第二射頻產生器223，其用於供給上電極221電力(在控制器227的控制下)，以在導入反應性蝕刻劑時，引發電漿。
上電極221如同先前所述為一變壓器耦合型電漿產生器，然而實施例並不將其限定為變壓器耦合型電漿產生器。也就是說，任何適合產生電漿的方法，例如電感式耦合型電漿(inductively coupled plasma)系統、磁場強化反應性離子蝕刻(Magnetic Enhanced Reactive Ion Etching)、電子迴旋共振(Electron cyclotron resonance)、遠端電漿產生器(remote plasma genetraor)或其他類似的方法可供選擇使用。實施例範圍內包括所有上述方法。
蝕刻腔室204也可連接至真空幫浦225。在一實施例中，真空幫浦225是在控制器227的控制之下，且可用於控制蝕刻腔室204內的壓力到所需的壓力。此外，一旦蝕刻製程完成後準備移出半導體基板105時，可用真空幫浦225對蝕刻腔室204抽真空。
為了開始移除第一虛置閘極材料111及第二虛置閘極材料116，製程可開始於藉由放置半導體基板105至裝配平台245。一旦放置完後。可實施一初始清潔製程以移除任何不需要的殘留物(例如氮化矽)及任何位於第一虛置閘極材料111 及第二虛置閘極材料116的露出表面的不需要的氧化物材料。在一實施例中，可藉由開始降低蝕刻腔室204的壓力至約3-7mtorr，例如約5mtorr，以實施初始清潔製程。此外，可設定裝配平台245內溫度區域，使內層溫度區域為約20-60℃，例如約40℃；設定中內層溫度區域為約20-60℃，例如約40℃；設定中外層溫度區域為約35-75℃，例如約55℃；及設定外層溫度區域為約40-80℃，例如約60℃。
一旦溫度及壓力設定完後，可藉由控制器227連接其中一個蝕刻劑供給器211至蝕刻腔室204及將第一清潔蝕刻劑，例如CF4，導入分流道205及蝕刻腔室204，而開始初始清潔製程。在一實施例中，控制器227可額外加入伴隨第一清潔蝕刻劑的第一稀釋劑或第一承載氣體，例如氬。第一清潔蝕刻劑可用約10-30sccm，例如20sccm的流量導入，而第一稀釋劑可用約30-50sccm，例如40sccm的流量導入。
在蝕刻腔室204內，可將第一清潔蝕刻劑引發成電漿，以用於反應離子蝕刻製程。在一實施例中，可藉由控制器227傳送一信號至第二射頻產生器223，以供給上電極221約150-250W，例如200W的功率而引發第一清潔蝕刻劑。此外，可將變壓耦合電容調和(transformer-coupled capacitive tuning,TCCT)參數設定成約0.1-1間，例如0.2。控制器227也可傳送一信號至第一射頻產生器222以提供第一電極220一偏壓。在一實施例中，第一射頻產生器222提供40-80V，例如60V的偏壓及使用相同的注入比率。
一旦引發電漿後，維持上述製程條件，使第一虛 置閘極材料111及第二虛置閘極材料116曝露於蝕刻腔室204內產生的電漿下。在一實施例中，維持製程條件及將第一虛置閘極材料111及第二虛置閘極材料116曝露一段時間，約5-20秒，例如約12秒。
實施初始清潔製程後，蝕刻劑控制器213可停止第一清潔蝕刻劑及第一稀釋劑的流動以避免其進入蝕刻腔室204以停止初始清潔製程。一旦停止初始清潔製程後，可在導入第一蝕刻組合蝕刻劑之前或期間調整蝕刻腔室204內的條件。在一實施例中，可將蝕刻腔室204內的條件調整成約5-20mtorr的低壓，例如約11mtorr。此外，可設定裝配平台245內溫度區域，以將內層溫度區域設定為約25-65℃，例如約45℃；中內層溫度區域設定為約25-65℃，例如約45℃；中外層溫度區域設定為約25-65℃，例如約45℃；及外層溫度區域設定為約25-65℃，例如約45℃。
調整完蝕刻腔室204內條件後，控制器227可藉由連接一或多個蝕刻劑供應器211及另一承載氣體供應器207至蝕刻腔室204以導入第一蝕刻組合蝕刻劑，而開始一第一蝕刻製程。然而正確的蝕刻劑使用至少有一部分取決於第一虛置閘極材料111及第二虛置閘極材料116使用何種材料。在一實施例中，第一虛置閘極材料111及第二虛置閘極材料116係為多晶矽，第一蝕刻組合蝕刻劑可包括溴化氫(HBr)及氧氣(O2)的組合配合第二稀釋劑，例如氮(N2)。在一實施例中，氧氣以約2-10sccm，例如約5sccm的流量導入，氮氣以約5-25sccm，例如約15sccm的流量導入。
此外，可以高流速導入溴化氫，使得第一虛置閘極材料111相對於第二虛置閘極材料116容易移除(將於之後的第3圖說明)。在一實施例中，溴化氫可用約100-500sccm，例如約300sccm的高流量導入。
在蝕刻腔室204內，可將第一蝕刻組合蝕刻劑引發成電漿，以用於反應離子蝕刻製程。在一實施例中，藉由控制器227傳送一信號至第二射頻產生器223，以供給上電極221約150-550W，例如350W的功率而引發第一蝕刻組合蝕刻劑。此外，可將變壓耦合電容調和(TCCT)參數設定成約0.1-2.6間，例如1.9。控制器227也可傳送一信號至第一射頻產生器222以提供第一電極220一偏壓。在一實施例中，第一射頻產生器222提供60-180V，例如130V的偏壓及使用相同的注入比率。
一旦引發電漿後，維持上述製程條件，使第一虛置閘極材料111及第二虛置閘極材料116露出於蝕刻腔室204內產生的電漿下，及移除第一虛置閘極材料111及第二虛置閘極材料116的露出部。在一實施例中，維持製程條件且露出並蝕刻第一虛置閘極材料111及第二虛置閘極材料116約10-30秒，例如22秒。
一旦實施蝕刻製程達到一所需的長度後，蝕刻劑控制器213可停止第一蝕刻組合蝕刻劑，以避免其進入蝕刻腔室204而停止第一蝕刻製程。一旦停止蝕刻製程後，可在導入清潔組合蝕刻劑之前或期間調整蝕刻腔室204內的條件。在一實施例中，可將蝕刻腔室204內的條件調整成約30-130mtorr，例如約80mtorr的壓力。此外，可設定裝配平台245內溫度區 域，使內層溫度區域設定為約30-70℃，例如約50℃；中內層溫度區域設定為約15-55℃，例如約35℃；中外層溫度區域設定為約15-55℃，例如約35℃；及外層溫度區域設定為約20-60℃，例如約40℃。
蝕刻腔室204內的條件調整完後，控制器227可藉由連接一或多個蝕刻劑供應器211及另一承載氣體供應器207至蝕刻腔室204，以導入清潔組合蝕刻劑，而開始一第二清潔蝕刻。而正確的蝕刻劑使用至少有一部分取決於選用何種材料。在一實施例中，第一虛置閘極材料111及第二虛置閘極材料116係為多晶矽，清潔組合蝕刻劑可包括三氟化氮(NF3)及氯氣(Cl2)的組合配合第三稀釋劑，例如氦氣。在一實施例中，三氟化氮以約2-10sccm，例如約5sccm的流量導入，氯氣以約50-130sccm，例如約90sccm的流量導入，以及氦氣以約100-300sccm，例如約200sccm的流量導入。
在蝕刻腔室204內，可將清潔組合蝕刻劑引發成電漿，使其用於反應離子蝕刻製程。在一實施例中，藉由控制器227傳送一信號至第二射頻產生器223，以供給上電極221約500-950W，例如約750W的功率而引發清潔組合蝕刻劑。此外，可將變壓耦合電容調和(TCCT)參數設定成約0.1-1.0間，例如0.2，及使用相同的注入比率。
在一實施例中，控制器227可施加一零偏壓至第一電極220，以幫助在移除第一虛置閘極材料111及第二虛置閘極材料116的過程中，清潔可能殘留在側壁的側壁殘留物。特別是，控制器227也可傳送一信號至第一射頻產生器222，以切斷 至第一電極220的電壓，藉此提供零偏壓。
一旦引發電漿後，維持上述製程條件，使第一虛置閘極材料111及第二虛置閘極材料116曝露於蝕刻腔室204內產生的電漿下。在一實施例中，維持製程條件且曝露及清潔第一虛置閘極材料111及第二虛置閘極材料116一段時間，約5-12秒，例如7秒。
現在請參閱第3圖，第3圖繪示經過上述第2圖所述的初始清潔製程、第一蝕刻製程及第二清潔蝕刻後，第一虛置閘極材料111及第二虛置閘極材料116的示意圖。由於第一蝕刻製程而移除部分的第一虛置閘極材料111及第二虛置閘極材料116，使得第一虛置閘極材料111及第二虛置閘極材料116分別凹陷在第一隔離區域102及第二隔離區域104下方。
然而，在第一蝕刻製程中，藉由使用低壓與高流量的組合，乾蝕刻製程的負載(loading)將會相反。特別是，先前蝕刻製程造成第一區域101及第二區域103間蝕刻速率的差異，使得第一區域101內第一虛置閘極材料111的厚度大於第二區域103內第二虛置閘極材料116，導致第一虛置閘極材料111及第二虛置閘極材料116間具有一負負載。
然而，藉由使用低壓高流量的組合，在此所述的第一蝕刻製程將使第一虛置閘極材料111移除的厚度大於第二虛置閘極材料116。例如，在一實施例中，第一閘極介電質109上的第一虛置閘極材料111的初始高度為660Å，第二閘極介電質115上的第二虛置閘極材料116的初始高度為708Å，第一虛置閘極材料111可凹蝕約459Å，而第二虛置閘極材料116可凹蝕約 435Å，以具有正負載約24Å。在另一實施例中，第一閘極介電質109上的第一虛置閘極材料111的初始高度為727Å，第二閘極介電質115上的第一虛置閘極材料116的初始高度為753Å，第一虛置閘極材料111可凹蝕約496Å，而第二虛置閘極材料116可凹蝕約475Å，以具有正負載約21Å。
例如，在一實施例中，第一複數鰭107及第二複數鰭113具有相同高度，第一閘極介電質109上的第一虛置閘極材料111具有第一厚度T1約10-500Å，例如約190Å。然而，半導體基底105內第二區域103中，第二虛置閘極材料116可具有厚度大於T1的第二厚度T2，其厚度約10-500Å，例如約210Å。
第4圖繪示於第一蝕刻製程後，實施第二蝕刻製程以移除第一複數鰭107及第二複數鰭113上方餘留的第一虛置閘極材料111及第二虛置閘極材料116後的示意圖。在一實施例中，第二蝕刻製程可為一溼蝕刻製程，藉此提供液態蝕刻劑至第一虛置閘極材料111及第二虛置閘極材料116，以移除第一虛置閘極材料111及第二虛置閘極材料116。液態蝕刻劑可使用浸泡製程(dipping process)、濺散製程(spray-on process)、混拌製程(puddle process)、上述組合或與其類似的方法皆可供選擇使用。
在一實施例中，可選擇液態蝕刻劑移除第一第一虛置閘極材料111及第二虛置閘極材料116。如此，正確的液態蝕刻劑使用至少有一部分取決於第一虛置閘極材料111及第二虛置閘極材料116選用何種材料。然而，在一特定實施例中，第一虛置閘極材料111及第二虛置閘極材料116包括多晶矽，液 態蝕刻劑可包括NH4OH：H2O2：H2O(APM),、NH2OH、KOH、HNO3：NH4F：H2O及/或類似的蝕刻劑。此外，可在溫度約10-60℃下使用液態蝕刻劑約50-200秒，例如約45℃及約140秒。
然而，因為第二複數鰭113上的第二虛置閘極材料116的厚度大於第一複數鰭107上的第一虛置閘極材料111，完全移除第二虛置閘極材料116後即可立即終止濕蝕刻製程，而在第一虛置閘極材料111的厚度大於第二虛置閘極材料116的情況下，並不需要繼續濕蝕刻至確定完全移除第一虛置閘極材料111。藉由能在此時停止濕蝕刻製程，可防止在濕蝕刻的過程中發生損害。特別是，當使用蝕刻製程而造成第一複數鰭107上的第一虛置閘極材料111厚度大於第二複數鰭113上的第二虛置閘極材料116時，用於確定自第一複數鰭107上移除全部第一虛置閘極材料111的濕蝕刻製程會將第二複數鰭113上的第二虛置閘極材料116完全移除且繼續進行蝕刻而傷害位於其下的第二閘極介電質115。
然而，藉由先前關於第2圖所述的蝕刻製程，第二虛置閘極材料116移除的厚度相對於第一虛置閘極材料111較大。如此，在第二虛置閘極材料116移除完(當第一虛置閘極材料111已經移除完時)後並不需要繼續進行濕蝕刻製程，且可在位於下方的第二閘極介電質115發生損傷前停止製程，使第二閘極介電質115保留剛沉積完時的狀況。藉由減少由移除第二虛置閘極材料116導致的損傷量，使崩潰電壓更容易掌控，且finFET整體的可靠度增加。這樣在大量製造無傷裝置時，給予較大的製程容許範圍及可靠度。
第5圖繪示移除完第一虛置閘極材料111及第二虛置閘極材料116後，形成一第一閘極電極501及一第二閘極電極503以取代第一虛置閘極材料111及第二虛置閘極材料116。在一實施例中，使用適合於裝置使用的材料以形成第一閘極電極501及第二閘極電極503。在一實施例中，將第一閘極電極501及第二閘極電極503作為NMOS使用(在半導體基板105內具有與其相關的源極/汲極區域)，第一閘極電極501及第二閘極電極503可包括一適合用於NMOS裝置的閘極電極，例如可使用鋁、鈦、鋁鈦(titanium aluminum)、鉭。然而，任何適合的導電材料，例如可使用矽化鋁銅(aluminum silicon copper)或鋁銅(aluminum copper)可供選擇使用。在一實施例中，例如，可使用沉積製程形成第一閘極電極501及第二閘極電極503。沉積製程將持續到填滿及/或溢出由移除第一虛置閘極材料111及第二虛置閘極材料116所留下的開口。
一旦填滿後，實施一平坦化製程以移除位於第一虛置閘極材料111及第二虛置閘極材料116留下的開口外部的過多材料。在一實施例中，平坦化製程可為CMP製程，其使用化學物質及研磨劑來進行反應及研磨第一閘極電極501及第二閘極電極503，以將其與第一間隔層121及第二間隔層123移除及平坦化而形成第一閘極電極501及第二閘極電極503。然而，任何適合的平坦化製程皆可供選擇使用。
第6A圖繪示使用先前所述的製程的崩潰電壓及其相對於其他種類的乾蝕刻/濕蝕刻組合改善的關係圖表。現在請參照第6A圖，橫軸繪示實施於不同晶圓上的不同測試運行 (test run)，測試運行4-6係使用在此敘述的實施例、測試運行1-3及7-12為使用實施例以外的方式製造的裝置。縱軸則為NMOS輸出/輸入裝置的崩潰電壓。從這些測試可以看出，低壓高流量乾蝕刻製程(由第6A圖的區塊601表示)相對於使用其他蝕刻製程形成的半導體裝置，有顯卓的進步。例如，其他蝕刻製程無法達到6伏特以上，使用低壓高流量的乾蝕刻與濕蝕刻的組合的裝置則全部大於7。
第6B圖繪示使用低壓高流速乾蝕刻製程的裝置的額外測試關係圖表。此圖表中，橫軸繪示崩潰電壓的參數值，從1至9伏特，而縱軸代表晶圓上形成的裝置通過的百分比。圖表中的每一曲線代表使用此敘述的低壓高流量乾蝕刻製程形成的晶圓。此外，標示603的線條代表通過與失敗的門檻，其中通過的晶圓留在線條603右方。如此可以看出，使用低壓高流量乾蝕刻製程的晶圓可輕易地通過崩潰電壓測試。
第6C圖繪示使用低壓高流量乾蝕刻製程後，整個晶圓上餘留的多晶矽之分佈的測試結果。可以看出，遍佈整個晶圓，在低壓高流量乾蝕刻製程後餘留的多晶矽的量可約在34.98-41.6nm的範圍間。
本揭露的一型態係關於一種半導體裝置。半導體裝置包括一第一區域及一第二區域，其中第一區域包括用於一小閘極長度裝置的一第一複數鰭及第二區域包括用於大閘極長度裝置的一第二複數鰭；一第一虛置材料位於第一區域上，第一虛置材料自半導體基底延伸離開一第一距離；及一第二虛置材料於第二區域上，第二虛置材料自半導體基底延伸離開一 第二距離，其中第二距離大於第一距離。
本揭露的另一型態係關於一種半導體裝置。半導體裝置包括一第一複數鰭位於半導體基板上；一第二複數鰭位於半導體基板上；一第一介電材料位於第一複數鰭上；及一第二介電材料位於第二複數鰭上，其中第一介電材料在第一複數鰭上有一第一厚度，其小於第二介電材料在第二複數鰭上的一第二厚度。
本揭露的另一型態係關於一種半導體裝置。半導體裝置包括一第一隔離區隔離一半導體基板的一第一區域；一第一複數鰭，其位於半導體基板的第一區域內；複數第一閘極介電質，其位於各自第一複數鰭上，其中第一閘極介電質具有一第一閘極長度；一第一虛置材料與第一閘極介電質對準且位於其上，第一虛置材料自第一閘極介電質於與半導體基板的主要表面垂直的第一方向自第一閘極介電質延伸一第一距離；一第二隔離區隔離半導體基板的一第二區域；一第二複數鰭，其位於半導體基板的第二區域內，其中第二複數鰭與第一複數鰭具有一相同高度；複數第二閘極介電質，其位於各自第二複數鰭上，其中第二閘極介電質具有大於第一閘極長度的一第二閘極長度；及一第二虛置材料與第二閘極介電質對準且位於其上，第二虛置材料於第一方向自第二閘極介電質延伸大於第一距離的一第二距離。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以 設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
101‧‧‧第一區域
102‧‧‧第一隔離區域
103‧‧‧第二區域
104‧‧‧第二隔離區域
107‧‧‧第一複數鰭
111‧‧‧第一虛置閘極材料
113‧‧‧第二複數鰭
116‧‧‧第二虛置閘極材料
121‧‧‧第一間隔層
123‧‧‧第二間隔層
Lg1、Lg2‧‧‧長度

Claims (10)

  1. 一種半導體裝置，包括：一半導體基底，具有一第一區域及一第二區域，其中該第一區域包括用於一小閘極長度裝置的一第一複數鰭及該第二區域包括用於一大閘極長度裝置的一第二複數鰭；一第一虛置材料位於該第一區域上，該第一虛置材料自該半導體基底延伸離開一第一距離；及一第二虛置材料位於該第二區域上，該第二虛置材料自該半導體基底延伸離開一第二距離，其中該第二距離大於該第一距離。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：一第一隔離區域，其至少部分地定義出該第一區域，該第一虛置材料凹陷於該第一隔離區域下；一第一間隔層，其與該第一隔離區域及該第一虛置材料兩者物實體接觸；一第二隔離區域，其至少部分地定義該第二區域；及一第二間隔層，其與該第二隔離區域及該第二虛置材料兩者實體接觸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第二距離比該第一距離長20Å。
  4. 一種半導體裝置，包括：一第一複數鰭位於一半導體基板上；一第二複數鰭位於該半導體基板上；一第一介電材料位於該第一複數鰭上；及 一第二介電材料位於該第二複數鰭上，其中該第一介電材料在該第一複數鰭上有一第一厚度，其小於該第二介電材料在該第二複數鰭上的一第二厚度。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該第一厚度在10-500Å的範圍，該第二厚度在10-500Å的範圍。
  6. 如申請專利範圍第4項所述之半導體裝置，更包括：一第一閘極介電質，其位於該第一介電材料及該第一複數鰭之間；及一第二閘極介電質，其位於該第二介電材料及該第二複數鰭之間，其中該第二閘極介電質具有一閘極長度大於該第一閘極介電質的一閘極長度。
  7. 如申請專利範圍第4項所述之半導體裝置，更包括一間隔層，其位於未覆蓋該第一介電材料的該第一複數鰭的一部份。
  8. 一種半導體裝置，包括：一第一隔離區隔離一半導體基板的一第一區域；一第一複數鰭，其位於該半導體基板的該第一區域內；複數第一閘極介電質，其位於對應的該第一複數鰭上，其中該等第一閘極介電質具有一第一閘極長度；一第一虛置材料與該等第一閘極介電質對準且位於其上，該第一虛置材料於與該半導體基板的一主要表面垂直的一第一方向自該等第一閘極介電質延伸一第一距離；一第二隔離區隔離該半導體基板的一第二區域；一第二複數鰭，其位於該半導體基板的該第二區域內，其 中該第二複數鰭與該第一複數鰭具有一相同高度；複數第二閘極介電質，其位於對應的該第二複數鰭上，其中該第二閘極介電質具有大於該第一閘極長度的一第二閘極長度；及一第二虛置材料與該等第二閘極介電質對準且位於其上，該第二虛置材料於該第一方向自該等第二閘極介電質延伸大於該第一距離的一第二距離。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第一虛置材料包括介電質或金屬及該第二虛置材料包括介電質或金屬。
  10. 如申請專利範圍第8項所述之半導體裝置，其中該第一閘極長度在5-50nm的範圍，該第二閘極長度在51-200nm的範圍。
TW104116191A 2014-08-07 2015-05-21 半導體裝置 TWI556431B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462034451P 2014-08-07 2014-08-07
US14/578,188 US9793269B2 (en) 2014-08-07 2014-12-19 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
TW201607027A TW201607027A (zh) 2016-02-16
TWI556431B true TWI556431B (zh) 2016-11-01

Family

ID=55134574

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104116191A TWI556431B (zh) 2014-08-07 2015-05-21 半導體裝置

Country Status (5)

Country Link
US (2) US9793269B2 (zh)
KR (2) KR101745773B1 (zh)
CN (1) CN105576028B (zh)
DE (1) DE102014019369B4 (zh)
TW (1) TWI556431B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530772B1 (en) * 2015-08-06 2016-12-27 International Business Machines Corporation Methods of manufacturing devices including gates with multiple lengths
US10096712B2 (en) 2015-10-20 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming and monitoring quality of the same
US9601492B1 (en) * 2015-11-16 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
CN107680938B (zh) * 2016-08-01 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
KR102573407B1 (ko) 2016-08-24 2023-08-30 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9754798B1 (en) 2016-09-28 2017-09-05 International Business Machines Corporation Hybridization fin reveal for uniform fin reveal depth across different fin pitches

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265338A1 (en) * 2007-04-27 2008-10-30 Chen-Hua Yu Semiconductor Device Having Multiple Fin Heights
US20140070320A1 (en) * 2012-09-07 2014-03-13 Srijit Mukherjee Integrated circuits with selective gate electrode recess

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
KR100584776B1 (ko) 2004-03-05 2006-05-29 삼성전자주식회사 반도체 장치의 액티브 구조물 형성 방법, 소자 분리 방법및 트랜지스터 형성 방법
JP4778689B2 (ja) 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路
US7279429B1 (en) 2004-10-01 2007-10-09 Advanced Micro Devices, Inc. Method to improve ignition in plasma etching or plasma deposition steps
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20070101058A (ko) 2006-04-10 2007-10-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 형성 방법
US8002946B2 (en) 2006-10-30 2011-08-23 Applied Materials, Inc. Mask etch plasma reactor with cathode providing a uniform distribution of etch rate
KR101038315B1 (ko) 2008-12-30 2011-06-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
DE102009047890B4 (de) 2009-09-30 2012-02-02 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Herstellverfahren für ein Halbleiterbauelement und Halbleiterbauelement mit Verbessertem Füllverhalten in einem Austauschgateverfahren durch Eckenverrundung auf der Grundlage eines Opferfüllmaterials
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8268184B2 (en) 2010-06-29 2012-09-18 Tokyo Electron Limited Etch process for reducing silicon recess
US8298913B2 (en) * 2010-10-12 2012-10-30 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8629007B2 (en) * 2011-07-14 2014-01-14 International Business Machines Corporation Method of improving replacement metal gate fill
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9136177B2 (en) 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20150287743A1 (en) * 2014-04-02 2015-10-08 International Business Machines Corporation Multi-height fin field effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265338A1 (en) * 2007-04-27 2008-10-30 Chen-Hua Yu Semiconductor Device Having Multiple Fin Heights
US20140070320A1 (en) * 2012-09-07 2014-03-13 Srijit Mukherjee Integrated circuits with selective gate electrode recess

Also Published As

Publication number Publication date
CN105576028A (zh) 2016-05-11
US20160043079A1 (en) 2016-02-11
TW201607027A (zh) 2016-02-16
KR20160075474A (ko) 2016-06-29
US10269794B2 (en) 2019-04-23
DE102014019369A1 (de) 2016-02-11
KR20160018327A (ko) 2016-02-17
KR101745773B1 (ko) 2017-06-12
DE102014019369B4 (de) 2021-04-29
CN105576028B (zh) 2019-12-20
US9793269B2 (en) 2017-10-17
US20180138173A1 (en) 2018-05-17
KR101727433B1 (ko) 2017-04-14

Similar Documents

Publication Publication Date Title
TWI556431B (zh) 半導體裝置
US9252238B1 (en) Semiconductor structures with coplanar recessed gate layers and fabrication methods
US9412837B2 (en) Methods of manufacturing semiconductor devices
TW201639015A (zh) 鰭式場效電晶體元件的製備方法與控制鰭狀結構高度的製程
CN104347417B (zh) Mos晶体管的形成方法
TWI675410B (zh) 半導體裝置結構的形成方法
US10784158B2 (en) Area-selective deposition of a tantalum silicide TaSix mask material
US20170170308A1 (en) Semiconductor device and method of manufacturing same
US10163642B2 (en) Semiconductor device, method and tool of manufacture
US8859388B2 (en) Sealed shallow trench isolation region
CN111354675B (zh) 浅沟槽隔离结构的形成方法及浅沟槽隔离结构
TW202310402A (zh) 電晶體及其製造方法
US11508572B2 (en) Semiconductor device and manufacturing method thereof
US20090039422A1 (en) Recess gate of semiconductor device and method for forming the same
CN111415907A (zh) 非晶硅结构的制造方法
CN107527863B (zh) 一种半导体器件的制作方法
US10211107B1 (en) Method of fabricating fins including removing dummy fins after fluorocarbon flush step and oxygen clean step
CN106910706B (zh) 一种半导体器件的制造方法
US7927965B2 (en) Method for fabricating partial SOI substrate
CN116209349A (zh) Mim器件结构的制备方法
JP2012151491A (ja) 半導体装置
US20080149971A1 (en) Semiconductor device and method for fabricating the same