CN107527863B - 一种半导体器件的制作方法 - Google Patents

Abstract

本发明提供一种半导体器件的制作方法，该制作方法包括下述步骤：提供半导体晶圆，在所述半导体晶圆上沉积层间介电层，并在所述层间介电层中形成用于形成互连结构的沟槽；执行第一晶边处理工艺，以去除所述层间介电层位于晶边区域中的部分；填充所述沟槽形成互连结构。该制作方法可以克服由于晶边膜层不均引起的器件良率问题。

Description

一种半导体器件的制作方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制作方法。

背景技术

在半导体技术领域中，在半导体器件的制造过程中，往往需要利用许多的多晶硅层、金属内连线层以及低介电材料层等材料来形成所需的半导体器件。然而，晶片上所沉积的膜层往往具有厚度不均的问题或是表面水平高度不一的问题。这种膜层厚度不均的问题在晶边(wafer bevel)附近尤为明显，往往会导致晶边附近的晶片特别厚，这会造成半导体器件(尤其晶片边缘的die)的缺陷(defect)、击穿(arcing)以及应力过剩(excessivestress)等问题，最终影响所制造的半导体器件的良率。

例如在半导体器件最上层的铝互连层光刻和刻蚀之后，发现铝失焦(defoucus)和桥接(bridge)问题，这些问题会导致芯片封装互作用问题并直接导致良率下降。出现这些问题的原因是半导体衬底的晶边铝互连层下方的多层金属内电介质层在晶边附近厚度不均，这导致超厚的第一钝化层和粗糙的晶边衬底之间粘附力较弱，在铝PVD(物理气相沉积)工艺中，晶边区域第一钝化层的氧化物薄膜不能继续存在，而剥落。如果剥落的氧化物垫埋入铝薄膜中，铝的蚀刻停止会形成铝桥接缺陷。

而几种常用的晶边处理方法，比如WEE(晶边边缘曝光)、EBR(边缘光刻胶去除)、湿法背部清洗经过测试发现不能很好地克服这种缺陷，因此，需要提出一种新的半导体器件的制作方法，以提高制造的半导体器件的良率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以克服由于晶边膜层不均引起的器件良率问题。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体晶圆，在所述半导体晶圆上沉积层间介电层，并在所述层间介电层中形成用于形成互连结构的沟槽；执行第一晶边处理工艺，以去除所述层间介电层位于晶边区域中的部分；填充所述沟槽形成互连结构。

进一步地，在所述第一晶边处理工艺之后，填充所述沟槽形成互连结构之前还包括对所述层间介电层进行湿法清洗的步骤。

进一步地，在对所述层间介电层进行湿法清洗之后，填充所述沟槽形成互连结构之前还包括在所述层间介电层的晶边区域形成覆盖层的步骤。

进一步地，所述层间介电层为顶部层间介电层，所述互连结构为顶部金属层。

进一步地，还包括下述步骤：在所述顶部金属层上形成钝化层，并在所述钝化层中形成用于填充导电材料的沟槽；执行第二晶边处理工艺，以去除所述钝化层位于晶边区域中的部分；在所述钝化层上形成填充所述沟槽并覆盖所述钝化层的导电材料层；图形化所述导电材料层形成焊盘以及引线。

进一步地，在所述第二晶边处理工艺之后，形成所述导电材料层之前还包括对所述钝化层进行湿法清洗的步骤。

进一步地，在对所述钝化层进行湿法清洗之后，形成所述导电材料层之前还包括在所述钝化层的晶边区域形成覆盖层的步骤。

进一步地，在所述导电材料层形成之后，图形化之前还包括去除所述导电材料层位于晶边区域的部分，并在所述导电材料层的晶边区域形成覆盖层的步骤。

进一步地，所述第一和第二晶边处理工艺为等离子体晶边刻蚀。

进一步地，所述第一和第二晶边处理工艺为中性束刻蚀或化学下游刻蚀。

进一步地，所述第一和第二晶边处理工艺包括晶边平坦化或晶边湿法处理。

进一步地，所述覆盖层为氧化物或氮化物。

进一步地，所述导电材料层为铝层。

本发明提出的半导体器件的制作方法，在形成互连结构、导电层等金属层之前先对层间介电层、钝化层等进行晶边处理工艺，去除层间介电层、钝化层位于晶边区域的部分，从而避免由于该区域的层间介电层、钝化层存在不均匀、易破裂等问题而对后续膜层生长造成影响，进而导致器件存在缺陷或缺陷增加，良率降低。此外，通过对层间介电层、钝化层进行晶边处理工艺还可以使晶边区域的膜层均匀，从而便于后续生长形成高质量的膜层，进而可以避免由于晶边膜层质量较差导致的器件缺陷。

进一步地，在形成钝化层之后，再进行一次晶边处理工艺，以去除钝化层位于晶边区域的部分，从而避免在后续金属沉积过程中由于晶边区域的钝化层脱落造成金属层失焦或桥接缺陷。

此外，在本实施例中，在进行晶边处理工艺时，可以采用中性束刻蚀或化学下游刻蚀，从而减少器件的等离子体损伤，例如与钝化层刻蚀相关的等离子体损伤。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了根据本发明的半导体器件一实施方式的制作方法的步骤流程图；

图2示出了根据本发明的半导体器件另一实施方式的制作方法的步骤流程图；

图3示出了根据本发明的半导体器件又一实施方式的制作方法的步骤流程图；

图4示出一种化学下游刻蚀工艺的原理示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，由于晶边膜层厚度不均、粗糙原因使得层间介电层、互连结构等在晶边区域黏附力差，导电层容易出现失焦和桥接问题，进而引起芯片封装问题，本发明针对上述情况，提供一种半导体器件的制作方法，其在形成互连结构、导电层等金属层之前先对层间介电层、钝化层等进行晶边处理工艺，以使晶边区域的膜层均匀，从而可以避免由于晶边膜层不均问题导致的器件缺陷。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图1对本发明一实施方式的半导体器件的制作方法做详细描述。

如前所述，在形成互连结构时，由于晶边膜层不均匀问题，导致器件存在缺陷，本发明一实施方式提出一种半导体器件的制作方法，以克服这种问题，如图1所示，该制作方法包括下述步骤：

步骤101，提供半导体晶圆，在所述半导体晶圆上沉积层间介电层，并在所述层间介电层中形成用于形成互连结构的沟槽。

其中，半导体晶圆可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体晶圆的构成材料选用单晶硅。

所述层间介电层形成在所述半导体晶圆上，其可以为最底层的层间介电层(ILD0或PMD)、中间的层间介电层(ILD1、2等)或顶部的层间介电层(其上为钝化层等)，相应的互连结构则为源漏接触、中间互连结构或金属层、顶部金属层。层间介电层可以根据具体位置以及要求选择合适的材料，比如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、低K或超低K介质层等。在层间介电层中形成有形成互连结构所需要的沟槽，该沟槽可以通过常用的光刻、刻蚀工艺形成，在此不做详细说明。

步骤102，执行第一晶边处理工艺，以去除所述层间介电层位于晶边区域中的部分。

由于晶边区域膜层不均匀、粗糙等，因此通过执行第一晶边处理工艺，去除该层间介电层位于晶边区域中的部分，从而避免由于晶边区域膜层黏附力差，导致器件存在桥接到缺陷，在本实施例中，第一边处理工艺为晶边刻蚀，并且示例性地，采用等离子体进行该晶边刻蚀并通过PEZ环(plasma exclusion zone ring)使将等离子体限制在晶边区域，并控制晶边刻蚀距离。在本发明的实施例中，晶边刻蚀距离，是指从相应膜层(拟进行晶边刻蚀的膜层)的晶边的最外延起算的、晶边刻蚀时相应膜层被刻蚀的宽度(距离)；比如，如果刻蚀距离为1.5mm，则相应膜层从晶边的最外延起向内侧延伸的1.5mm宽度范围内的部分被刻蚀。

可以理解的是，在本发明的实施例中，所选定的最小的晶边刻蚀距离，应当满足设备的要求以及前工艺比如WEE或EBR的限制。比如，如果WEE或EBR的最小距离为0.5mm，那么，在晶边刻蚀时所选定的最小的晶边刻蚀距离应不小于0.5mm。

示例性地，在本实施例中，进行晶边刻蚀可以采用SF6、CF4、O2、N2和CO2等气体，至于气体流速和压力等可以根据刻蚀速率的要求进行合理设置，在此将不做具体限定。

进一步地，在本实施例中，为了进一步避免等离子体刻蚀造成的损伤，在执行第一晶边处理工艺时可以采用中性束刻蚀(neutral beam etch)或化学下游刻蚀(CDE，chemical downstream etch)。图4示出一种化学下游刻蚀工艺的原理示意图。如图4所示，首先将气体导入远端反应腔室1中，在远端反应腔室1中利用等离子体产生自由基，然后通过导管2将自由基送入CDE(chemical downstream etch)腔室，在CDE腔室中自由基和晶圆产生反应完成刻蚀。由于是纯化学刻蚀，因而具有很好的刻蚀选择性，并且，由于没有等离子体轰击，因而不会对已形成的器件层造成损伤。类似的，中性束刻蚀也可以使用对应的刻蚀机台来进行，在此将不做说明。

可以理解的是，在采用中性束刻蚀或化学下游刻蚀时也可以采用PEZ环(plasmaexclusion zone ring)使将等离子体限制在晶边区域，并控制晶边刻蚀距离。当然，也可以通过其他方法来控制刻蚀区域和距离。

还可以理解的是，在第一晶边处理工艺以去除所述层间介电层位于晶边区域中的部分时，不仅可以去除该层间介电层在晶边区域中的部分，也可以去除其他膜层在该区域中的残余，例如氧化物、氮化物、光刻胶层等。

此外，在执行完第一晶边处理工艺之后还可进行湿法情形步骤，例如，通过合适的剂量、流速的水或其他溶剂多所述晶圆进行清洗以去除刻蚀残余物或其他残留物。

步骤103，填充所述沟槽形成互连结构。

示例性地，在本实施例中采用铜或铜合金来形成所述互连结构，其可以通过化学气相沉积或电镀等常用工艺形成。当然，在此过程中，铜金属层不可避免会在层间介电层上形成，因而在该步骤还可以包括诸如CMP、研磨等操作进行平坦化以去除铜金属层高于所述层间介电层的部分。

本实施例提出的半导体器件的制作方法，在形成互连结构之前先对层间介电层进行晶边处理工艺，去除层间介电层位于晶边区域的部分，从而避免由于该区域的层间介电层存在不均匀、易破裂等问题而对后续膜层生长造成影响，进而导致器件存在缺陷或缺陷增加，良率降低。此外，通过对层间介电层进行晶边处理工艺还可以使晶边区域的膜层均匀，从而便于后续生长形成高质量的膜层，进而可以避免由于晶边膜层质量较差导致的器件缺陷。

可以理解的是，虽然在本实施例中在形成互连结构之前先对层间介电层进行晶边处理工艺，但是在其他实施例中，也可以在形成互连结构之后再执行晶边处理工艺，以去除位于晶边区域的层间介电层和互连结构，以减少器件缺陷。

实施例二

下面将参照图2对本发明另一实施方式的半导体器件的制作方法做详细描述。

如前所述，在形成焊盘以及引线时，由于晶边膜层不均匀问题，导致器件存在诸如铝失焦、桥接的缺陷，本发明一实施方式提出一种半导体器件的制作方法，以克服这种问题，如图2所示，该制作方法包括下述步骤：

步骤201，提供半导体晶圆，在所述半导体晶圆上沉积顶部层间介电层，并在所述顶部层间介电层中形成用于形成互连结构的沟槽。

其中，半导体晶圆可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，例如金属沉积前层间介电层(PMD或ILD0)以及位于该层中的接触孔，中间层间介电层(ILD1、2等)以及位于相应层中的互连结构等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体晶圆的构成材料选用单晶硅。

所述顶部层间介电层为所述半导体晶圆最上部的层间介电层，在其上将形成较厚的钝化层以及焊盘和引线，所述顶部层间介电层可以采用比如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、低K或超低K介质层等。在顶部层间介电层中形成有形成顶部金属层所需要的沟槽，该沟槽可以通过常用的光刻、刻蚀工艺形成，在此不做详细说明。

步骤202，执行第一晶边处理工艺，以去除顶部所述层间介电层位于晶边区域中的部分。

所述第一边处理工艺为晶边刻蚀与实施例一中的晶边处理工艺类似，例如采用等离子体刻蚀、中性束刻蚀(neutral beam etch)或化学下游刻蚀(CDE，chemicaldownstream etch)等来进行晶边刻蚀，并通过PEZ环(plasma exclusion zone ring)等方法使将刻蚀区域限制在晶边区域，并控制晶边刻蚀距离。同样地，晶边刻蚀距离的定义以及要求与前述类似，在此将不再进行具体说明。

可以理解的是，在第一晶边处理工艺以去除所述顶部层间介电层位于晶边区域中的部分时，不仅可以去除该顶部层间介电层在晶边区域中的部分，也可以去除其他膜层在该区域中的残余，例如氧化物、氮化物、光刻胶层等。

此外，在执行完第一晶边处理工艺之后还可进行湿法情形步骤，例如，通过合适的剂量、流速的水或其他溶剂多所述晶圆进行清洗以去除刻蚀残余物或其他残留物。

步骤203，填充所述沟槽形成互连结构。

示例性地，在本实施例中采用铜或铜合金来形成所述互连结构，其可以通过化学气相沉积或电镀等常用工艺形成。当然，在此过程中，铜金属层不可避免会在层间介电层上形成，因而在该步骤还可以包括诸如CMP、研磨等操作进行平坦化以去除铜金属层高于所述层间介电层的部分。

步骤204，在所述顶部金属层上形成钝化层，并在所述钝化层中形成用于填充导电材料的沟槽。

钝化层可以根据需要采用合适的材料，例如氧化物、氮化物等，示例性地，在本实施例中，示例性地，采用PECVD(等离子体增强化学气相沉积)氮化硅薄膜来做所述钝化层，其可以低温生长且具有高介电强度和高机械强度，可以以更好地密封和保护下方的器件层。在钝化层中形成用于填充导电材料的沟槽可以通过本领域常用的光刻(photo)、刻蚀(etch)工艺来实现，比如先通过涂覆光刻胶层、曝光、显影等操作定义沟槽的形状，然后通过合适的湿法或干法刻蚀工艺以所述光刻胶层为掩膜刻蚀所述钝化层从而形成所需要的沟槽。

步骤205，执行第二晶边处理工艺，以去除所述钝化层位于晶边区域中的部分。

所述第二边处理工艺为晶边刻蚀与实施例一中的晶边处理工艺类似，例如采用等离子体刻蚀、中性束刻蚀(neutral beam etch)或化学下游刻蚀(CDE，chemicaldownstream etch)等来进行晶边刻蚀，并通过PEZ环(plasma exclusion zone ring)等方法使将刻蚀区域限制在晶边区域，并控制晶边刻蚀距离。同样地，晶边刻蚀距离的定义以及要求与前述类似，在此将不再进行具体说明。

可以理解的是，在第二晶边处理工艺以去除所述钝化层位于晶边区域中的部分时，不仅可以去除该钝化层在晶边区域中的部分，也可以去除其他膜层在该区域中的残余，例如氧化物、氮化物、光刻胶层等残余物。

此外，在执行完第二晶边处理工艺之后还可进行湿法情形步骤，例如，通过合适的剂量、流速的水或其他溶剂多所述晶圆进行清洗以去除刻蚀残余物或其他残留物。

步骤206，在所述钝化层上形成填充所述沟槽并覆盖所述钝化层的导电材料层。

示例性地，在本实施例中所述导电材料层采用铝或铝合金，其可以通过物理气相沉积或化学气相沉积等常用工艺形成。所述沉积的导电材料层填充所述沟槽以与下方顶部金属层连接，并覆盖所述钝化层。

步骤207，图形化所述导电材料层形成焊盘以及引线。

示例性地，通过常用的光刻、刻蚀工艺图形化导电材料层形成焊盘(PAD)以及引线。所述湿法刻蚀工艺包括采用磷酸、醋酸、硝酸和水的混合物等的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

所述湿法刻蚀工艺包括诸如氢氟酸、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含氯气(Cl₂)等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

可以理解的是，在本实施例中，所述钝化层可以为第一钝化层(PAS1)，导电材料层之上还可以形成第二钝化层以进行诸如再布线的操作。当然，所述钝化层也可以仅包括一层。

本实施例提出的半导体器件的制作方法，去除层间介电层位于晶边区域的部分，从而避免由于该区域的层间介电层存在不均匀、易破裂等问题而对后续膜层生长造成影响，进而导致器件存在缺陷或缺陷增加，良率降低。此外，通过对层间介电层进行晶边处理工艺还可以使晶边区域的膜层均匀，从而便于后续生长形成高质量的膜层，进而可以避免由于晶边膜层质量较差导致的器件缺陷。

并且，进一步地，在形成钝化层之后，再进行一次晶边处理工艺，以去除钝化层位于晶边区域的部分，从而避免在后续金属沉积过程中由于晶边区域的钝化层脱落造成金属层失焦或桥接缺陷。

此外，在本实施例中，在进行晶边处理工艺时，可以采用中性束刻蚀或化学下游刻蚀，从而减少器件的等离子体损伤，例如与钝化层刻蚀相关的等离子体损伤。

实施例三

下面将参照图3对本发明又一实施方式的半导体器件的制作方法做详细描述。

如前所述，在形成焊盘以及引线时，由于晶边膜层不均匀问题，导致器件存在诸如铝失焦、桥接的缺陷，本发明一实施方式提出的半导体器件，以克服这种问题，如图3所示，该制作方法包括下述步骤：

步骤301，提供半导体晶圆，在所述半导体晶圆上沉积顶部层间介电层，并在所述顶部层间介电层中形成用于形成互连结构的沟槽。

其中，半导体晶圆可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，例如金属沉积前层间介电层(PMD或ILD0)以及位于该层中的接触孔，中间层间介电层(ILD1、2等)以及位于相应层中的互连结构等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体晶圆的构成材料选用单晶硅。

所述顶部层间介电层为所述半导体晶圆最上部的层间介电层，在其上将形成较厚的钝化层以及焊盘和引线，所述顶部层间介电层可以采用比如磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、低K或超低K介质层等。在顶部层间介电层中形成有形成顶部金属层所需要的沟槽，该沟槽可以通过常用的光刻、刻蚀工艺形成，在此不做详细说明。

步骤302，执行第一晶边处理工艺，以去除顶部所述层间介电层位于晶边区域中的部分。

所述第一边处理工艺为晶边刻蚀与实施例一中的晶边处理工艺类似，例如采用等离子体刻蚀、中性束刻蚀(neutral beam etch)或化学下游刻蚀(CDE，chemicaldownstream etch)等来进行晶边刻蚀，并通过PEZ环(plasma exclusion zone ring)等方法使将刻蚀区域限制在晶边区域，并控制晶边刻蚀距离。同样地，晶边刻蚀距离的定义以及要求与前述类似，在此将不再进行具体说明。

可以理解的是，在第一晶边处理工艺以去除所述顶部层间介电层位于晶边区域中的部分时，不仅可以去除该顶部层间介电层在晶边区域中的部分，也可以去除其他膜层在该区域中的残余，例如氧化物、氮化物、光刻胶层等。

此外，在执行完第一晶边处理工艺之后还可进行湿法情形步骤，例如，通过合适的剂量、流速的水或其他溶剂多所述晶圆进行清洗以去除刻蚀残余物或其他残留物。

步骤303，在所述顶部层间介电层的晶边区域形成覆盖层。

示例性地，通过PVD、CVD、ALD等沉积常用薄膜沉积工艺，在所述顶部层间介电层的晶边区域形成覆盖层，以覆盖晶边区域不平整的部分，使晶边区域的膜层均匀，粗糙度更好。示例性地，所述覆盖层可以为氧化物，例如氧化硅，或氮化物，例如氮化硅等。

步骤304，填充所述沟槽形成互连结构。

示例性地，在本实施例中采用铜或铜合金来形成所述互连结构，其可以通过化学气相沉积或电镀等常用工艺形成。当然，在此过程中，铜金属层不可避免会在层间介电层上形成，因而在该步骤还可以包括诸如CMP、研磨等操作进行平坦化以去除铜金属层高于所述层间介电层的部分。

步骤305，在所述顶部金属层上形成钝化层，并在所述钝化层中形成用于填充导电材料的沟槽。

钝化层可以根据需要采用合适的材料，例如氧化物、氮化物等，示例性地，在本实施例中，示例性地，采用PECVD(等离子体增强化学气相沉积)氮化硅薄膜来做所述钝化层，其可以低温生长且具有高介电强度和高机械强度，可以以更好地密封和保护下方的器件层。在钝化层中形成用于填充导电材料的沟槽可以通过本领域常用的光刻(photo)、刻蚀(etch)工艺来实现，比如先通过涂覆光刻胶层、曝光、显影等操作定义沟槽的形状，然后通过合适的湿法或干法刻蚀工艺以所述光刻胶层为掩膜刻蚀所述钝化层从而形成所需要的沟槽。

步骤306，执行第二晶边处理工艺，以去除所述钝化层位于晶边区域中的部分。

所述第二边处理工艺为晶边刻蚀与实施例一中的晶边处理工艺类似，例如采用等离子体刻蚀、中性束刻蚀(neutral beam etch)或化学下游刻蚀(CDE，chemicaldownstream etch)等来进行晶边刻蚀，并通过PEZ环(plasma exclusion zone ring)等方法使将刻蚀区域限制在晶边区域，并控制晶边刻蚀距离。同样地，晶边刻蚀距离的定义以及要求与前述类似，在此将不再进行具体说明。

可以理解的是，在第二晶边处理工艺以去除所述钝化层位于晶边区域中的部分时，不仅可以去除该钝化层在晶边区域中的部分，也可以去除其他膜层在该区域中的残余，例如氧化物、氮化物、光刻胶层等残余物。

此外，在执行完第二晶边处理工艺之后还可进行湿法情形步骤，例如，通过合适的剂量、流速的水或其他溶剂多所述晶圆进行清洗以去除刻蚀残余物或其他残留物。

步骤307，在所述钝化层的晶边区域形成覆盖层。

示例性地，通过PVD、CVD、ALD等沉积常用薄膜沉积工艺，在所述钝化层的晶边区域形成覆盖层，以覆盖晶边区域不平整的部分，使晶边区域的膜层均匀，粗糙度更好。示例性地，所述覆盖层可以为氧化物，例如氧化硅，或氮化物，例如氮化硅等。

步骤308，在所述钝化层上形成填充所述沟槽并覆盖所述钝化层的导电材料层。

示例性地，在本实施例中所述导电材料层采用铝或铝合金，其可以通过物理气相沉积或化学气相沉积等常用工艺形成。所述沉积的导电材料层填充所述沟槽以与下方顶部金属层连接，并覆盖所述钝化层。

步骤309，去除所述导电材料层位于晶边区域的部分，并在所述导电材料层的晶边区域形成覆盖层。

示例性地，首先通过湿法工艺，例如采用磷酸、醋酸、硝酸和水的混合物去除所述导电材料层位于晶边区域的部分，以提高该区域的平整度和均匀性，然后在所述导电材料层的晶边区域形成覆盖层，以覆盖晶边区域不平整的部分，从而进一步使晶边区域的膜层均匀，粗糙度更好。示例性地，所述覆盖层可以为氧化物，例如氧化硅，或氮化物，例如氮化硅等，其可以通过常用的PVD、CVD、ALD等方法沉积。

步骤310，图形化所述导电材料层形成焊盘以及引线。

示例性地，通过常用的光刻、刻蚀工艺图形化导电材料层形成焊盘(PAD)以及引线。所述湿法刻蚀工艺包括采用磷酸、醋酸、硝酸和水的混合物等的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

所述湿法刻蚀工艺包括诸如氢氟酸、磷酸等湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含氯气(Cl₂)等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

可以理解的是，在本实施例中，所述钝化层可以为第一钝化层(PAS1)，导电材料层之上还可以形成第二钝化层以进行诸如再布线的操作。当然，所述钝化层也可以仅包括一层。

本实施例提出的半导体器件的制作方法，在形成顶部金属层之前先对层间介电层进行晶边处理工艺，去除层间介电层位于晶边区域的部分，从而避免由于该区域的层间介电层存在不均匀、易破裂等问题而对后续膜层生长造成影响，进而导致器件存在缺陷或缺陷增加，良率降低。此外，通过对层间介电层进行晶边处理工艺还可以使晶边区域的膜层均匀，从而便于后续生长形成高质量的膜层，进而可以避免由于晶边膜层质量较差导致的器件缺陷。

并且，进一步地，在形成钝化层图形化之后，再进行一次晶边处理工艺，以去除钝化层位于晶边区域的部分并形成覆盖层，从而避免在后续金属沉积过程中由于晶边区域的钝化层脱落造成金属层失焦或桥接缺陷。更优选地，在形成导电材料层之后，通过湿法工艺去除导电材料层位于晶边区域的部分，不在该区域形成覆盖层，以提高晶边区域的均匀性和稳定性，从而减少器件缺陷。

此外，在本实施例中，在进行晶边处理工艺时，可以采用中性束刻蚀或化学下游刻蚀，从而减少器件的等离子体损伤，例如与钝化层刻蚀相关的等离子体损伤。

可以理解的是，上述实施例仅是示例性说明，本领域技术人员可以根据上述实施例进行变形、组合和改进，并且应当明白，本发明的晶边处理工艺不仅限于上述晶边刻蚀，还可以包括晶边平坦化操作、晶边湿法处理操作等，所述晶边湿法处理例如可以氢氟酸和双氧水的混合物或仅采用氢氟酸，本领域技术人员可以根据需要选用合适的处理剂。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体晶圆，在所述半导体晶圆上沉积层间介电层，并在所述层间介电层中形成用于形成互连结构的沟槽；

执行第一晶边处理工艺，以去除所述层间介电层位于晶边区域中的部分；

在执行第一晶边处理工艺之后，对所述层间介电层进行湿法清洗；

在对所述层间介电层进行湿法清洗之后，在所述层间介电层的晶边区域形成覆盖层；

在形成所述覆盖层之后，填充所述沟槽形成互连结构。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述层间介电层为顶部层间介电层，所述互连结构为顶部金属层。

3.根据权利要求2所述的半导体器件的制作方法，其特征在于，还包括下述步骤：

在所述顶部金属层上形成钝化层，并在所述钝化层中形成用于填充导电材料的沟槽；

执行第二晶边处理工艺，以去除所述钝化层位于晶边区域中的部分；

在所述钝化层上形成填充所述沟槽并覆盖所述钝化层的导电材料层；

图形化所述导电材料层形成焊盘以及引线。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，在所述第二晶边处理工艺之后，形成所述导电材料层之前还包括对所述钝化层进行湿法清洗的步骤。

5.根据权利要求4所述的半导体器件的制作方法，其特征在于，在对所述钝化层进行湿法清洗之后，形成所述导电材料层之前还包括在所述钝化层的晶边区域形成覆盖层的步骤。

6.根据权利要求4所述的半导体器件的制作方法，其特征在于，在所述导电材料层形成之后，图形化之前还包括去除所述导电材料层位于晶边区域的部分，并在所述导电材料层的晶边区域形成覆盖层的步骤。

7.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第一和第二晶边处理工艺为等离子体晶边刻蚀。

8.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述第一和第二晶边处理工艺为中性束刻蚀或化学下游刻蚀。

9.根据权利要求3所述的半导体器件的制作方法，所述第一和第二晶边处理工艺包括晶边平坦化或晶边湿法处理。

10.根据权利要求1、5或6所述的半导体器件的制作方法，其特征在于，所述覆盖层为氧化物或氮化物。

11.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述导电材料层为铝层。

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