KR20060004659A - 복수-높이 ｆｉｎｆｅｔ - Google Patents

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Abstract

본 발명은 제1 및 제2 핀들 갖는 FinFET 장치를 제공한다. 각 핀은 채널 영역과 그 채널 영역으로부터 연장되는 소스 및 드레인 영역을 갖는다. 핀들은 각기 다른 높이를 갖는다. 본 발명은 핀들에 인접하여 배치된 게이트 도전체를 포함한다. 게이트 도전체는 제1 핀에 수직으로 전개되고 제1 핀과 제2 핀 각각의 채널 영역을 가로지른다. 제1 핀의 높이 대 제2 핀의 높이의 비율은 1 대 2/3의 비율을 갖는다. 이 비율은 트랜지스터의 성능을 조율하는데 이용되고 트랜지스터의 총 채널 폭을 결정한다.
전계 효과 트랜지스터, finFET, 핀 높이, 높이 비율, 채널 폭, 트랜지스터 성능

Description

복수-높이 ＦＩＮＦＥＴ{MULTI-HEIGHT FINFET}
본 발명은 전계 효과 트랜지스터에 관한 것이고, 보다 구체적으로는 각각 다른 높이의 핀들을 갖는 핀 전계 효과 트랜지스터와 그러한 구조에 관한 것이다.
맨 처음 집적 회로(IC)가 개발되어 제조되었던 1960년대 이래로, IC 기판 상에 형성되는 장치들의 수와 밀도는 엄청나게 증가해오고 있다. 실제로, 칩 상에 100,000개를 넘는 수의 장치들을 갖는 VLSI 장치들도 이제는 낡은 기술로 생각되고 있다. 오늘날 시장에서는 칩 상에 수백 만 개의 장치들을 갖는 IC의 제조가 표준이다. 각 칩 상에 수십 억 개의 장치들을 갖는 IC의 개발이 현재 연구 중에 있다. 그러므로, 현재의 IC 제조에 대해 표현하자면 그야말로 ULSI(ultra large scale integration)라 하겠다.
IC 기판 위에 형성되는 장치 수의 증가와 그에 더불어 그와 같은 장치들의 밀도 증가에 따라, 그와 같은 장치들의 치수는 크게 줄어들었다. 구체적으로, 게이트 두께와, 소스 및 드레인 요소의 채널 간격의 치수는 계속해서 줄어들어서, 오늘날에는 마이크로미터 및 나노미터 간격의 소스, 드레인 및 게이트가 요구되고 있다. 장치들이 그 사이즈 면에서 계속해서 작아지더라도, 그러한 장치들의 성능은 그대로이거나 향상되어야 한다. 성능 특성, 성능 신뢰성, 그리고 장치 내구성에 더하여, 제조 신뢰성과 비용도 항상 중요한 문제이다.
장치의 축소와 관련하여, 단채널 효과, 펀치-스루(punch-through) 및 전류 누설 등 몇가지 문제가 발생하고 있다, 이러한 문제는 장치의 성능과 제조 공정 모두에 영향을 미친다. 장치 성능에 대한 단채널 효과의 영향은 장치 임계 전압의 감소와 부-임계(sun-threshold) 전류의 증가로 나타난다.
보다 구체적으로, 채널 길이가 작아져감에 따라, 소스 및 드레인의 공핍 영역은 서로 점점 더 가까워지고 있다. 실질적으로 그와 같은 공핍 영역이 소스와 드레인 사이의 전체 채널 영역을 차지할 수 있다. 이와 같이 소스 및 드레인 공핍 영역이 채널 영역을 사실상 차지하게 되는 결과, 채널은 부분적으로 공핍되고 소스와 드레인 전류 흐름을 변경하는데 필요한 게이터 전하가 감소된다.
단채널 효과를 줄이거나 없애기 위한 한 가지 방법은 소스와 드레인에 인접한 게이트 산화물의 두께를 줄이는 것이다. 게이트 산화물의 두께를 얇게 하면 단채널 효과를 줄일 수 있을 뿐만 아니라, 더 높은 드라이브 전류를 생각할 수 있다. 그 결과 장치는 더 빨라진다. 그러나, 예상되는 바와 같이, 산화물을 얇게 제조하는 것과 관련하여 제조 재현가능성(reproducibility) 및 균일성(uniformity)과 제조 공정 동안의 산화물 성장 속도 제어를 비롯한 중요한 문제들이 존재한다.
단채널 효과 및 ULSI에 관한 기타 다른 문제들을 해결하기 위하여, 장치에 대한 개선이 이미 이루어졌고 또한 계속 진행중이다. 그와 같은 시도의 하나로서, Muller 등의 미국 특허 제6,252,284호(본 명세서에서는 이하 "Muller"라 할 것이고, 이는 본 명세서에서 참조로써 통합됨)에서는, 핀 형상(fin shape)을 갖는 채널 영역을 포함하고 FinFET 장치라 불리는 전계 효과 트랜지스터(FET)가 개시되어 있다. 이는 도 1에 도시되어 있다. FinFET 형 구조에서는, 채널(24)과 소스 및 드레인 영역(4)이 기판(5)으로부터 연장되는 수직 실리콘 핀 구조로서 형성된다. 수직 게이트 구조(21)는 핀 구조의 채널 영역(24)을 가로지른다. 도 1에는 도시되지 않았지만, 다양한 절연체층이 전기적으로 채널 영역(24)을 게이트(21)와 분리시킨다. 도 1은 또한 산화물층(20)과, 핀 구조(4, 24) 및 게이트 구조(21) 위에 형성된 절연 측벽 스페이서(12, 23)를 도시하고 있다. 핀 구조(4)의 끝부분에서 이러한 핀 구조 영역을 도전성으로 만드는 소스 및 드레인 도핑 주입(doping implant)이 이루어진다. 실리콘이 충분한 전압/전류가 게이트(21)에 존재할 때에만 도전성이 되는 반도체를 구성하도록 핀 구조의 채널 영역(24)이 도핑된다.
그러나, 통상적 FinFET 장치들은 주어진 칩 상에서 모든 FinFET 트랜지스터가 동일한 핀 높이를 갖도록 형성된다. 이하 기술되는 본 발명은 단일의 칩 상에서 각기 다른 핀 높이를 형성하는 방법과 그 각기 다른 핀들의 각기 다른 높이들 간에 적절한 비율을 선택하는 방법을 제공한다.
본 발명은 제1 핀과 제2 핀을 갖는 FinFET 장치를 제공한다. 각 핀은 채널 영역과, 그 채널 영역으로부터 연장되는 소스 및 드레인 영역을 포함한다. 핀들은 각기 다른 높이를 갖는다. 본 발명은 핀들에 인접하여 배치된 게이터 도전체를 갖는다. 게이트 도전체는 상기 핀들에 수직으로 뻗어있고, 제1 핀과 제2 핀 각각의 채널 역역을 가로지른다. 핀들은 서로 평행하다. 제1 핀의 높이 대 제2 핀의 높이의 비율로는 1 대 2/3의 비율을 갖는다. 그 비율은 트랜지스터의 성능을 조율하는데 이용되고 해당 트랜지스터의 총 채널 폭을 결정한다.
본 발명은 또한 제1 핀을 갖는 제1 FinFET 트랜지스터와 제2 핀을 갖는 제2 FinFET 트랜지스터를 포함한 집적 회로를 제공한다. 핀 각각은 채널 영역과 그 채널 영역으로부터 연장되는 소스 및 드레인 영역을 포함한다. 핀들은 각기 다른 높이를 갖는다. 본 발명은 또한 복수의 FinFET 장치를 포함하는데, 그 장치 각각이 적어도 하나의 핀을 갖는다. 각 핀은 채널 영역과, 그 채널 영역으로부터 연장되는 소스 및 드레인 영역을 포함한다. 집적 회로 내에서 적어도 두 개의 핀이 서로 다른 높이를 갖는다.
또한, 본 발명은 FinFET 장치의 제조 방법을 제공한다. 먼저, 본 발명은 구조 상에 활성 실리콘층을 형성한다. 그 다음, 본 발명은 그 활성 실리콘층 위에 마스크를 패터닝한다. 그 다음, 본 방법은 열 산화를 수행하여 상기 마스크로 보호되지 않는 활성 실리콘 층 영역의 높이를 줄인다. 본 방법은 마스크를 제거하고, 해당 활성 실리콘층을 핀으로 패터닝한다. 그 좁은(shortened) 영역에서 생성된 핀들은 활성 실리콘층의 다른 영역에서 생성된 핀들과 비교할 때 더 작은 높이를 갖는다.
본 발명은 처음에 SOI 웨이퍼에서 시작하여, 활성 실리콘층 위에서 산화물층을 형성하고, 그 다음 그 산화물층 위에 제1 마스킹층을 형성한다. 그런 다음 그 마스킹층에 의해 보호되지 않는 활성 실리콘에 대한 열 산화에 일부 영역의 활성 실리콘을 노출시켜 웨이퍼를 패터닝한다. 그러한 열 산화 공정은 마스킹되지 않은 영역의 높이를 해당 활성 실리콘층의 높이의 2/3까지 줄이도록 제어된다. 열 산화 공정은 FinFET 장치의 성능을 조율하는데 이용되고, FinFET 장치의 채널 폭을 결정한다. 산화물층을 형성한 다음, 제1 마스킹 층을 제거하고 제2 마스킹층을 패터닝한다. 그 다음, 본 방법은 제2 마스크층에 의해서 보호되지 않는 산화물층을 에칭한 다음 그 마스크를 제거한다. 본 공정은 노출된 산화물층에 대한 선택적인 활성 실리콘층의 에칭으로 이어져 핀을 형성한다. 그런 다음, 본 방법은 게이터 도전체가 핀들의 그와 같은 채널 영역을 가로지르도록 그 핀들 위로 게이터 도전체를 패터닝한다. 마지막 공정은 당업계에 이미 주지되어 있고 본 명세서에서는 더 설명하지 않을 것이다.
본 발명은 또한 FinFET 장치들을 포함하는 집적 회로 제조 방법을 제공한다. 먼저, 본 방법은 구조 위에 활성 실리콘층을 형성한다. 그 다음, 본 방법은 그 활성 실리콘층 위로 마스크를 패터닝한다. 그런 다음 본 방법은 열 산화를 수행하여 마스크로 보호되지 않는 활성 실리콘층의 좁은 영역의 높이를 줄인다. 본 방법은 마스크를 제거하고 활성 실리콘층을 핀으로 패터닝한다. 그 좁은 영역에서 생성된 핀들이, 그 활성 실리콘층의 다른 영역에서 생성된 핀들에 비하여 더 작은 높이를 갖는다.
그러므로, 전술한 바와 같이, 본 발명은 각기 다른 높이를 가질 수 있는 복수의 핀을 사용하여 회로 설계자의 요구에 따라 FinFET 장치들이 조율될 수 있게 한다. 또한, 본 발명은 1 대 2/3의 최적의 높이 비율을 이루어 수율을 희생시키거나 통상적 트랜지스터 제조 공정을 방해하는 일 없이 높은 채널 폭 입도(granularity)가 가능하게 한다.
도 1은 통상적 FinFET 구조를 개략적으로 도시한 도면,
도 2a는 집적 회로 칩 내의 복수-핀 FinFET 장치의 단면을 개략적으로 도시한 도면,
도 2b는 도 2a에 도시된 장치를 상부에서 바라본 모습을 개략적으로 도시한 도면,
도 3은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 4은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 5은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 6은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 7은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 8은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 9은 FinFET 장치를 제조하는 본 발명의 공정에서 일 단계를 개략적으로 도시한 도면,
도 10은 본 발명에 따른 바람직한 일 방법을 설명하는 흐름도.
논리(logic)에 있어서, 아날로그형 회로 클래스, 예컨대 감지-증폭기, 래치 및 SRAM 셀 등은 트랜지스터 채널 폭에 매우 민감하고, 특히 장치 내에 포함된 각기 다른 FET의 채널 폭 비율에 민감하다. 그러므로, 하나의 칩 내에 속한 각기 다른 회로들의 성능은 그 장치에 속한 하나 이상의 FET의 채널 폭을 변경함으로써 조율될 수 있다. 이는 설계자로 하여금 필요한 경우 칩 상의 각 논리 회로의 성능을 변경시킬 수 있게 한다.
FinFET 구조에서, 채널 폭은 핀 높이에 비례하는데, 이는 FinFET 장치에서는 채널 폭이 수직 방향이기 때문이다. 핀의 양 측면이 게이트에 노출되어 있으나 그로부터 절연되어 있으므로 채널 폭은 실제로 (핀 길이로서 승산된) 핀 높이로서 생성된 영역의 두 배이다. 그러므로, (주어진 핀 길이에 대해) 핀 높이를 증가시키거나 감소시킴으로써, 채널 폭(게이트에 노출되어 있지만 그로부터 절연된 채널 표면)이 대응적으로 증가 또는 감소된다. 본 발명은 각기 다른 핀 높이를 갖는 FinFET를 생성하여 FinFET 장치의 성능이 설계자의 요구에 맞게 조율되도록 하는 방법을 제공한다.
도 2a는 집적 회로 칩 일부에 형성된 복수-핀 FinFET 트랜지스터의 측단면을 개략적으로 도시한 도면이다. 도 2b는 상기 구조를 위에서 바라본 모습을 개략적으로 도시한 도면이다. 이러한 개략적 도면들은 기판(30), 산화물층(31), 복수의 핀(32), 절연체(60), 그리고 핀(32)과 절연체(60) 위에 형성된 게이트 도전체(90)를 도시한다. 도 1의 사시도에 비해 더 명확히 도시된 바와 같이, 도 2a에 도시된 핀(32)은 해당 페이지로/로부터 연장되고, 그 끝부분에 소스 및 드레인 영역(4)을 포함한다. 도 2b에 도시된 바와 같이, 게이트(90)는 핀(32)에 대해 수직으로 이어지고 각 핀(32)의 채널 영역(24)을 가로지른다.
도 2a에 도시된 바와 같이, 본 발명은 하나의 FinFET마다 둘 이상의 핀을 이용할 수 있다. 도 2b에 도시된 바와 같이, 소스와 드레인 간에 도전성을 게이팅할 때 전체 핀(32)이 함께 동작하도록 각기 다른 핀들로 이루어진 전체 소스 및 드레인들이 외부 배선(25)에 전기적으로 연결된다. 복수의 핀을 이용함으로써, 회로 설계자는, 게이트에 노출은 되지만 그로부터 절연된 채널 영역(24)을 증가 또는 감소시킬 수 있다. 그러므로, 동일한 길이와 높이를 갖는 핀들에 대해서는, 두 개의 핀이 하나의 핀에 비해 유효 채널 폭을 두 배로 할 것이고, 세 개의 핀이 유효 채널 폭을 세 배로 할 것이다. 또한, 설계자에게 하나의 트랜지스터 내에서 각기 다른 높이의 핀들을 사용할 수 있는 능력을 제공함으로써, 본 발명은 더 미세한 채널 표면 입도 변경을 가능하게 하고, 이로써 하나의 칩 내에서 각기 다른 회로들 간에 더 미세한 해상도 조율이 가능하게 한다.
도 3 내지 도 9는 본 발명의 구조를 제조하는 여러 제조 단계들을 보여주는, 본 발명에 의해서 이용되는 일 방법을 나타낸 것이다. 보다 구체적으로, 도 3은 매립된 산화물층(31)의 상부에 활성(예컨대, 반도체) 실리콘층(32)을 갖는 SOI 웨이퍼의 사용을 도시한다. 일 실시예에서 항목(33)은 실리콘 이산화물층을 나타 낸다. 또 다른 실시예에서, 항목(33)은 위에 폴리실리콘층이 덮인 실리콘 이산화물층을 나타낸다. 항목(34)은 층(33) 위에 형성된 실리콘 질화물층을 나타낸다.
도 4에서는, 포토레지스트(40)가 실리콘 질화물층(34) 상에 형성되고 패터닝되어 있다. 이러한 구조는, 그 구조의 노출된 부분(41)이 활성 실리콘층(32)까지 제거되도록 에칭된다. 그 다음, 도 5에 도시된 바와 같이, 이 구조에 대해 고온의 산화 공정이 이루어진다. 이러한 산화 공정은 레지스트에서의 개구부(41)를 통해 노출된 활성 실리콘층(32)의 일부를 소멸시킨다. 그런 다음 포토레지스트(40)가 제거된다. 도 5에 도시된 바와 같이, 이는 선택된 영역(41)에서 활성 실리콘층(32)의 높이를 줄인다. 활성 실리콘 영역(32)의 높이는 도 4와 관하여 앞서 설명한 에칭 공정을 계속함으로써 줄어들 수 있겠지만, 이러한 산화 공정이 노출된 영역(41)에서의 높이 감소에 대해 훨씬 더 높은 수준의 제어를 제공한다.
도 6에서, 선택적 제거 공정을 이용하여 질화물층(34)이 제거된다. 또한, 층(33)이 폴리실리콘 부분을 포함하고 있는 경우, 그 폴리실리콘층이 또한 이 단계에서 선택적으로 제거될 수 있다. 그런 다음 핀이 형성될 위치에 마스크층(60)이 인가되고 패터닝된다. 도 7에서는, 하부의 실리콘층(32)에 아무런 영향도 미치지 않는 선택적 에칭 공정에 의해 산화물층이 에칭된다. 그 다음, 도 8에 도시된 바와 같이, 마스크층(60)이 제거되고 산화물층(33)에 의해 보호되지 않는 실리콘층(32)의 영역이, 산화물층(31)에 대해서 선택적으로 에칭되어 핀(32)을 형성한다. 핀(80)은 (도 5와 관련하여 앞서 설명한) 산화 공정에서 실리콘층(32)의 높이가 줄어든 영역(41)에서 형성되지만 핀(81)은 활성 실리콘층(32)의 높이가 줄어들지 않 은 영역에서 형성된다. 그러므로, 핀(80)은 핀(81)에 비해 줄어든 높이를 갖는다. 도 9에서, 도전성 게이트 물질층(90)이 증착되고 패터닝된다. 또한, FinFET 분야에서 알려진 것처럼, 추가적 공정이 이루어져서 트랜지스터를 완성한다. 예컨대, 게이트 물질층을 넘어서 연장되는 핀 영역(4)이 도핑되어 소스 및 드레인 영역을 생성하고, 절연층이 형성되며, 게이트, 소스 및 드레인 등에 대한 콘택트가 형성된다. 본 예에서는, 3개의 트랜지스터(91-93)가 형성된다.
도 2b에서는 패터닝된 게이트 도전체(90)가 채널 영역(24)을 포함한 핀들에 수직한 것으로 도시되어 있지만, 특정한 결정면 상에서 채널을 형성하기 위해 게이트 도전체가 90도가 아닌 어떤 각도로 그 핀들을 가로지르는 것이 바람직할 수도 있다. 구체적으로, 게이트가 67.5도의 각도로 핀들을 가로지르게 한다면 {110}과 {100} 평면 양자 모두에 대한 액세스가 실리콘 내에서 전자와 홀 각각의 최고 이동도를 가져올 수 있게 한다.
도 10은 본 발명의 일 실시예를 나타내는 흐름도이다. 항목(100)에서, 본 발명은 출발점으로서 SOI 웨이퍼를 이용한다(그러나, 이에 제한되지는 않는다). 그 다음, 항목(102)에서, 본 발명은 활성 실리콘층 상에 산화물층을 형성한다. 그 다음, 항목(104)에서, 본 발명은 산화물층 위에 마스크 또는 마스킹층을 패터닝한다. 항목(106)에서, 본 발명은 열 산화를 수행하여 마스크에 의해 보호되지 않는 활성 실리콘층 영역의 높이를 줄인다. 항목(108)에서, 본 발명은 마스크 또는 마스킹층을 제거한다. 그 다음, 항목(110)에서, 본 발명은 그 산화물층과 활성 실리콘층 위에 제2의 마스크를 패터닝한다. 항목(112)에서, 본 발명은 활성 실리콘층 을 핀으로 패터닝한다. 그런 다음 본 발명은 항목(114)에서 그 핀들의 채널 영역 위에 게이트 산화물을 형성한다. 항목(116)에서, 본 발명은 게이트 도전체가 그 핀들의 채널 영역을 가로지르도록 그 핀들 위에 게이트 도전체를 패터닝한다. 마지막으로, 항목(118)에서, 본 발명은 게이트 도전체에 의해 커버되지 않은 핀 부분을 도핑하여 그 핀에서 소스와 드레인을 형성한다.
도시된 바와 같이, 본 발명은 주어진 칩 내에서 각기 다른 FinFET 장치들의 핀 높이에 대해 개별적 제어를 제공하여 소정의 성능 목표를 달성하도록 채널 폭의 조율이 가능하게 한다. 또한 본 발명은 각기 다른 핀 높이의 선택에 관하여 다음의 방법을 제공한다.
전술한 설명은 핀으로 패터닝될 활성 실리콘층에서 선택된 부분의 높이를 줄이기 위한 한 번의 고온 산화 공정을 포함한다. 각기 다른 마스크를 사용해서 이 공정이 여러 번 반복되어 (위에서 설명된 두 개의 핀 높이와 달리) 셋 이상의 서로 다른 핀 높이를 형성할 수 있다. 그러나, 본 발명은 이하 설명되는 핀 높이 비율을 이용함으로써 여러 차례 고온 산화 공정을 수행할 필요를 줄여준다.
이 방법은 기본 핀 높이(base fin height)의 수 배(퀀타)로 핀 높이(그리고 관련된 채널 폭)를 제한하여 적절한 제조 공정 단계들을 유지하면서 동시에 공정을 간단하게 하고 설계자로 하여금 채널 폭 선택을 가장 넓은 범위에서 할 수 있게 한다. (앞서 설명한 바와 같이) 핀들은 리소그래피에 의해 형성되므로 대략 리소그래피 스케일보다 더 크지 않은 주파수로 이격(예컨대, 70nm 기술에 있어서는 70nm로 이격)될 수 있다. 바람직한 채널 폭을 달성하려면 보다 적은 수의 핀들이 이용 되어야 할 것이므로 키가 더 큰 핀들이 더 높은 단위 영역당 전류 밀도를 제공할 것이지만, 이는 보다 큰 채널 폭 스탭이 곤란하게 할 것이다(조악한 입도). 더 작은 핀들은 더 미세한 채널 폭 입도를 가능하게 할 것이지만, 이는 칩 면적을 과도하게 차지할 것이다.
이러한 문제를 해결하기 위하여, 본 발명은 더 작은 핀들은 더 큰 핀들에 비해 2/3의 높이를 가져야 한다는 표준을 정하고 있다. 경험상, 본 발명자는 이러한 비율이 최적의 설계 해결 결과를 가져온다는 점을 알게 되었다. 이러한 해결책은 한 번의 고온 산화 공정이 이용될 수 있도록 (그리고 높은 수율을 유지하도록) 한다. 또한, 그와 같은 높이의 핀들을 서로의 1/3 범위 내에서 형성함으로써, 트랜지스터 내의 나머지 구조를 형성하는 공정이 변경될 필요가 없다. 이와 달리, 일부 핀들이 다른 것에 비해 매우 작게 형성된다면, 콘택트, 소스, 드레인, 산화물층 등을 형성하기 위해 특별한 공정이 이용되어야 할 것이다.
본 발명에서 1 대 2/3 비율(예컨대, 1:0.667 비율)의 이용이 도 9에 도시되어 있다. 트랜지스터(91)에서, 채널 폭은 1(앞서 논의된 바와 같이, 이는 실제로 그 핀 높이의 두 배이다)과 같다. 도 9는 트랜지스터(91) 가까이에 표시된 방정식 W=(1)x2h를 통해 이를 보여준다. 트랜지스터(92)는 방정식 W=(4/3)x2h에 의해 알 수 있는 것처럼 4/3의 채널 폭을 갖는다. 이는 두 개의 2/3 높이의 핀을 이용하여 달성된다. 또 다른 예로서, 트랜지스터(93)는 완전한 높이의 핀과 2/3 높이의 핀을 결합함으로써 5/3의 채널 폭(방정식 W=(5/3)x2h에 의해 알 수 있는 바와 같이)을 갖는다. 그러므로, 완전한 높이의 핀과 2/3 높이의 핀을 복수의 조합으로 이용 함으로써, 실제로 어떠한 채널 폭도 표준 트랜지스터 제조 공정을 실질적으로 변경하거나 수율을 감소시키는 일 없이 본 발명에 의해 달성될 수 있다.
그러므로, 전술한 바와 같이, 본 발명은 각기 다른 높이를 가질 수 있는 복수의 핀을 이용하여 회로 설계자의 필요에 따라 FinFET 장치들이 조율될 수 있도록 한다. 또한, 본 발명은 수율을 희생시키거나 통상적 트랜지스터 제조 공정을 방해하는 일 없이 높은 채널 폭 입도를 허용할 수 있는 1 대 2/3의 최적의 높이 비율을 형성한다.
본 발명에 의해 이용 가능한 보다 미세한 채널 폭 입도는, 회로의 동작이 그 회로 내부 트랜지스터의 상대적 드라이브 강도나 성능에 결정적으로 의존하는 회로들이 더 적은 물리적 영역을 차지(이에 의하지 않았다면 더 넓은 영역을 차지할 것임)할 수 있게 한다. 또한, 이들 회로에 있어서 보다 좁은 총 채널 폭이 달성될 수 있어서, 그에 따라 최종 회로에서는 통상적 구조에 비해 전력 낭비를 줄일 수 있다.
본 발명이 바람직한 실시예의 관점에서 설명되었지만, 당업자라면 본 발명이 첨부된 청구범위의 사상과 영역을 벗어나지 않는 범위에서 변형되어 실시될 수 있다는 점을 알 것이다.
본 발명은 반도체 장치 분야에서, 보다 구체적으로는 전계 효과 트랜지스터를 포함한 장치 분야에서 유용한 것이다.

Claims (22)

  1. FinFET 장치로서,
    제1 핀(80)과 제2 핀(81) - 상기 각 핀은 채널 영역과 상기 채널 영역으로부터 연장되는 소스 및 드레인 영역을 포함함 - 을 포함하고,
    상기 제1 핀(80)과 상기 제2 핀(81)은 각기 다른 높이를 갖는
    FinFET 장치.
  2. 제1항에 있어서,
    상기 제1 핀과 상기 제2 핀에 인접하여 배치된 게이트 도전체(90)를 더 포함하고, 상기 게이트 도전체는 상기 제1 핀에 대해 67.5도의 각도로 전개되는 FinFET 장치.
  3. 제1항에 있어서,
    상기 제1 핀과 상기 제2 핀에 인접하여 배치된 게이트 도전체(90)를 더 포함하고, 상기 게이트 도전체는 상기 제1 핀과 상기 제2 핀에 대해 수직으로 전개되는 FinFET 장치.
  4. 제3항에 있어서,
    상기 게이트 도전체(90)는 상기 제1 핀과 상기 제2 핀 각각의 상기 채널 영 역을 가로지르는 FinFET 장치.
  5. 제1항에 있어서,
    상기 제1 핀(80)과 상기 제2 핀(81)이 서로 평행한 FinFET 장치.
  6. 제1항에 있어서,
    상기 제1 핀(80)의 높이와 상기 제2 핀(81)의 높이의 비율이 1 대 2/3의 비율을 갖는 FinFET 장치.
  7. 제6항에 있어서,
    상기 비율이 상기 FinFET 장치의 성능을 조율하는데 이용되는 FinFET 장치.
  8. 제6항에 있어서,
    상기 비율이 상기 FinFET 장치의 총 채널 폭을 결정하는 FinFET 장치.
  9. 제1항의 FinFET 장치를 포함하는 집적 회로.
  10. 제9항에 있어서,
    제1 게이트 도전체가 상기 제1 핀(80)에 인접하여 배치되고, 상기 제1 게이트 도전체는 상기 제1 핀(80)에 수직하게 전개되며,
    제2 게이트 도전체가 상기 제2 핀(81)에 인접하여 배치되고, 상기 제2 게이트 도전체는 상기 제2 핀(81)에 수직하게 전개되는 집적 회로.
  11. 제10항에 있어서,
    상기 제1 게이트 도전체가 상기 제1 핀(80)의 채널 영역을 가로지르고, 상기 제2 게이트 도전체가 상기 제2 핀(81)의 채널 영역을 가로지르는 집적 회로.
  12. 제9항에 있어서,
    상기 제1 핀(80)의 높이 대 상기 제2 핀(81)의 높이의 비율은 1 대 2/3의 비율을 갖는 집적 회로.
  13. 제12항에 있어서,
    상기 비율이 상기 회로의 성능을 조율하는데 이용되는 집적 회로.
  14. 제12항에 있어서,
    상기 비율이 상기 제1 FinFET과 상기 제2 FinFET의 채널 폭들을 결정하는 집적 회로.
  15. 제1항에 따른 FinFET 장치를 복수 개 포함하는 집적 회로.
  16. 제1항의 FinFET 장치를 제조하는 방법으로서,
    기판 상에 활성 실리콘층을 형성하는 단계(102)와,
    상기 활성 실리콘층 상에 마스크를 패터닝하는 단계(104)와,
    열 산화를 행하여 상기 마스크에 의해 보호되지 않는 상기 활성 실리콘층의 좁은(shortened) 영역의 높이를 줄이는 단계(106)와,
    상기 마스크를 제거하는 단계(108)와,
    상기 활성 실리콘층을 핀들로 패터닝하는 단계 - 상기 좁은 영역에서 생성된 핀들은 상기 활성 실리콘층의 다른 영역에서 생성된 핀들에 비해 더 작은 높이를 가짐 - (112)
    를 포함하는 제조 방법.
  17. 제16항에 있어서,
    실리콘 기판 상에 하층 산화막(bottom oxide)를 성장시켜 상기 구조를 형성하는 단계(100)를 더 포함하는 제조 방법.
  18. 제16항에 있어서,
    상기 활성 실리콘층을 패터닝하는 단계(112)는
    상기 활성 실리콘층 위에 제2 마스크를 패터닝하는 단계와,
    상기 활성 실리콘층의 영역을 상기 핀들로 에칭하는 단계를 포함하는 제조 방법.
  19. 제16항에 있어서,
    상기 핀들 위에서 게이트 도전체를 패터닝하여, 상기 게이트 도전체가 상기 핀들의 채널 영역을 가로지르도록 하는 단계를 더 포함하는 제조 방법.
  20. 제16항에 있어서,
    상기 열 산화 공정(106)이 상기 좁은 영역의 상기 높이를 상기 활성 실리콘층의 높이의 2/3까지 줄이도록 제어되는 제조 방법.
  21. 제16항에 있어서,
    상기 열 산화 공정(106)은 상기 FinFET 장치의 성능을 조율하는데 이용되는 제조 방법.
  22. 제16항에 있어서,
    상기 열 산화 공정(106)은 상기 FinFET 장치의 총 채널 폭들을 결정하는 제조 방법.
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