KR20040069186A - 다른 실리콘 두께를 갖는 ｓｏｉ 소자 - Google Patents

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Abstract

반도체 소자를 제조하는 방법은 절연층(12) 위에 실리콘층(14)을 제공하는 단계와, 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계를 포함한다. 상기 실리콘층(14)은 제 1부분 및 제 2부분을 포함하고 제 2부분의 두께가 제 1부분의 두께보다 크다. 초기에는 제 1부분 및 제 2부분은 동일한 두께를 가질 수 있다. 또한 반도체 소자가 개시되어 있다.

Description

다른 실리콘 두께를 갖는 ＳＯＩ 소자{SOI DEVICE WITH DIFFERENT SILICON THICKNESS}
지난 수 십년도 안 되어 반도체 산업은 소형 및 고집적 전자 장치를 제작하는 반도체 기술의 사용으로 혁명을 겪고 있다. 현재 사용되는 가장 보편적인 반도체 기술은 실리콘 기반 기술이다. 여러 분야에서 다양한 응용을 갖는 수 많은 반도체 소자가 제조되어 왔다. 실리콘 기반 반도체 소자는 금속-산화물-반도체(MOS) 트랜지스터이다. MOS 트랜지스터는 가장 현대적인 전자회로의 기본 구축 블록이다. MOS 트랜지스터의 성능이 향상되고 제조비용이 줄어들면서, 이러한 전자회로는 향상된 성능 및 저비용을 실현할 수 있다.
전형적인 MOS 소자는 벌크 반도체 기판을 포함하고 그 위에 게이트 전극이 배치된다. 게이트 전극은 컨덕터로 기능하고 입력 신호를 수신하여 소자의 동작을 제어한다. 소스 및 드레인 영역은 원하는 전도성의 도핑물질로 영역을 도핑함으로써 게이트 전극에 인접하는 기판 영역에 형성된다. 도핑된 영역의 전도성은 영역을 도핑하는데 사용되는 불순물의 종류에 달려 있다. MOS 소자는 소스와 드레인이 상호 변경이 가능하다는 점에서 대칭적이다. 영역이 소스로 동작하는 지 아니면 드레인으로 동작하는 지는 각각 인가되는 전압과 제조되는 소자의 종류에 달려 있다. 소스/드레인 영역이라는 용어는 여기서 일반적으로 소스 또는 드레인의 형성에 사용되는 활성 영역을 나타낸다.
벌크 반도체 기판 상에 MOS 소자를 형성하는 다른 방법으로서, 반도체층이 절연기판 또는 반도체 기판에 형성된 절연층 상에 형성될 수 있다. 이 기술을 SOI(Silicon On Insulator) 기술이라고 한다. SOI 재료는 고성능 집적회로 제작에 있어서 벌크 재료에 비해 잠재적인 이점이 있다. 예를 들어, 유전체 분리 및 기생 정전용량의 감소가 회로 성능을 향상시킨다. 벌크 회로에 비하여, SOI는 내방사 능력이 크다. 예를 들어, 방사에 강한(radiation-hardened) 군사용 CMOS 회로를 제작하는데 SOS(Silicon On Sapphire) 기술이 수 년 동안 성공적으로 사용되었다. 바디 접촉(body contact) 없이 소자가 제작된다면(여기서 소자의 바디 영역은 "플로우팅" 된다), SOI 내의 회로 배치는 또한 매우 단순하게 될 수 있고 패키징 밀도가 크게 증가될 수 있다.
많은 SOI 소자의 단점은 벌크 실리콘 또는 MOS 트랜지스터의 바디 접촉이 결여되어 있다는 것이다. 채널/바디 영역이 "플로우팅"으로 남아 있다면, 여러 히스테리시스 효과가 적절한 회로동작을 막을 수 있다. 이 효과는 소위 "킹크(kink)" 및 기생 측면 바이폴라 동작(parasitic lateral bipolar action)을 포함한다. 소자가 부분적으로 너무 공핍되어 바디 내 최대 공핍 너비는 반도체 Si층의 두께보다 작고 플로우팅 전위를 갖는 의사 중성(quasi-neutral) 영역으로 된다. 이런 플로우팅 바디 효과가 SOI 소자에서 좋지 않은 성능을 가져온다.
SOI 구조를 사용하는 MOS 소자는 소스, 드레인 및 채널 영역을 형성하는데 사용되는 도핑 종류에 따라 두 그룹 중 하나에 속한다. 두 그룹은 n-채널 및 p-채널 소자이다. 채널 종류는 횡단 전계 아래 형성되는 채널의 전도성 종류에 따라 구별된다. n-채널 MOS(NMOS) 소자에서, 예를 들어, 횡단 전계 아래의 채널 전도성이 n형 불순물(예를 들어, 비소 또는 인)과 관련된 전도성 종류이다. 반대로, 횡단 전계 아래의 채널 전도성이 p형 불순물(예를 들어, 붕소)과 관련된 전도성 종류이다.
NMOS 및 PMOS SOI 트랜지스터를 제조할 때 고려할 사항은 적절한 채널 길이를 유지하는 것이다. 예를 들어, 소스/드레인 영역이 활성화 동안 과도한 온도 및/또는 시간에 노출된다면 채널 길이가 단축될 수 있다. 이것은 도핑물질의 초과 측면 확산을 야기하고, 채널 길이를 짧게 한다. NMOS 및 PMOS 트랜지스터는 단일 칩에 형성되어 도핑물질 활성화 동안 동일한 온도/시간 프로필에 노출된다. 그러나 NMOS 및 PMOS 트랜지스터가 다른 도핑물질(확산 특성이 다름)을 사용하여 형성되므로, NMOS 및 PMOS 트랜지스터 중 적어도 하나에 대한 온도/시간 프로필이 최적화되어 있지 않을 것이다.
SOI 구조 상에 트랜지스터를 형성할 때 고려할 다른 사항은 완전 공핍되고 부분 공핍된 두 트랜지스터를 형성하는 것이다. 완전 공핍된 트랜지스터에서, 소스/드레인 영역은 실리콘층을 통해 절연체로 모두 확장되고, 부분 공핍된 트랜지스터에서, 소스/드레인 영역은 부분적으로 실리콘층을 통해 확장된다. 완전 공핍된 트랜지스터와 부분 공핍된 트랜지스터의 차이는 완전 공핍된 트랜지스터를 흐르는온 전류 또는 구동을 획득하기 위한 임계전압이 부분 공핍된 트랜지스터의 임계전압보다 작다는 것이다. 따라서 성능을 개선하고 플로우팅 바디 효과를 최소화하며 SOI 구조 상에 분리 형성된 트랜지스터의 개별 최적화를 가능하게 하는 SOI 구조 상에 소자를 제조하는 방법이 필요하다.
본 발명은 반도체 소자의 제조에 관한 것으로서, 특히 향상된 특성을 갖는 SOI(Silicon On Insulator) 소자의 제조에 관한 것이다.
첨부된 도면에 도면부호가 부기되어 있는데, 여기서 동일한 도면부호를 갖는 구성요소는 전체 도면을 통해 동일한 구성요소를 나타낸다.
도 1A-1D는 본 발명의 실시예에 따른 SOI 제조방법의 순차적 과정을 나타낸 것이다.
도 2A-2D는 본 발명의 다른 실시예에 따른 SOI 제조방법의 순차적 과정을 나타낸 것이다.
도 3은 두께가 다른 부분의 실리콘층을 갖는 SOI 반도체 소자를 나타낸다.
도 4는 두께가 다른 실리콘층 위에 패턴이 형성된 후의 도 3의 반도체 소자를 나타낸다.
도 5는 분리 영역이 제거된 SOI 반도체 소자를 나타낸다.
본 발명의 실시예는 성능을 향상시키고 플로우팅 바디 효과를 최소화하고 SOI 구조 상에 분리 형성된 트랜지스터의 개별 최적화를 가능하게 하는 반도체 소자의 제조방법을 제공함으로써 상기 요구들이 충족한다. 이 방법은 절연층 위에 실리콘층을 제공하는 단계와, 상기 실리콘층의 제 1부분을 부분적으로 제거하는 단계를 포함한다. 상기 실리콘층은 제 1부분 및 제 2부분을 포함하고 제 2부분의 두께가 제 1부분의 두께보다 크다. 초기에는 제 1부분 및 제 2부분은 동일한 두께를 가질 수 있다.
본 발명의 다른 특징에서, 상기 실리콘층의 제 1부분이 식각에 의해 부분적으로 제거된다. 상기 실리콘층의 제 1부분을 부분적으로 제거하는 단계는 상기 실리콘층 위에 레지스트를 증착하는 과정과, 상기 레지스트를 노광 및 현상하여 상기 실리콘층의 제 1부분을 노출시키는 과정을 포함한다. 제 1부분의 두께는 소정의 시간 동안 제 1부분을 식각함으로써 결정된다.
본 발명의 또 다른 특징에서, 상기 실리콘층의 제 1부분이 상기 실리콘층의 제 1부분을 산화하고 상기 산화된 실리콘을 제거함으로써 부분적으로 제거된다. 상기 실리콘층의 제 1부분을 부분적으로 제거하는 단계는 상기 실리콘층 위에 마스크층 및 레지스트를 증착하는 과정과, 상기 레지스트를 노광 및 현상하여 상기 실리콘층의 제 1부분 위의 마스크층의 부분을 노출시키는 과정과, 상기 실리콘층의 제 1부분 위의 마스크층을 제거하는 과정을 포함한다. 제 1부분을 부분적으로 제거한 후, 마스크층이 제거될 수 있다.
실리콘의 제 1부분이 부분적으로 제거되기 전 또는 후에 분리 패턴이 형성될 수 있다. 또한, 제 1트랜지스터가 제 1부분에 형성되고 제 2트랜지스터가 제 2부분에 형성될 수 있다. 제 1트랜지스터는 완전 공핍된 트랜지스터가 될 수 있고, 제 2트랜지스터는 부분 공핍된 트랜지스터가 될 수 있다. 또한, 제 1트랜지스터는 제 1도핑물질로 형성된 소스/드레인 영역을 포함하고, 제 2트랜지스터는 제 2도핑물질로 형성된 소스/드레인 영역을 포함을 포함하며, 실리콘으로의 제 2도핑물질의 확산도는 제 1도핑물질의 확산도보다 크다.
본 발명의 다른 실시예에서, 반도체 소자가 제공된다. 이 반도체 소자는 절연층 및 그 절연층 위에 실리콘층을 포함한다. 실리콘층은 제 1부분 및 제 2부분을 포함하고 제 2부분의 두께가 제 1부분의 두께보다 크다.
본 발명의 부가적인 이점은 다음의 상세한 설명으로부터 당업자에게 명백하게 될 것이다. 다음의 설명에서는 본 발명을 실시하는데 고려된 최선의 예를 통해 본 발명의 바람직한 실시예가 도시 및 설명되어 있다. 알 수 있는 바와 같이, 본 발명은 다른 실시예가 가능하고, 그 여러 상세는 본 발명을 벗어나지 않고 다양하고 자명한 관점에서 변경될 수 있다. 따라서 도면 및 설명 내용은 본질 상 예시적인 것으로 보아야 하며 한정적인 것으로 보아서는 안된다.
본 발명은 성능을 향상시키고, 플로우팅 바디 효과를 줄이고, SOI 구조 상에 분리 형성된 트랜지스터의 개별 최적화를 가능하게 한다. 이것은 다른 부분을 갖는 반도체 소자를 제공함으로써 달성되는데, 각 부분은 SOI 구조의 실리콘 반도체층을 가지며 실리콘층의 한 부분의 두께가 다른 부분의 두께와 다르다. 그렇게 하는데 있어서, SOI 구조 상에 형성된 트랜지스터가 부분적으로 공핍되는지 아니면 완전히 공핍되는지 여부 및 트랜지스터를 형성하는데 사용되는 도핑물질의 확산 특성 등의 인자(factor)에 따라 실리콘층의 각 부분의 두께가 최적화될 수 있다.
본 발명의 실시예가 도 1 내지 도 5에 도시되어 있다. 도 1A 및 2A는 종래SOI 구조를 도시한다. SOI 구조는 절연층(12) 위에 실리콘 반도체층(14)을 포함한다. 다음, SOI 구조가 기판(10) 위에 위치한다. 본 발명은 SOI 구조가 형성되는 방법에 대해 한정되지 않는다. 예를 들어, SOI 구조를 형성하는 한 방법은 기판(10)으로 다량의 산소를 주입하는 것을 포함한다. 다음, 기판(10)에 어닐링 처리가 수행되어, 실리콘 산화물 절연층(12) 및 그 위에 실리콘층(14)이 형성된다. SOI 구조를 형성하는 다른 방법은 SOI 구조를 기판(10) 위에 본딩하는 웨이퍼 본딩이라는 기술을 포함한다. 기판(10)은 SOI 구조와 사용하기에 적합한 물질(예를 들어, 금속 기판)로 형성될 수 있다. 그러나 여기서 기판(10)은 실리콘으로 형성된다.
절연층(12)은 SOI 구조와 사용하기에 적합한 물질로 형성될 수 있다. 예를 들어, 사파이어와 Si3N4가 SOI 구조와 사용하기에 적합한 물질로 알려져 있다. 그러나 여기서는 절연층(12)이 SiO2로 형성된다. 절연층(12)의 두께는 100-500 나노미터가 될 수 있는데, 이에 한정되는 것은 아니다.
실리콘층(14)은 절연층(12) 위에 형성되며, 실리콘층(14)이 특정 두께로 한정되지 않는다. 그러나 본 발명의 양상에 있어서, 실리콘층(14)의 두께는 웨이퍼 상에 형성된 특정의 개별 소자를 위해 최적화될 수 있다. 이러한 방법으로, 다른 부분을 갖는 반도체 소자가 제공될 수 있다. 다른 부분은 각각 다른 두께의 실리콘층(14)을 가지고 있다. 본 발명은 또한 각 부분의 실리콘층(14) 두께가 변경되는 방법에 있어서 한정되어 있지 않다. 실리콘층(14)의 두께를 변경하는 두 가지 방법이 도 1A-D 및 도 2A-D에 각각 도시되어 있다.
도 1B에서, 포토레지스트(22)가 실리콘층(14) 위에 형성된다. 도 1C에서, 포토레지스트(22)가 스텝 앤 리피트(step and repeat) 광 프로젝션 시스템과 같은 포토리소그래피 시스템을 사용하여 선택적으로 조사된다. 그 시스템에서는 수은증기 램프로부터의 자외선이 첫 번째 레티클 및 포커싱 렌즈를 통해 사출되어 첫 번째 이미지 패턴을 형성한다. 그러면 포토레지스트(22)가 현상되고 포토레지스트(22)의 조사 부분이 제거되어 포토레지스트(22)에 개구를 제공한다. 상기 개구는 실리콘층(14)의 일부분을 노출시켜서, 이에 따라 변경된 두께를 갖는 실리콘층(14)의 부분을 정의한다. 다음, 이에 한정되는 것은 아니지만, 보통 이방성 식각이 적용되어 실리콘층(14)의 노출 부분의 일부 두께를 제거한다.
도 1D에서, 나머지 포토레지스트(22)가 제거되고, 실리콘층(14)의 두께가 다른 부분을 갖는 반도체 소자의 전구체(precursor)가 제공된다. 포토레지스트(22)가 제거되면, 도 3과 같이, 분리 패턴(18)이 실리콘층(14)에 제공될 수 있다. 그러나 본 발명에서 분리 패턴(18)을 형성하는 방법이 한정되는 것은 아니다. 예를 들어, 습식 등방성 식각 또는 건식 이방성 식각으로 얕은 분리 트렌치가 형성될 수 있다. 얕은 분리 트렌치의 대안으로서, 필드 산화물이 형성될 수 있다. 필드 산화물은 850-1050℃ 온도의 산소 증기에서 열적 산화를 통해 형성된다. 패턴화된 내산화 마스크가 사용되어 비분리 소자 영역의 산화를 방지한다. 필드 산화물의 형성 후, 예들 들어, 실리콘 질화물 마스크용 고열 인산이나 패드 산화물 마스크용 불화수소 등의 공지의 기술을 사용하여 마스크가 제거된다.
도 2A-2D에 도시된 바와 같이, 실리콘층(14)의 일부분의 두께를 변경하기 전에 분리 패턴(18)이 형성될 수 있다. 또한, 도 2A-2D에서 도시된 것처럼, 실리콘층(14)의 식각을 위해 하드 마스크가 실리콘층(14) 위에 형성될 수 있다. 도 2B에서, 분리 패턴(18)이 실리콘층(14)에 형성되어 있다. 상기한 것처럼, 본 발명에서 분리 패턴(18)을 형성하는 방법이 한정되는 것은 아니다.
도 2C에서, 마스크층(20)이 실리콘층(14)에 형성된다. 본 발명은 특정한 마스크층(20)에 대해 한정되지 않는다. 예를 들어, 마스크층(20)은 미세선 패터닝에 효과적으로 사용되는 반 반사필름(anti-reflective film)으로 형성될 수 있다. 여기서는 마스크층(20)이 실리콘 질화물로 형성된다.
마스크층(20)이 형성되면, 포토레지스트(22)가 마스크층(20)에 형성된다. 도 2D에서, 포토레지스트(22)가 스텝 앤 리피트(step and repeat) 광 프로젝션 시스템과 같은 포토리소그래피 시스템을 사용하여 선택적으로 조사된다. 그 시스템에서는 수은증기 램프로부터의 자외선이 첫 번째 레티클 및 포커싱 렌즈를 통해 사출되어 첫 번째 이미지 패턴을 형성한다. 그러면 포토레지스트(22)가 현상되고 포토레지스트(22)의 조사 부분이 제거되어 포토레지스트(22)에 개구를 제공한다. 상기 개구는 마스크층(20)의 일부분을 노출시킨다. 포토레지스트(22)의 개구 아래의 노출된 마스크층(20)의 일부가 제거되어, 변경되는 실리콘층(14)의 부분을 노출한다.
마스크층(20)의 부분이 제거된 후, 실리콘층(14)의 노출 부분이 부분적으로 제거된다. 본 발명에서 실리콘층(14)의 노출 부분이 제거되는 방법이 한정적인 것은 아니다. 예를 들어, 실리콘층(14)의 노출 부분이 이방성 식각 등에 의해 부분적으로 제거될 수 있다. 제거되는 실리콘층(14)의 노출 부분의 양은 예를 들어 실리콘층(14)의 노출 부분을 주어진 시간 동안 식각 처리함으로써 결정될 수 있다. 실리콘층(14)의 노출 부분을 부분적으로 제거하는 다른 예로는 실리콘층(14)의 노출 부분을 산화시켜 실리콘 산화물을 형성하는 것이다. 그리고 나서 실리콘층(14)만이 남도록 실리콘 산화물을 제거할 수 있다. 이런 공정을 사용하는 이점은 실리콘 산화물을 형성하는 실리콘의 소비를 매우 정교하게 제어할 수 있어서, 실리콘층(14)의 노출 부분의 부분 제거를 매우 정교하게 제어할 수 있다는 것이다.
도 3에서, 남아 있는 마스크층(20) 및 포토레지스트(22)가 제거된 후, 당업자에게 공지된 기술을 이용하여, 다른 부분을 갖는 반도체 소자, 즉 실리콘층(14)의 각 부분이 다른 두께를 갖는 반도체 소자가 제공된다. 실리콘층(14)의 어느 부분의 두께가 변경되면, 트랜지스터 등의 패턴이 이러한 방법에 한정되는 것은 아니지만, 도 4와 같이 실리콘층(14)에 형성될 수 있다.
예를 들어, 그 패턴은 게이트 유전체(16) 및 그 위의 게이트 전극(24)을 포함할 수 있다. 측벽 스페이서(36, 38)가 게이트 전극(24)의 측벽(26, 28)에 형성되고, 소스/드레인 연장부(30, 32)가 측벽 스페이서(36, 38)의 아래의 실리콘층(14)에 형성될 수 있다. 또한, 소스/드레인 영역(40, 42)일 실리콘층(14)에 형성될 수 있다. 도시된 바와 같이, 반도체 소자의 제 1부분에서의 소스/드레인 영역(40a, 42a)은 반도체 소자의 제 2부분에서의 소스/드레인 영역(40b, 42b)과 다른 깊이를 가지고 있다.
도 5에서, 분리 패턴(18)이 제거될 수 있다. 본 발명에서 분리 패턴(18)이 제거되는 방법이 한정되는 것은 아니다. 예를 들어, 분리 패턴(18)은 분리패턴(18)을 형성하는 물질에 대해 높은 민감도를 갖는 식각물질을 이용하여 제거될 수 있다. 분리 패턴(18)을 제거함으로써, 분리 패턴(18) 사이의 실리콘층(14)이 릴랙싱(relaxing)될 수 있다. 분리 패턴(18)의 형성 시, 실리콘층(14)이 압력을 받아 이러한 압력이 트랜지스터 성능을 저하시킬 수 있다. 또한, 인접하는 실리콘층(14) 사이의 분리 패턴(18)을 제거함으로써 실리콘층(14)의 릴랙싱의 제거는 다른 깊이의 부분을 갖는 반도체 소자에 한정되는 것은 아니라는 것에 유의한다. 예를 들어, 실리콘층(14)의 릴랙싱은 단일 깊이의 실리콘층(14)을 갖는 반도체 소자에서도 발생할 수 있다.
두께가 다른 실리콘층을 갖는 반도체 소자를 제공함으로써, NMOS 및 PMOS 트랜지스터의 형성이 최적화될 수 있다. 예를 들어, 실리콘에서 확산속도가 큰 도핑물질(예를 들어, 붕소)을 갖는 트랜지스터가 확산속도가 낮은 도핑물질(예를 들어, 비소)을 갖는 트랜지스터가 형성된 실리콘층의 부분보다 더 두꺼운 부분에 형성될 수 있다. 따라서 NMOS 및 PMOS 트랜지스터가 모두 최적의 온도/시간 프로필에 노출될 수 있다.
두께가 다른 실리콘층을 갖는 반도체 소자의 다른 이점은 완전 및 부분 공핍된 트랜지스터를 쉽게 형성할 수 있다는 것이다. 예를 들어, 부분 공핍된 트랜지스터는 더 두꺼운 실리콘층의 부분에 형성되고, 완전 공핍된 트랜지스터는 그 보다 얇은 실리콘층의 부분에 형성될 수 있다. 따라서 소스/드레인 영역이 같은 깊이로 연장되더라도, 완전 및 부분 공핍된 트랜지스터가 형성될 수 있다. 모든 트랜지스터가 완전 공핍되도록 하여 소스/드레인 영역과 절연층 사이의 중성영역을 제거함으로써 플로우팅 바디 효과를 최소화할 수 있다.
본 발명은 종래 재료, 방법 및 장비를 이용하여 실시될 수 있다. 따라서 그러한 재료, 방법 및 장비에 대해서는 상세히 설명되어 있지 않다. 전술한 내용에서, 본 발명의 완벽한 이해를 위해 특정 물질, 구조, 화학물질, 공정 등 여러 특정한 사항이 상세히 기술되어 있다. 그러나 본 발명은 상술한 내용에 의하지 않고도 실시될 수 있다는 것을 알아야 한다. 다른 예에서, 본 발명을 필요없이 모호하지 않게 하기 위해 주지의 공정 구조에 대해서는 설명하지 않았다.
본 발명의 바람직한 실시예 및 그 다양한 변형의 일부 예들이 본 명세서에 기재되어 있다. 본 발명은 여러 결합 및 환경에서 사용될 수 있고 본 발명의 사상 내에서 변경 및 수정이 가능하다는 것을 알아야 한다.

Claims (10)

  1. 절연층(12) 위에 제 1부분 및 제 2부분을 포함하는 실리콘층(14)을 제공하는 단계와,
    상기 제 2부분의 두께가 상기 제 1부분의 두께보다 크게 상기 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 실리콘층(14)의 제 1부분 및 제 2부분은 초기에 동일한 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계는 상기 제 1부분을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계는 상기 실리콘층(14) 위에 레지스트(22)를 증착하는 과정과, 상기 레지스트를 노광 및 현상하여 상기 실리콘층(14)의 제 1부분을 노출시키는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계는 상기 실리콘층(14)의 제 1부분을 산화하는 과정과, 상기 산화된 실리콘을 제거하는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서,
    상기 실리콘층(14)의 제 1부분을 부분적으로 제거하는 단계는 상기 실리콘층(14) 위에 마스크층(20) 및 레지스트(22)를 증착하는 과정과, 상기 레지스트(22)를 노광 및 현상하여 상기 실리콘층(14)의 제 1부분 위의 마스크층(20)의 부분을 노출시키는 과정과, 상기 실리콘층(14)의 제 1부분 위의 마스크층(20)을 제거하는 과정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 절연층(12)과,
    상기 절연층(12) 위에 제 1부분 및 제 2부분을 포함하는 실리콘층(14)을 포함하고,
    상기 제 2부분의 두께가 상기 제 1부분의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  8. 제 7항에 있어서,
    제 1트랜지스터는 상기 제 1부분에 형성되고, 제 2트랜지스터는 상기 제 2부분에 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서,
    상기 제 1트랜지스터는 제 1도핑물질로 형성된 소스/드레인 영역(40a, 42a)을 포함하고, 상기 제 2트랜지스터는 제 2도핑물질로 형성된 소스/드레인 영역(40b, 42b)을 포함하고, 실리콘으로의 상기 제 2도핑물질의 확산도는 제 1도핑물질의 확산도보다 큰 것을 특징으로 하는 반도체 소자.
  10. 제 8항에 있어서,
    상기 제 1트랜지스터는 제 1도핑물질로 형성된 소스/드레인 영역(40a, 42a)을 포함하고, 상기 제 2트랜지스터는 제 2도핑물질로 형성된 소스/드레인 영역(40b, 42b)을 포함하고, 실리콘으로의 상기 제 2도핑물질의 확산도는 상기 제 1도핑물질의 확산도보다 큰 것을 특징으로 하는 반도체 소자.
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