JP2005514770A - シリコンの厚みが異なるｓｏｉデバイス - Google Patents
シリコンの厚みが異なるｓｏｉデバイス Download PDFInfo
- Publication number
- JP2005514770A JP2005514770A JP2003555588A JP2003555588A JP2005514770A JP 2005514770 A JP2005514770 A JP 2005514770A JP 2003555588 A JP2003555588 A JP 2003555588A JP 2003555588 A JP2003555588 A JP 2003555588A JP 2005514770 A JP2005514770 A JP 2005514770A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- silicon
- layer
- thickness
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 107
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 107
- 239000010703 silicon Substances 0.000 title claims abstract description 107
- 239000004065 semiconductor Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 38
- 239000002019 doping agent Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000002955 isolation Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 239000012212 insulator Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- -1 structures Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
半導体デバイスの製造方法が、絶縁層（１２）上にシリコン層（１４）を設けることと、シリコン層（１４）の第１の部分を部分的に除去することとを含む。シリコン層（１４）は、第１の部分および第２の部分を含み、第２の部分の厚みは、第１の部分の厚みより厚い。最初、シリコン層の第１および第２の部分の厚みは、同じものであり得る。半導体デバイスも開示する。
Description
本発明は、半導体デバイスの製造に関し、さらに詳しく言えば、改良された特徴を備えたＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：絶縁膜上に形成したシリコン）デバイスの形成に関する。
ここ数十年で半導体産業が遂げた一つの大きな変革に、半導体技術を用いた小型の高集積化電子デバイスの作製があり、現在使用されている最も一般的な半導体技術は、シリコンをベースにしたものである。数多くの分野においてさまざまな用途がある多様な半導体デバイスが製造されてきた。１つのシリコンベースの半導体デバイスは、金属・酸化膜・半導体（ＭＯＳ）トランジスタである。ＭＯＳトランジスタは、最新の電子回路の基本構成要素の１つである。重要なことは、これらの電子回路により、ＭＯＳトランジスタの性能が向上し、製造コストが削減されることで、高性能化と低コスト化が実現されることである。
典型的なＭＯＳデバイスは、ゲート電極が配置されるバルク半導体基板を含む。ゲート電極は、導体として作用し、デバイスの動作を制御するための入力信号を受信する。典型的に、所望の伝導率のドーパントを領域にドープすることによって、ゲート電極に隣接した基板の領域にソース領域とドレイン領域が形成される。ドープされた領域の伝導率は、領域をドープするのに用いる不純物の種類による。典型的なＭＯＳデバイスは、ソースとドレインとが交換可能であるという点で対称的である。領域がソースとして作用するか、ドレインとして作用するかは、典型的に、それぞれに印加された電圧と、作製されたデバイスの種類による。本願明細書において、ソース／ドレイン領域という集合的な用語は、ソースまたはドレインのいずれかを形成するために用いられる活性領域を一般的に記載するために用いられる。
バルク半導体基板上にＭＯＳデバイスを形成する代わりに、絶縁性基板上、または半導体基板に形成された絶縁層にわたって半導体層を形成することができる。この技術を、Silicon-on-Insulator(SOI)技術と呼ぶ。ＳＯＩ材料は、高性能の集積回路の作製に関して、バルク材料より利点を与える可能性がある。例えば、誘電体分離と寄生容量の低減により、回路性能が向上する。バルク回路と比べると、ＳＯＩの放射線耐性の方が優れている。例えば、軍事用途の放射線耐性を高めた相補型ＭＯＳ（ＣＭＯＳ）回路の作製に、長年、ＳＯＳ（silicon-on-sapphire：サファイア上に形成したシリコン）技術が用いられ、成功をおさめている。また、これらのデバイスのボディ領域が「浮遊状態」にあるという、ボディコンタクトがないデバイスを作製することができれば、ＳＯＩの回路レイアウトの大幅な単純化および記憶密度を大幅に増大することができる。
多くのＳＯＩデバイスの１つの欠点は、ＭＯＳトランジスタに対するバルクシリコンまたはボディコンタクトがないことである。チャネル／ボディ領域が「浮遊状態」にあれば、さまざまな履歴効果が適切な回路動作を妨害する可能性がある。これらの効果は、いわゆる、「キンク」効果および寄生ラテラルバイポーラ作用を含む。部分空乏型デバイスとは、ボディの最大空乏幅が半導体Ｓｉ層の厚みより薄いのものであり、浮遊電位を有する準中立領域が生じる。これらのフローティングボディ効果により、ＳＯＩデバイスの性能が望ましくないものとなる場合がある。
ＳＯＩ構造を用いたＭＯＳデバイスは、典型的に、ソース、ドレイン、およびチャネル領域を形成するために使用するドーパントの種類に応じて、２つの群のいずれかに大別される。これらの２つの群を、ｎチャネル型デバイスおよびｐチャネル型デバイスと呼ぶことが多い。チャネルのタイプは、横方向の電場（transverse field）下に形成されるチャネルの伝導タイプに基づいて識別される。例えば、ｎチャネル型ＭＯＳ（ＮＭＯＳ）デバイスの場合、横方向の電場下にあるチャネルの伝導性は、ｎ型不純物（例えば、ヒ素やリン）に関連する伝導タイプのものである。逆に、横方向の電場下にあるｐチャネル型ＭＯＳ（ＰＭＯＳ）デバイスのチャネルは、ｐ型不純物（例えば、ホウ素）に関連したものである。
ＮＭＯＳおよびＰＭＯＳのＳＯＩトランジスタを製造する際の１つの考慮すべき点は、適切なチャネル長を維持することである。例えば、ソース／ドレイン領域が、活性中に過度の温度および／または時間にさらされると、チャネル長が短くなることがある。これにより、ドーパントが横方向に過剰に拡散してしまい、それによって、チャネル長が短くなる。ＮＭＯＳおよびＰＭＯＳトランジスタは、単一のチップ上に形成されるため、ドーパント活性中は、同じ温度／時間プロファイルにさらされる。しかしながら、ＮＭＯＳおよびＰＭＯＳトランジスタが、異なる拡散特徴を有すると考えられる異なるドーパントを用いて形成されるため、ＮＭＯＳまたはＰＭＯＳトランジスタの少なくとも１つの温度／時間プロファイルが最適化されなくなる。
ＳＩＯ構造上にトランジスタを形成する際の別の考慮すべき点は、完全空乏型と部分空乏型の両方のトランジスタを形成することである。完全空乏型トランジスタの場合、ソース／ドレイン領域は、シリコン層を介して完全に絶縁膜まで延在し、部分空乏型トランジスタの場合、ソース／ドレイン領域は、シリコン層を介して部分的に延在する。部分空乏型トランジスタと完全空乏型トランジスタの１つの相違点は、完全空乏型トランジスタを通る駆動またはオン電流を得るためのしきい値電圧が、部分空乏型トランジスタのしきい値電圧より低いことである。したがって、フローティングボディ効果を最小限に抑えながら高性能化を実現するとともに、ＳＯＩ構造上に形成された別々のトランジスタを別々に最適化可能な、ＳＯＩ構造上にデバイスを形成する改良された方法が望まれる。
上記および他の要望を満たすために、フローティングボディ効果を最小限に抑えながら高性能化を実現するとともに、ＳＯＩ構造上に形成された別々のトランジスタを別々に最適化可能な半導体デバイスの製造方法を提供する本発明の実施形態が用いられる。この方法は、絶縁層上にシリコン半導体層を設けることと、シリコン層の第１の部分を部分的に除去することとを含む。シリコン層は、第１の部分および第２の部分を含み、第２の部分の厚みが、第１の部分の厚みより厚い。シリコン層の第１および第２の部分の初期値は、同じ厚みとすることができる。
本発明の別の態様において、シリコン層の第１の部分は、エッチングによって部分的に除去される。シリコン層の第１の部分の部分的除去は、シリコン層上にレジストを堆積することと、シリコン層の第１の部分を露光するために、レジストを露光および現像することをさらに含み得る。第１の部分の厚みは、所定の時間長の間、第１の部分をエッチングすることによって決定される。
本発明のさらなる別の態様において、シリコン層の第１の部分は、シリコン層の第１の部分を酸化し、酸化されたシリコンを除去することによって部分的に除去される。シリコン層の第１の部分の部分的除去は、シリコン層上にマスク層およびレジストを堆積することと、シリコン層の第１の部分上にあるマスク層の一部分を露光するために、レジストを露光および現像することと、シリコン層の第１の部分上にあるマスク層を除去することとをさらに含み得る。第１の部分を部分的に除去した後、マスク層は除去され得る。
シリコン層の第１の部分が部分的に除去される前またはその後に、分離特徴が形成され得る。また、第１の部分に第１のトランジスタが形成され、第２の部分に第２のトランジスタが形成され得る。第１のトランジスタは、完全空乏型トランジスタであり、第２のトランジスタは、部分空乏型トランジスタであり得る。また、第１のトランジスタは、第１のドーパントを用いて形成されたソース／ドレイン領域を含み、第２のトランジスタは、第２のドーパントを用いて形成されたソース／ドレイン領域を含み得、シリコン内での第２のドーパントの拡散率は、シリコン内での第１のドーパントの拡散率より大きい。
本発明の別の実施形態において、半導体デバイスが提供される。半導体デバイスは、絶縁層と、絶縁層上のシリコン半導体層とを含む。シリコン層は、第１の部分および第２の部分を含み、第２の部分の厚みは、第１の部分の厚みより厚い。
本発明のさらなる利点は、本発明を実施することを意図した最良の形態を単に例示することによって、本発明の好適な実施形態のみを示し記載した以下の詳細な記載から当業者に容易に明らかになるであろう。認識されるように、本発明は、本発明から逸脱することなく、他の異なる実施形態の余地があり、そのいくつかの詳細は、さまざまな明確な点において修正の余地がある。したがって、図面および記載は、本質的に例示的なものであって、制限的なものとして見なされるべきものではない。
図面において、参照番号が同一の要素は、それぞれ同様の要素を示す。
本発明により、性能が高められ、フローティングボディ効果が低減され、ＳＯＩ構造上に形成された別々のトランジスタを別々に最適化することが可能となる。一つには、これを達成するために、相異なる部分を有する半導体デバイスであって、各々の部分がＳＯＩ構造のシリコン半導体層を有し、シリコン層の１つの部分の厚みとシリコン層の別の部分の厚みとが異なる半導体デバイスが提供される。
本発明により、性能が高められ、フローティングボディ効果が低減され、ＳＯＩ構造上に形成された別々のトランジスタを別々に最適化することが可能となる。一つには、これを達成するために、相異なる部分を有する半導体デバイスであって、各々の部分がＳＯＩ構造のシリコン半導体層を有し、シリコン層の１つの部分の厚みとシリコン層の別の部分の厚みとが異なる半導体デバイスが提供される。
そうすることにより、シリコン層の各部分の厚みを、例えば、ＳＯＩ構造上に形成されるトランジスタが部分空乏型になるか完全空乏型になるかや、トランジスタを形成するために用いるドーパントの拡散特徴などの要因に応じて最適化することができる。
図１から図５に、本発明の実施形態を示す。図１Ａおよび図２Ａは、従来のＳＯＩ構造を示す。ＳＯＩ構造は、絶縁体層１２の上部にシリコン半導体層１４を含む。ＳＯＩ構造は、基板１０上にわたって配置される。本発明は、ＳＯＩ構造の形成方法に限定されるものではない。例えば、ＳＯＩ構造を形成する１つの方法では、基板１０への多量の酸素注入を伴う。注入後、基板１０は、アニールプロセスを受けることで、酸化シリコン絶縁体層１２と、絶縁体層１２の上部にシリコン層１４とが形成される。ＳＯＩ構造を形成する別の方法には、ＳＯＩ構造を基板１０に結合するウェハボンディングと呼ばれる技術がある。基板１０は、ＳＯＩ構造とともに使用するのに適した任意の材料から形成でき、例えば、金属基板が考えられている。しかしながら、１つの態様において、基板１０は、シリコンから形成される。
絶縁体層１２は、ＳＯＩ構造とともに使用するのに適した任意の材料から形成できる。例えば、サファイアおよびＳｉ３Ｎ４が、ＳＯＩ構造とともに使用するのに許容可能であると知られている材料である。しかしながら、ある態様において、絶縁体層１２は、ＳｉＯ２から形成される。この方法に限定されるものではないが、絶縁体層１２の厚みは、約１００〜５００ナノメートルのものであり得る。
シリコン層１４は、絶縁体層１２の上部に形成され、シリコン層１４は、特定の厚みに限定されない。しかしながら、本発明のこの態様において、シリコン層１４の厚みは、ウェハ上に形成される特定の個々のデバイスに対して最適化することができる。このようにして、異なる部分を有し、各部分が、厚みが別の部分と異なるシリコン層１４を有する半導体デバイスを提供することができる。本発明は、各部分のシリコン層１４の厚みを修正する方法にも限定されない。図１Ａから図１Ｄおよび図２Ａから図２Ｄのそれぞれに、シリコン層１４の厚みを修正する２つの例示的な方法を示す。
図１Ｂにおいて、シリコン層１４上にわたってフォトレジスト２２が形成されており、図１Ｃにおいて、フォトレジスト２２は、逐次移動式光学投影システムなどのフォトリソグラフィシステムを用いて選択的に照射され、このシステムにおいて、水銀灯からの紫外線光が、第１のレチクルと集束レンズとを通って投影されて、第１のイメージパターンを獲得する。次いで、フォトレジスト２２は現像され、フォトレジスト２２の照射された部分は除去されて、フォトレジスト２２に開口を与える。開口は、シリコン層１４の部分を露出し、それによって、厚みが修正されたシリコン層１４の部分が規定されることになる。次いで、エッチング、典型的には異方性エッチングであるが、このように限定されるものではないエッチングが施されて、シリコン層１４の露出部分のある一定の厚みを除去する。
図１Ｄにおいて、残りのフォトレジスト２２が除去され、シリコン層１４の厚みがそれぞれ異なる、相異なる部分を有する半導体デバイス前駆体が得られる。フォトレジスト２２が除去されると、図３に示すように、シリコン層１４に分離フィーチャ（isolating feature）１８を設けることができる。しかしながら、本発明は、分離フィーチャ１８を形成する方法に限定されるものではない。例えば、ウェット技術を用いた等方性エッチングまたはドライエッチング技術を用いた異方性エッチングのいずれかによって、浅い分離トレンチを形成することができる。形成後、トレンチ内に酸化物が堆積される。浅い分離トレンチの代わりとして、フィールド酸化物を形成することができる。フィールド酸化物は、典型的に、約８５０〜１０５０℃の温度で酸素蒸気雰囲気中において熱酸化によって形成される。非分離デバイス領域の酸化を防止するために、パターン化された耐酸化マスクを使用することができる。フィールド酸化物の形成後、マスクは、公知の技術、例えば、窒化シリコンマスクの場合は熱リン酸、パッド酸化物マスクの場合は緩衝フッ化水素酸などを用いて除去される。
この代わりとして、図２Ａから図２Ｄに示すように、シリコン層１４のある部分の厚みが修正される前に、分離フィーチャ１８を形成することができる。さらに、図２Ａから図２Ｄに示すように、シリコン層１４をエッチングしやすいように、シリコン層１４上にハードマスクを形成することができる。図２Ｂに示すように、分離フィーチャ１８は、シリコン層１４に形成され、上述したように、本発明は、分離フィーチャ１８を形成する方法に限定されるものではない。
図２Ｃにおいて、シリコン層１４上にわたってマスク層２０が形成されているが、本発明は、特定のマスク層２０に限定されるものではない。例えば、マスク層２０は、微細ラインのパターニング中に使用することが有用である反射防止膜から形成することができる。この態様において、マスク層２０は、窒化シリコンから形成される。
マスク層２０が形成されると、マスク層２０上にフォトレジスト２２が形成される。図２Ｄにおいて、フォトレジスト２２は、逐次移動式光学投影システムなどのフォトリソグラフィシステムを用いて選択的に照射され、このシステムにおいて、水銀灯からの紫外線光が、第１のレチクルと集束レンズとを通って投影されて、第１のイメージパターンを獲得する。次いで、フォトレジスト２２が現像され、フォトレジスト２２のうち照射が行われたは除去され、フォトレジスト２２に開口部が形成される。開口部においては、マスク層２０の一部が露出される。次いで、マスク層２０においてフォトレジスト２２の開口部の下方にある露出された部分が除去されることで、シリコン層１４の改変されるべき部分が露出される。
マスク層２０の上述した一部の領域が除去された後、シリコン層１４の露出部分が部分的に除去される。ただし、本発明においては、シリコン層１４の露出部分を部分的に除去する方法には何ら限定はない。例えば、シリコン層１４の露出部分は、異方性エッチングなどのエッチングを用いて部分的に除去することができる。例えば、所与のエッチャントごとに除去率が既知であるため、所与の時間、シリコン層１４の露出部分にエッチングを施すことによって、除去されるシリコン層１４の露出部分の量を決定することができる。シリコン層１４の露出部分を部分的に除去する別の例には、シリコン層１４の露出部分を酸化して酸化シリコンを形成することがある。形成後、酸化シリコンは除去されて、シリコン層１４のみを残すことができる。このプロセスを用いる利点は、酸化シリコンを形成するためのシリコンの消費量を非常に厳密に制御できるため、シリコン層１４の露出部分の部分的除去を正確に制御することができることである。
図３に示すように、当業者に公知の技術を用いて残りのマスク層２０およびフォトレジスト２２が除去された後、相異なる部分を有し、各々の部分が、他の部分とは厚みが異なるシリコン層１４を有する半導体デバイスが得られる。シリコン層１４のある部分の厚みが修正されると、図４に示すように、フィーチャ、例えば、これに限定されるものではないが、トランジスタのようなフィーチャをシリコン層１４に形成することができる。
フィーチャには、例えば、ゲート誘電体１６と、ゲート誘電体１６上のゲート電極２４とを含むことができる。ゲート電極２４の側壁２６、２８上に、側壁スペーサ３６、３８を形成することができ、側壁スペーサ３６、３８の下にあるシリコン層１４に、ソース／ドレイン拡張部３０、３２を形成することができる。さらに、シリコン層１４に、ソース／ドレイン領域４０、４２を形成することができる。図示するように、半導体デバイスの第１の部分にあるソース／ドレイン領域４０ａ、４２ａの深さは、半導体デバイスの第２の部分にあるソース／ドレイン領域４０ｂ、４２ｂと異なるものであり得る。
図５において、分離フィーチャ１８を除去することができるが、本発明は、分離フィーチャ１８を除去する方法に限定されるものではない。例えば、分離フィーチャは、分離フィーチャ１８を形成する材料に対して高選択性のエッチャントを用いて除去することができる。分離フィーチャ１８を除去することによって、分離フィーチャ１８間のシリコン層１４にかけられている応力を解放することができる。分離フィーチャ１８の形成中、シリコン層１４には応力がかけられており、このようにシリコン層１４に応力がかっていると、トランジスタの性能が低下してしまうことがある。さらに、例えば、隣接するシリコン層１４間の分離フィーチャを除去することによって、シリコン層１４にかけられちえる応力を除去することは、深さが異なる部分を有する半導体デバイスに限定されるものではないことに留意されたい。例えば、シリコン層１４における応力の解放は、深さが単一のシリコン層１４を有する半導体デバイスの場合にも生じることがある。
相異なる部分を有し、各部分が、厚みが別の部分と異なるシリコン層を有する半導体デバイスを提供することによって、ＮＭＯおよびＰＭＯトランジスタの形成を最適化することができる。例えば、シリコンにおける拡散率が高めのドーパント（例えば、ホウ素）を用いたトランジスタを、拡散率が低めのドーパント（例えば、ヒ素）を用いて別のトランジスタを形成したシリコン層の一部分より厚みが厚いシリコン層の一部分上に形成することができる。このようにして、ＮＭＯＳおよびＰＭＯＳトランジスタの両方を、最適な温度／時間プロファイルにさらすことができる。
相異なる部分を有し、各部分が、厚みが別の部分と異なるシリコン層を有する半導体デバイスを提供する別の利点は、完全空乏型と部分空乏型の両方のトランジスタを容易に形成できることである。例えば、厚みがより厚いシリコン層の一部分上に、部分空乏型トランジスタを形成することができ、厚みがより薄いシリコン層の一部分上に、完全空乏型トランジスタを形成することができる。したがって、ソース／ドレイン領域が同じ深さまで下方に延在していても、部分空乏型と完全空乏型の両方のトランジスタを形成することができる。また、すべてのトランジスタを完全空乏型にすることによって、ソース／ドレイン領域と絶縁層との間の中立領域をなくすことにより、フローティングボディ効果を最小限に抑えることができる。
本発明は、従来の材料、手法、および設備を用いて実施することができる。したがって、このような材料、設備、および手法の詳細については、本願明細書に詳細には記載していない。前述の記載において、本発明を十分に理解できるようにするために、特定の材料、構造、化学物質、プロセスなどの多数の具体的な細部について示している。しかしながら、本発明は、具体的に示した細部を用いることなく実施可能であることを認識されたい。他にも、本発明を不要に不明瞭にしないために、公知の処理構造については詳細に記載していない。
本願明細書には、本発明の好適な実施形態とともにその多用性のいくつかの例が示され記載されている。本発明は、さまざまな他の組み合わせおよび環境において使用可能であり、本願明細書に表現される本発明の概念の範囲内において変更または修正が可能であることを理解されたい。
Claims (10)
- 絶縁層１２上に、第１の部分および第２の部分を含むシリコン層１４を設けるステップと、
前記シリコン層１４の前記第１の部分を部分的に除去するステップとを含み、前記第２の部分の厚みが、前記第１の部分の厚みより厚い、半導体デバイスの製造方法。 - 前記シリコン層１４の前記第１および第２の部分の厚みが、最初は同じである、請求項１に記載の方法。
- 前記シリコン層１４の前記第１の部分を部分的に除去する前記ステップが、前記第１の部分をエッチングすることを含む、請求項１に記載の方法。
- 前記シリコン層１４の前記第１の部分を部分的に除去する前記ステップが、前記シリコン層１４上にレジスト２２を堆積することと、前記シリコン層１４の前記第１の部分を露光するために、前記レジストを露光および現像することとを含む、請求項３に記載の方法。
- 前記シリコン層１４の前記第１の部分を部分的に除去する前記ステップが、前記シリコン層１４の前記第１の部分を酸化することと、前記酸化されたシリコンを除去することとを含む、請求項１に記載の方法。
- 前記シリコン層１４の前記第１の部分を部分的に除去する前記ステップが、前記シリコン層１４上にマスク層２０およびレジスト２２を堆積することと、前記シリコン層１４の前記第１の部分上の前記マスク層２０の一部分を露光するために、前記レジスト２２を露光および現像することと、前記シリコン層１４の前記第１の部分上の前記マスク層２０を除去することとを含む、請求項５に記載の方法。
- 絶縁層１２と、
前記絶縁層１２上にあり、第１の部分および第２の部分を含むシリコン層１４とを含み、
前記第２の部分の厚みが、前記第１の部分の厚みより厚い、半導体デバイス。 - 前記第１の部分に、第１のトランジスタが形成され、前記第２の部分に、第２のトランジスタが形成される、請求項７に記載の半導体デバイス。
- 前記第１のトランジスタが、第１のドーパントを用いて形成されたソース／ドレイン領域４０ａ、４２ａを含み、前記第２のトランジスタが、第２のドーパントを用いて形成されたソース／ドレイン領域４０ｂ、４２ｂを含み、シリコン内での前記第２のドーパントの拡散率が、シリコン内での前記第１のドーパントの拡散率より高い、請求項８に記載の半導体デバイス。
- 前記第１のトランジスタが、第１のドーパントを用いて形成されたソース／ドレイン領域４０ａ、４２ａを含み、前記第２のトランジスタが、第２のドーパントを用いて形成されたソース／ドレイン領域４０ｂ、４２ｂを含み、シリコン内での前記第２のドーパントの拡散率が、シリコン内での前記第１のドーパントの拡散率より高い、請求項８に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/023,350 US6764917B1 (en) | 2001-12-20 | 2001-12-20 | SOI device with different silicon thicknesses |
| PCT/US2002/041102 WO2003054966A1 (en) | 2001-12-20 | 2002-12-19 | Soi device with different silicon thicknesses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005514770A true JP2005514770A (ja) | 2005-05-19 |
| JP2005514770A5 JP2005514770A5 (ja) | 2006-02-16 |
Family
ID=21814574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003555588A Pending JP2005514770A (ja) | 2001-12-20 | 2002-12-19 | シリコンの厚みが異なるｓｏｉデバイス |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6764917B1 (ja) |
| JP (1) | JP2005514770A (ja) |
| KR (1) | KR100948938B1 (ja) |
| CN (1) | CN1320657C (ja) |
| AU (1) | AU2002357367A1 (ja) |
| DE (1) | DE10297583B4 (ja) |
| GB (1) | GB2407703B (ja) |
| WO (1) | WO2003054966A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129008A (ja) * | 2005-11-02 | 2007-05-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2009135472A (ja) * | 2007-11-05 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009278073A (ja) * | 2008-04-18 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| WO2018163605A1 (ja) * | 2017-03-08 | 2018-09-13 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003124345A (ja) * | 2001-10-11 | 2003-04-25 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6764917B1 (en) | 2001-12-20 | 2004-07-20 | Advanced Micro Devices, Inc. | SOI device with different silicon thicknesses |
| US6835983B2 (en) * | 2002-10-25 | 2004-12-28 | International Business Machines Corporation | Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness |
| KR100489802B1 (ko) * | 2002-12-18 | 2005-05-16 | 한국전자통신연구원 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
| US6861716B1 (en) * | 2003-10-31 | 2005-03-01 | International Business Machines Corporation | Ladder-type gate structure for four-terminal SOI semiconductor device |
| WO2006038164A1 (en) * | 2004-10-08 | 2006-04-13 | Koninklijke Philips Electronics N.V. | Semiconductor device having substrate comprising layer with different thicknesses and method of manufacturing the same |
| US7666735B1 (en) * | 2005-02-10 | 2010-02-23 | Advanced Micro Devices, Inc. | Method for forming semiconductor devices with active silicon height variation |
| US7986029B2 (en) * | 2005-11-08 | 2011-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual SOI structure |
| US7402477B2 (en) * | 2006-03-30 | 2008-07-22 | Freescale Semiconductor, Inc. | Method of making a multiple crystal orientation semiconductor device |
| US20160071947A1 (en) * | 2014-09-10 | 2016-03-10 | Globalfoundries Inc. | Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material |
| FR3051973B1 (fr) * | 2016-05-24 | 2018-10-19 | X-Fab France | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat |
| US10141229B2 (en) * | 2016-09-29 | 2018-11-27 | Globalfoundries Inc. | Process for forming semiconductor layers of different thickness in FDSOI technologies |
| FR3080486B1 (fr) * | 2018-04-24 | 2020-03-27 | X-Fab France | Procede de formation d'un dispositif microelectronique |
| US11004867B2 (en) * | 2018-06-28 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded ferroelectric memory in high-k first technology |
| US10748934B2 (en) | 2018-08-28 | 2020-08-18 | Qualcomm Incorporated | Silicon on insulator with multiple semiconductor thicknesses using layer transfer |
| US11348944B2 (en) * | 2020-04-17 | 2022-05-31 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor wafer with devices having different top layer thicknesses |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4642878A (en) * | 1984-08-28 | 1987-02-17 | Kabushiki Kaisha Toshiba | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| US5463238A (en) | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| TW214603B (en) * | 1992-05-13 | 1993-10-11 | Seiko Electron Co Ltd | Semiconductor device |
| JPH07106579A (ja) * | 1993-10-08 | 1995-04-21 | Hitachi Ltd | 半導体装置とその製造方法 |
| US6060748A (en) * | 1996-12-26 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device using a silicon-on-insulator substrate |
| JP3114654B2 (ja) * | 1997-06-05 | 2000-12-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5940691A (en) | 1997-08-20 | 1999-08-17 | Micron Technology, Inc. | Methods of forming SOI insulator layers and methods of forming transistor devices |
| US5909400A (en) * | 1997-08-22 | 1999-06-01 | International Business Machines Corporation | Three device BICMOS gain cell |
| JPH11176925A (ja) | 1997-12-05 | 1999-07-02 | Asahi Kasei Micro Syst Co Ltd | 半導体装置の製造方法 |
| JP2000049237A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4493153B2 (ja) * | 2000-04-19 | 2010-06-30 | シャープ株式会社 | 窒化物系半導体発光素子 |
| US6537891B1 (en) * | 2000-08-29 | 2003-03-25 | Micron Technology, Inc. | Silicon on insulator DRAM process utilizing both fully and partially depleted devices |
| US6764917B1 (en) | 2001-12-20 | 2004-07-20 | Advanced Micro Devices, Inc. | SOI device with different silicon thicknesses |
| EP1825000A4 (en) * | 2004-11-23 | 2009-05-13 | Xiao Bing Wang | DETECTION OF NUCLEIC ACID VARIATIONS BY CLEANING REINFORCEMENT PROCEDURES |
-
2001
- 2001-12-20 US US10/023,350 patent/US6764917B1/en not_active Expired - Fee Related
-
2002
- 2002-12-19 CN CNB028255488A patent/CN1320657C/zh not_active Expired - Fee Related
- 2002-12-19 AU AU2002357367A patent/AU2002357367A1/en not_active Abandoned
- 2002-12-19 DE DE10297583T patent/DE10297583B4/de not_active Expired - Fee Related
- 2002-12-19 GB GB0416018A patent/GB2407703B/en not_active Expired - Fee Related
- 2002-12-19 KR KR1020047009734A patent/KR100948938B1/ko not_active IP Right Cessation
- 2002-12-19 JP JP2003555588A patent/JP2005514770A/ja active Pending
- 2002-12-19 WO PCT/US2002/041102 patent/WO2003054966A1/en active Application Filing
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129008A (ja) * | 2005-11-02 | 2007-05-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2009135472A (ja) * | 2007-11-05 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2009278073A (ja) * | 2008-04-18 | 2009-11-26 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| WO2018163605A1 (ja) * | 2017-03-08 | 2018-09-13 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN110383491A (zh) * | 2017-03-08 | 2019-10-25 | 索尼半导体解决方案公司 | 半导体装置及制造半导体装置的方法 |
| US11380710B2 (en) | 2017-03-08 | 2022-07-05 | Sony Semiconductor Solutions Corporation | Semiconductor device and method for manufacturing semiconductor device |
| CN110383491B (zh) * | 2017-03-08 | 2023-09-29 | 索尼半导体解决方案公司 | 半导体装置及制造半导体装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10297583T5 (de) | 2004-11-11 |
| KR100948938B1 (ko) | 2010-03-23 |
| GB0416018D0 (en) | 2004-08-18 |
| WO2003054966A1 (en) | 2003-07-03 |
| AU2002357367A1 (en) | 2003-07-09 |
| CN1320657C (zh) | 2007-06-06 |
| GB2407703A (en) | 2005-05-04 |
| US6764917B1 (en) | 2004-07-20 |
| DE10297583B4 (de) | 2010-10-14 |
| KR20040069186A (ko) | 2004-08-04 |
| CN1606807A (zh) | 2005-04-13 |
| GB2407703B (en) | 2005-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7417250B1 (en) | Strained-silicon device with different silicon thicknesses | |
| KR100948938B1 (ko) | 다른 실리콘 두께를 갖는 ｓｏｉ 소자 | |
| US7838915B2 (en) | Semiconductor device having multi-gate structure and method of manufacturing the same | |
| US6191446B1 (en) | Formation and control of a vertically oriented transistor channel length | |
| JP2008536335A (ja) | 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体 | |
| US6033958A (en) | Method of fabricating dual voltage MOS transistors | |
| KR19980084215A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JP4406200B2 (ja) | 半導体装置 | |
| KR100505676B1 (ko) | Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법 | |
| JP2007158220A (ja) | 半導体装置の製造方法 | |
| KR100509948B1 (ko) | 초미세 채널을 가지는 ｍｏｓｆｅｔ 소자 및 그 제조 방법 | |
| US7060567B1 (en) | Method for fabricating trench power MOSFET | |
| US6271092B1 (en) | Method for fabricating a semiconductor device | |
| KR100629267B1 (ko) | 듀얼-게이트 구조를 갖는 집적회로 소자 및 그 제조 방법 | |
| JP2003051552A (ja) | 半導体集積回路装置の製造方法 | |
| JP2007027175A (ja) | 半導体装置及びその製造方法 | |
| KR100610460B1 (ko) | 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법 | |
| JP2005197676A (ja) | 半導体装置及びその製造方法 | |
| JP2005209836A (ja) | 半導体装置の製造方法 | |
| KR100402102B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100379521B1 (ko) | 반도체 소자의 제조방법 | |
| KR100231479B1 (ko) | 필드 트랜지스터의 제조방법 | |
| KR100827531B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7402494B2 (en) | Method for fabricating high voltage semiconductor device | |
| KR100602317B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051219 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091006 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100309 |