JP2004039951A - 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 - Google Patents
半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 Download PDFInfo
- Publication number
- JP2004039951A JP2004039951A JP2002196865A JP2002196865A JP2004039951A JP 2004039951 A JP2004039951 A JP 2004039951A JP 2002196865 A JP2002196865 A JP 2002196865A JP 2002196865 A JP2002196865 A JP 2002196865A JP 2004039951 A JP2004039951 A JP 2004039951A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- density
- dummy
- design
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】ダミーパターンと設計パターンとの密度を、半導体チップの全部分において均一化した半導体装置を設計する。
【解決手段】半導体装置のレイアウト層のレイアウトパターン１ａをレイアウトパターン１ｂに示すように分割領域２ａ，２ｂ，・・・に分割する（ステップＳ１）。レイアウトパターン１ｃの分割領域拡大図Ａに示すように、分割領域の設計パターン間にダミーパターンを挿入する（ステップＳ２）。ダミーパターンと設計パターンとの密度を分割領域毎に算出する（ステップＳ３）。密度が所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン１ｄの分割領域拡大図Ｂのダミーパターン４ｂに示すように変更する（ステップＳ４）。
【選択図】 図１
【解決手段】半導体装置のレイアウト層のレイアウトパターン１ａをレイアウトパターン１ｂに示すように分割領域２ａ，２ｂ，・・・に分割する（ステップＳ１）。レイアウトパターン１ｃの分割領域拡大図Ａに示すように、分割領域の設計パターン間にダミーパターンを挿入する（ステップＳ２）。ダミーパターンと設計パターンとの密度を分割領域毎に算出する（ステップＳ３）。密度が所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン１ｄの分割領域拡大図Ｂのダミーパターン４ｂに示すように変更する（ステップＳ４）。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置に関し、特にダミーパターンを設計パターン間に挿入する半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置に関する。
【０００２】
【従来の技術】
現在、半導体装置では、設計パターン密度の偏りによる、チップ表面上の平坦のばらつきや、設計パターンの太さのばらつきを抑えるため、設計パターン間にダミーパターンを挿入することが必須技術となっている。そこで、ダミーパターンを挿入した半導体装置を設計するための設計ツールがある。
【０００３】
例えば、アルミニウム配線では、配線パターンの側壁に側壁保護膜を形成するが、配線パターン密度に偏りがあると、エッチング工程で厚さの異なった側壁保護膜が形成される。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００４】
銅配線では、配線パターン密度に偏りがあると、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨時に、配線パターンの中央が窪む現象（ディッシング現象）が生じる。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００５】
【発明が解決しようとする課題】
しかし、従来の設計ツールでは、半導体チップ全体におけるダミーパターンと設計パターンとの密度が、所望の密度となるように、設計パターン間にダミーパターンを挿入する。このため、半導体チップの一部分に、ダミーパターンが挿入されない場合があり、パターン密度の偏在化が生じるという問題点があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、半導体チップの全部分において、パターン密度を均一化した半導体装置を設計する半導体装置の設計方法、半導体装置の設計プログラム、及び半導体装置の設計装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し（ステップＳ１）、分割領域の設計パターン間にダミーパターンを挿入し（ステップＳ２）、ダミーパターンと設計パターンとの密度を分割領域毎に算出し（ステップＳ３）、密度が所望の値となるようにダミーパターンのパターンルールを変更する（ステップＳ４）、ことを特徴とする半導体装置の設計方法が提供される。
【０００８】
このような半導体装置の設計方法によれば、設計パターン３ａ，３ｂとダミーパターン４ａとの密度が、分割領域において所望の値となるようにダミーパターン４ａのダミールールが変更される（ダミーパターン４ｂ）。これにより、半導体装置の全部分において、ダミーパターンと設計パターンとの密度を均一化した半導体装置を設計する。
【０００９】
【発明の実施の形態】
まず、本発明の原理について図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１には、本発明に係る半導体装置の設計方法を実現するコンピュータの処理手順が示されている。また、設計、製造しようとする半導体装置の、半導体チップのレイアウト層のレイアウトパターン１ａが示されている。レイアウトパターン１ａを所定の分割領域に分割したレイアウトパターン１ｂが示されている。分割領域の設計パターン間にダミーパターンが挿入されたレイアウトパターン１ｃが示されている。ダミーパターンのダミールールが変更されたレイアウトパターン１ｄが示されている。分割領域拡大図Ａは、レイアウトパターン１ｃの分割領域の拡大図である。分割領域拡大図Ｂは、レイアウトパターン１ｄの分割領域の拡大図である。
【００１０】
コンピュータは、以下の手順に従って処理を実行する。
［ステップＳ１］コンピュータは、半導体チップのレイアウト層のレイアウトパターン１ａを、レイアウトパターン１ｂに示すように、分割領域２ａ，２ｂ，・・・に分割する。
【００１１】
［ステップＳ２］コンピュータは、レイアウトパターン１ｃの分割領域拡大図Ａに示すように、分割領域の設計パターン３ａ，３ｂ間にダミーパターン４ａを挿入する。コンピュータは、全ての分割領域の設計パターン間にダミーパターンを挿入する。
【００１２】
［ステップＳ３］コンピュータは、ダミーパターンと設計パターンとの密度を分割領域毎に算出する。
［ステップＳ４］コンピュータは、ステップＳ３で算出された密度が、所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン１ｄの分割領域拡大図Ｂのダミーパターン４ｂに示すように変更する。なお、ダミールールとは、ダミーパターンの配線幅などの配線構造、設計パターン間に挿入する位置（配置）のことを示す。
【００１３】
例えば、ステップＳ３で算出された密度が、所望の密度より大きければ、ダミーパターンの配線幅を狭くして、ダミーパターンと設計パターンとの密度を小さくし、所望の密度となるようにする。所望の密度より小さければ、ダミーパターンの配線幅を広くして、ダミーパターンと設計パターンとの密度を大きくし、所望の密度となるようにする。
【００１４】
このように、本発明では、半導体チップのレイアウトパターンを分割領域に分割し、分割領域の設計パターン間にダミーパターンを挿入する。そして、分割領域毎における、ダミーパターンと設計パターンとの密度が、所望の値となるように、ダミーパターンのダミールールを変更する。これにより、ダミーパターンと設計パターンとの密度を、半導体チップの全部分において均一化した半導体装置を設計することができる。
【００１５】
次に、本発明の実施の形態を、コンピュータに適用した場合を例にして説明する。
図２は、コンピュータのハードウェアブロック図である。コンピュータ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０ａによって装置全体が制御されている。ＣＰＵ１０ａには、バス１０ｇを介してＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０ｂ、ハードディスクドライブ（ＨＤＤ：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）１０ｃ、グラフィック処理装置１０ｄ、入力インタフェース１０ｅ、および通信インタフェース１０ｆが接続されている。
【００１６】
ＲＡＭ１０ｂには、ＣＰＵ１０ａに実行させるＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）のプログラムや半導体装置を設計するアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０ｂには、ＣＰＵ１０ａによる処理に必要な各種データが保存される。ＨＤＤ１０ｃには、ＯＳやアプリケーションプログラムが格納される。
【００１７】
グラフィック処理装置１０ｄには、モニタ１０ｈが接続されている。グラフィック処理装置１０ｄは、ＣＰＵ１０ａからの命令に従って、画像をモニタ１０ｈの表示画面に表示させる。入力インタフェース１０ｅには、キーボード１０ｉと、マウス１０ｊとが接続されている。入力インタフェース１０ｅは、キーボード１０ｉやマウス１０ｊから送られてくる信号を、バス１０ｇを介してＣＰＵ１０ａに送信する。
【００１８】
通信インタフェース１０ｆは、図示しない他のコンピュータに接続されている。通信インタフェース１０ｆは、ＬＡＮを介して、他のコンピュータとの間のデータの送受信を行う。
【００１９】
以上のようなハードウェア構成によって、本発明の半導体装置の設計方法を実現することができる。
図３は、コンピュータの機能ブロック図である。図３に示すようにコンピュータ１０は、レイアウトパターン分割部１１、ダミーパターン挿入部１２、パターン密度算出部１３、ダミールール変更部１４、分割領域拡張部１５、全パターン密度算出部１６、及びレイアウトＤＢ１７を有している。
【００２０】
レイアウトＤＢ１７は、設計、製造しようとする半導体チップの配線層におけるレイアウトパターンを記憶するデータベースである。レイアウトＤＢ１７は、図２に示すＨＤＤ１０ｃ、又はＲＡＭ１０ｂの記憶装置に対応する。
【００２１】
図３に示す分割指定情報２１は、レイアウトパターンを分割する分割領域の大きさに関する情報である。ダミールール情報２２は、ダミーパターンの配線幅などの配線構造、挿入位置（配置）に関する情報である。発生ダミー指定情報２３は、分割領域に分割されたレイアウトパターンの、どの分割領域にダミーパターンを挿入するかを示す情報である。基準密度情報２４は、分割領域における、ダミーパターンと配線パターンとの密度を設定するための密度が示された情報である。基準密度情報２５は、レイアウトパターン全体における、ダミーパターンと配線パターンとの密度を設定するための密度が示された情報である。分割指定情報２１、ダミールール情報２２、発生ダミー指定情報２３、基準密度情報２４、及び基準密度情報２５は、図２に示すコンピュータ１０のキーボード１０ｉから入力される。
【００２２】
レイアウトパターン分割部１１は、レイアウトＤＢ１７に記憶されているレイアウトパターンを分割領域に分割する。レイアウトパターン分割部１１は、分割指定情報２１で指定される大きさの分割領域で分割する。具体的には、任意の大きさが（分割領域の縦、横方向）、分割指定情報２１として指定される。半導体チップの縦、横方向の最大公約数が、分割指定情報２１として指定される。半導体チップの入出力パッドの間隔が、分割指定情報２１として指定される。半導体チップのＲＡＭマクロの縦、横方向の最大公約数が、分割指定情報２１として指定される。又は、配線パターンの高密度に配置されている部分の大きさが、分割指定情報２１として指定される。
【００２３】
ダミーパターン挿入部１２は、レイアウトパターン分割部１１によって分割されたレイアウトパターンの分割領域内に、ダミーパターンを挿入する。ダミーパターン挿入部１２は、ダミールール情報２２の、ダミーパターンの配線幅などの配線構造、挿入位置（配置）に関する情報に基づいたダミーパターンを分割領域の配線パターン間に挿入する。また、ダミーパターン挿入部１２は、発生ダミー指定情報２３が指定する分割領域にダミーパターンを挿入する。図４は、ダミーパターンの挿入を説明する図で、（ａ）は分割された分割領域内にダミーパターンを挿入する説明図、（ｂ）は分割領域とその分割領域に隣接する分割領域を含む領域にダミーパターンを挿入する説明図である。
【００２４】
図４（ａ）には、半導体チップの配線層のレイアウトパターンの一部が示してある。レイアウトパターンは、点線で囲まれる分割領域３０〜３５に分割されている。ダミーパターン挿入部１２は、分割領域３０〜３５毎にダミーパターンを挿入していく。このとき、発生ダミー指定情報２３が指定する分割領域にのみ、ダミーパターンを挿入していく。例えば、発生ダミー指定情報２３より、分割領域３０、分割領域３２〜３５にダミーパターンを挿入するよう指定されたとする。この場合、図４（ａ）の例に示すように、分割領域３１には、ダミーパターンが挿入されない。
【００２５】
すなわち、ダミーパターン挿入部１２は、指定された分割領域にのみ、ダミーパターンを挿入する。これにより、ダミーパターンを発生させたい分割領域を指定することにより、ダミーパターンの挿入による、配線パターン間の容量値の変化を防止したい領域に、ダミーパターンを挿入しないようにすることができる。
【００２６】
図４（ｂ）には、四角形の分割領域３６、分割領域３６に隣接する、分割領域３６と同じ形状をした分割領域３６ａ、分割領域３６と分割領域３６ａとを含む、分割領域３６と同じ形状をした領域３６ｂが示されている。ダミーパターン挿入部１２は、発生ダミー指定情報２３より所定の指定を受けた場合、分割領域３６，３６ａにダミーパターンを挿入する。そして、分割領域３６と、分割領域３６ａとを含む領域３６ｂにダミーパターンを挿入する。
【００２７】
すなわち、ダミーパターン挿入部１２は、分割領域にダミーパターンを挿入し、さらに、分割領域と、その分割領域に隣接する分割領域とを含む領域に、ダミーパターンを挿入する。これにより、分割領域の境界におけるダミーパターンの不連続を防ぐことができる。
【００２８】
また、図４（ｂ）中の水平方向について説明したが、垂直方向においても同様にして、分割領域と、その分割領域に隣接する分割領域とを含む領域にダミーパターンを挿入していく。
【００２９】
パターン密度算出部１３は、レイアウトパターンのダミーパターンと配線パターンとの密度（以下、パターン密度）を分割領域毎に算出する。パターン密度算出部１３は、算出したパターン密度と基準密度情報２４に示される密度が一致しているか否かを判断する。
【００３０】
全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。ダミールール変更部１４は、パターン密度算出部１３によって、パターン密度が基準密度情報２４に示される密度と一致していないと判断された場合、パターン密度が一致しなかった分割領域のダミーパターンのダミールールを変更する。また、ダミールール変更部１４は、全パターン密度算出部１６によって、パターン密度が基準密度情報２５に示される密度と一致していないと判断された場合、レイアウトパターン全体におけるダミーパターンのダミールールを変更する。例えば、各分割領域のダミーパターンのダミールールをそれぞれ同一の規則に従って変更する。パターン密度が所望の密度より小さい場合には、各分割領域のダミーパターンのサイズをそれぞれ同一の割合で大きくする。パターン密度が所望の密度より大きい場合には、各分割領域のダミーパターンのサイズをそれぞれ同一の割合で小さくする。
【００３１】
また、ダミールール変更部１４は、ダミーパターンのダミールール変更を、所定回数行ったか否かを判断する。そして、所定回数未満と判断した場合のみ、ダミールールの変更を行う。これは、必要以上にダミールールの変更を行って、ダミーパターンが必要以上に大きく、又は小さくなることを防ぐためである。図５は、ダミールールの変更を説明する図で、（ａ）はダミーパターンのサイズ変更、（ｂ）はダミーパターンの間引き、（ｃ）はダミーパターンの追加を説明する図である。
【００３２】
レイアウトパターンの分割領域内に、図５（ａ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より少ないと判断した場合、ダミールール変更部１４は、ダミーパターンの面積を大きくする。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンの面積を大きくする。図に示してないが、逆に、パターン密度算出部１３が、基準密度情報２４に示される密度より大きいと判断した場合、ダミールール変更部１４は、ダミーパターンの面積を小さくする。
【００３３】
レイアウトパターンの分割領域内に、図５（ｂ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より大きいと判断した場合、ダミールール変更部１４は、ダミーパターンを間引く。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンを間引く。
【００３４】
レイアウトパターンの分割領域内に、図５（ｃ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より小さいと判断した場合、ダミールール変更部１４は、ダミーパターンを追加する。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンを追加する。
【００３５】
なお、図５（ａ）〜（ｃ）において、ダミーパターンの形状を四角形としているが、実際はダミールール情報２２に従った形状のダミーパターンにおいて、サイズ、配置が変更される。
【００３６】
分割領域拡張部１５は、ダミールール変更部１４によって、所定回数ダミーパターンのサイズ、配置を変更しても所望のパターン密度（基準密度情報２４，２５が示す密度）が得られない場合、パターン密度算出部１３が算出するパターン密度の密度算出基準を変更する。すなわち、パターン密度の算出基準となる分割領域の大きさや配置を変更する。図６は、パターン密度算出基準を説明する図で、（ａ）は分割領域とその隣接する分割領域を含む領域をパターン密度算出基準とした場合、（ｂ）は分割領域を拡大した領域をパターン密度算出基準とした場合を説明する図である。
【００３７】
図６（ａ）に示す四角形の分割領域４０において、ダミーパターンのサイズ、配置を、所定回数変更しても所望のパターン密度が得られなかったとする。分割領域拡張部１５は、分割領域４０と、分割領域４０に隣接する分割領域４０ａ，４０ｂを含む領域４１，４２を、パターン密度算出の基準とする。これにより、分割領域４０において、所望のパターン密度が得られなくても、領域４１，４２におけるパターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００３８】
すなわち、分割領域とその分割領域に隣接する分割領域を含む領域において、パターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００３９】
図６（ｂ）に示す四角形の分割領域４１において、ダミーパターンのサイズ、配置を所定回数変更しても所望のパターン密度が得られなかったとする。分割領域拡張部１５は、分割領域４１の辺の長さＬ３，Ｌ４を整数倍（図６（ｂ）では２倍）した領域４１ａをパターン密度算出の基準とする。これにより、分割領域４１において、所望のパターン密度が得られなくても、領域４１ａにおけるパターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００４０】
すなわち、分割領域を拡大した領域において、パターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。全パターン密度算出部１６が、密度が一致していないと判断した場合は、ダミールール変更部１４によって、ダミーパターンのダミールールが変更される。例えば、各分割領域のダミーパターンのダミールールをそれぞれ同一の規則に従って変更する。ダミールールが所定回数変更されても、パターン密度が一致しない場合は、分割領域拡張部１５によって、パターン密度を算出する密度算出基準を変更する。
【００４１】
以下に、図３に示す機能ブロック図の処理の流れをフローチャートを用いて説明する。
図７は、コンピュータの処理の流れを示したフローチャートである。コンピュータ１０は、以下のステップに従って半導体装置の設計を行う。
【００４２】
［ステップＳ１１］コンピュータ１０のレイアウトパターン分割部１１は、レイアウトＤＢ１７に記憶されているレイアウトパターンを、分割指定情報２１が指定する大きさの分割領域で分割する。
【００４３】
［ステップＳ１２］コンピュータ１０のダミーパターン挿入部１２は、レイアウトパターン分割部１１によって分割されたレイアウトパターンの分割領域に、ダミーパターンを挿入する。ダミーパターン挿入部１２は、ダミールール情報２２に従ったダミーパターンを分割領域に挿入する。また、ダミーパターン挿入部１２は、発生ダミー指定情報２３が指定する分割領域にダミーパターンを挿入する。
【００４４】
［ステップＳ１３］コンピュータ１０のパターン密度算出部１３は、分割領域毎のパターン密度を算出する。
［ステップＳ１４］コンピュータ１０のパターン密度算出部１３は、算出したパターン密度と基準密度情報２４に示される密度とが一致しているか否かを判断する。すべてのパターン密度が一致した場合は、ステップＳ１８へ進む。密度が一致しない場合は、ステップＳ１５へ進む。
【００４５】
［ステップＳ１５］コンピュータ１０のダミールール変更部１４は、パターン密度が一致しなかった分割領域のダミーパターンのダミールール変更を、所定回数以上行ったか否かを判断する。所定回数以上と判断した場合は、ステップＳ１７へ進む。所定回数未満と判断した場合は、ステップＳ１６へ進む。
【００４６】
［ステップＳ１６］コンピュータ１０のダミールール変更部１４は、ダミーパターンのダミールールを変更する。そして、ステップＳ１３へ進む。なお、ステップＳ１３において、パターン密度算出部１３は、ダミールールが変更されたダミーパターンで、パターン密度を算出する。
【００４７】
［ステップＳ１７］コンピュータ１０の分割領域拡張部１５は、パターン密度を算出する密度算出基準となる分割領域の配置、大きさを変更する。そして、ステップＳ１３へ進む。なお、ステップＳ１３において、パターン密度算出部１３は、配置、大きさが変更された分割領域で、パターン密度を算出する。
【００４８】
［ステップＳ１８］コンピュータ１０の全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。密度が一致した場合は、コンピュータ１０は、処理を終了する。密度が一致しない場合は、ステップＳ１９へ進む。
【００４９】
［ステップＳ１９］コンピュータ１０のダミールール変更部１４は、レイアウトパターン全体における、ダミーパターンのダミールール変更を、所定回数以上行ったか否かを判断する。所定回数以上と判断した場合は、ステップＳ１７へ進む。所定回数未満と判断した場合は、ステップＳ１６へ進む。
【００５０】
このように、レイアウトパターンを分割領域に分割し、分割領域の配線パターン間にダミーパターンを挿入する。そして、分割領域毎にパターン密度を算出し、パターン密度が所望の密度となるように、挿入したダミーパターンのダミールールを変更する。これにより、パターン密度を、半導体チップの全部分において均一化した半導体装置を設計することができる。
【００５１】
また、ダミーパターンを発生させる分割領域を指定することにより、ダミーパターンの挿入による、配線パターン間の容量値の変化を防止したい領域に、ダミーパターンを挿入しないようにすることができる。
【００５２】
さらに、分割領域にダミーパターンを挿入し、さらに、分割領域と、その分割領域に隣接する分割領域とを含む領域に、ダミーパターンを挿入する。これにより、分割領域の境界におけるダミーパターンの不連続を防ぐことができ、パターン密度を均一化した半導体装置を設計することができる。
【００５３】
上述の実施の形態では、配線層の配線パターンを例にして説明したが、本発明はこれに限定されず、半導体装置を構成する全てのレイアウト層の設計パターンに対して適用することができる。例えば、半導体基板上のトランジスタが配置される層の設計パターンにも適用可能である。
【００５４】
なお、コンピュータ１０が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ）／ＲＷ（ＲｅＷｒｉｔａｂｌｅ）などがある。光磁気記録媒体には、ＭＯ（Ｍａｇｎｅｔｏ−Ｏｐｔｉｃａｌ ｄｉｓｃ）などがある。
【００５５】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００５６】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００５７】
（付記１） ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
ことを特徴とする半導体装置の設計方法。
【００５８】
（付記２） 前記設計パターンは、配線パターンであり、前記レイアウト層は、配線層であることを特徴とする付記１記載の半導体装置の設計方法。
（付記３） 前記分割領域の大きさに関する分割指定情報を受け付け、
前記レイアウトパターンを前記分割指定情報で指定される大きさの分割領域に分割することを特徴とする付記１記載の半導体装置の設計方法。
【００５９】
（付記４） 前記ダミーパターンが挿入される前記分割領域の指定に関する発生ダミー指定情報を受け付け、
前記発生ダミー指定情報で指定される前記分割領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６０】
（付記５） 前記設計パターン間に挿入されるダミーパターンのパターンルールに関するダミールール情報を受け付け、
前記設計パターン間に前記ダミールール情報に基づいたパターンルールのダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６１】
（付記６） 前記分割領域と前記分割領域に隣接する分割領域とを含む領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６２】
（付記７） 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域を拡大した領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
【００６３】
（付記８） 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域と前記分割領域に隣接する分割領域とを含む領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
【００６４】
（付記９） 前記レイアウトパターン全体における設計パターンとダミーパターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
（付記１０） ダミーパターンを設計パターン間に挿入する半導体装置の設計プログラムにおいて、
コンピュータに、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
処理を実行させることを特徴とする半導体装置の設計プログラム。
【００６５】
（付記１１） ダミーパターンを設計パターン間に挿入する半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体において、
コンピュータに、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
処理を実行させることを特徴とする半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【００６６】
（付記１２） ダミーパターンを設計パターン間に挿入する半導体装置の設計装置において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割する分割部と、
前記分割領域の設計パターン間にダミーパターンを挿入する挿入部と、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出する算出部と、
前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する変更部と、
を有することを特徴とする半導体装置の設計装置。
【００６７】
【発明の効果】
以上説明したように本発明では、半導体装置のレイアウト層のレイアウトパターンを所定の分割領域に分割し、分割領域の設計パターン間にダミーパターンを挿入する。そして、ダミーパターンと設計パターンとの密度を分割領域毎に算出し、密度が所望の値となるようにダミーパターンのパターンルールを変更する。これにより、ダミーパターンと設計パターンとの密度を、半導体装置の全部分において均一化した半導体装置を設計することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】コンピュータのハードウェアブロック図である。
【図３】コンピュータの機能ブロック図である。
【図４】ダミーパターンの挿入を説明する図で、（ａ）は分割された分割領域内にダミーパターンを挿入する説明図、（ｂ）は分割領域とその分割領域に隣接する分割領域を含む領域にダミーパターンを挿入する説明図である。
【図５】ダミーパターンのサイズ、配置の変更を説明する図で、（ａ）はダミーパターンのサイズ変更、（ｂ）はダミーパターンの間引き、（ｃ）はダミーパターンの追加を説明する図である。
【図６】パターン密度算出基準を説明する図で、（ａ）は分割領域とその隣接する分割領域を含む領域をパターン密度算出基準とした場合、（ｂ）は分割領域を拡大した領域をパターン密度算出基準とした場合を説明する図である。
【図７】コンピュータの処理の流れを示したフローチャートである。
【符号の説明】
１ａ〜１ｄ レイアウトパターン
２ａ，２ｂ 分割領域
３ａ，３ｂ 設計パターン
４ａ，４ｂ ダミーパターン
１０ コンピュータ
１１ レイアウトパターン分割部
１２ ダミーパターン挿入部
１３ パターン密度算出部
１４ ダミールール変更部
１５ 分割領域拡張部
１６ 全パターン密度算出部
１７ レイアウトＤＢ
２１ 分割指定情報
２２ ダミールール情報
２３ 発生ダミー指定情報
２４，２５ 基準密度情報
【発明の属する技術分野】
本発明は半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置に関し、特にダミーパターンを設計パターン間に挿入する半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置に関する。
【０００２】
【従来の技術】
現在、半導体装置では、設計パターン密度の偏りによる、チップ表面上の平坦のばらつきや、設計パターンの太さのばらつきを抑えるため、設計パターン間にダミーパターンを挿入することが必須技術となっている。そこで、ダミーパターンを挿入した半導体装置を設計するための設計ツールがある。
【０００３】
例えば、アルミニウム配線では、配線パターンの側壁に側壁保護膜を形成するが、配線パターン密度に偏りがあると、エッチング工程で厚さの異なった側壁保護膜が形成される。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００４】
銅配線では、配線パターン密度に偏りがあると、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨時に、配線パターンの中央が窪む現象（ディッシング現象）が生じる。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００５】
【発明が解決しようとする課題】
しかし、従来の設計ツールでは、半導体チップ全体におけるダミーパターンと設計パターンとの密度が、所望の密度となるように、設計パターン間にダミーパターンを挿入する。このため、半導体チップの一部分に、ダミーパターンが挿入されない場合があり、パターン密度の偏在化が生じるという問題点があった。
【０００６】
本発明はこのような点に鑑みてなされたものであり、半導体チップの全部分において、パターン密度を均一化した半導体装置を設計する半導体装置の設計方法、半導体装置の設計プログラム、及び半導体装置の設計装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し（ステップＳ１）、分割領域の設計パターン間にダミーパターンを挿入し（ステップＳ２）、ダミーパターンと設計パターンとの密度を分割領域毎に算出し（ステップＳ３）、密度が所望の値となるようにダミーパターンのパターンルールを変更する（ステップＳ４）、ことを特徴とする半導体装置の設計方法が提供される。
【０００８】
このような半導体装置の設計方法によれば、設計パターン３ａ，３ｂとダミーパターン４ａとの密度が、分割領域において所望の値となるようにダミーパターン４ａのダミールールが変更される（ダミーパターン４ｂ）。これにより、半導体装置の全部分において、ダミーパターンと設計パターンとの密度を均一化した半導体装置を設計する。
【０００９】
【発明の実施の形態】
まず、本発明の原理について図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１には、本発明に係る半導体装置の設計方法を実現するコンピュータの処理手順が示されている。また、設計、製造しようとする半導体装置の、半導体チップのレイアウト層のレイアウトパターン１ａが示されている。レイアウトパターン１ａを所定の分割領域に分割したレイアウトパターン１ｂが示されている。分割領域の設計パターン間にダミーパターンが挿入されたレイアウトパターン１ｃが示されている。ダミーパターンのダミールールが変更されたレイアウトパターン１ｄが示されている。分割領域拡大図Ａは、レイアウトパターン１ｃの分割領域の拡大図である。分割領域拡大図Ｂは、レイアウトパターン１ｄの分割領域の拡大図である。
【００１０】
コンピュータは、以下の手順に従って処理を実行する。
［ステップＳ１］コンピュータは、半導体チップのレイアウト層のレイアウトパターン１ａを、レイアウトパターン１ｂに示すように、分割領域２ａ，２ｂ，・・・に分割する。
【００１１】
［ステップＳ２］コンピュータは、レイアウトパターン１ｃの分割領域拡大図Ａに示すように、分割領域の設計パターン３ａ，３ｂ間にダミーパターン４ａを挿入する。コンピュータは、全ての分割領域の設計パターン間にダミーパターンを挿入する。
【００１２】
［ステップＳ３］コンピュータは、ダミーパターンと設計パターンとの密度を分割領域毎に算出する。
［ステップＳ４］コンピュータは、ステップＳ３で算出された密度が、所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン１ｄの分割領域拡大図Ｂのダミーパターン４ｂに示すように変更する。なお、ダミールールとは、ダミーパターンの配線幅などの配線構造、設計パターン間に挿入する位置（配置）のことを示す。
【００１３】
例えば、ステップＳ３で算出された密度が、所望の密度より大きければ、ダミーパターンの配線幅を狭くして、ダミーパターンと設計パターンとの密度を小さくし、所望の密度となるようにする。所望の密度より小さければ、ダミーパターンの配線幅を広くして、ダミーパターンと設計パターンとの密度を大きくし、所望の密度となるようにする。
【００１４】
このように、本発明では、半導体チップのレイアウトパターンを分割領域に分割し、分割領域の設計パターン間にダミーパターンを挿入する。そして、分割領域毎における、ダミーパターンと設計パターンとの密度が、所望の値となるように、ダミーパターンのダミールールを変更する。これにより、ダミーパターンと設計パターンとの密度を、半導体チップの全部分において均一化した半導体装置を設計することができる。
【００１５】
次に、本発明の実施の形態を、コンピュータに適用した場合を例にして説明する。
図２は、コンピュータのハードウェアブロック図である。コンピュータ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０ａによって装置全体が制御されている。ＣＰＵ１０ａには、バス１０ｇを介してＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０ｂ、ハードディスクドライブ（ＨＤＤ：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）１０ｃ、グラフィック処理装置１０ｄ、入力インタフェース１０ｅ、および通信インタフェース１０ｆが接続されている。
【００１６】
ＲＡＭ１０ｂには、ＣＰＵ１０ａに実行させるＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）のプログラムや半導体装置を設計するアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０ｂには、ＣＰＵ１０ａによる処理に必要な各種データが保存される。ＨＤＤ１０ｃには、ＯＳやアプリケーションプログラムが格納される。
【００１７】
グラフィック処理装置１０ｄには、モニタ１０ｈが接続されている。グラフィック処理装置１０ｄは、ＣＰＵ１０ａからの命令に従って、画像をモニタ１０ｈの表示画面に表示させる。入力インタフェース１０ｅには、キーボード１０ｉと、マウス１０ｊとが接続されている。入力インタフェース１０ｅは、キーボード１０ｉやマウス１０ｊから送られてくる信号を、バス１０ｇを介してＣＰＵ１０ａに送信する。
【００１８】
通信インタフェース１０ｆは、図示しない他のコンピュータに接続されている。通信インタフェース１０ｆは、ＬＡＮを介して、他のコンピュータとの間のデータの送受信を行う。
【００１９】
以上のようなハードウェア構成によって、本発明の半導体装置の設計方法を実現することができる。
図３は、コンピュータの機能ブロック図である。図３に示すようにコンピュータ１０は、レイアウトパターン分割部１１、ダミーパターン挿入部１２、パターン密度算出部１３、ダミールール変更部１４、分割領域拡張部１５、全パターン密度算出部１６、及びレイアウトＤＢ１７を有している。
【００２０】
レイアウトＤＢ１７は、設計、製造しようとする半導体チップの配線層におけるレイアウトパターンを記憶するデータベースである。レイアウトＤＢ１７は、図２に示すＨＤＤ１０ｃ、又はＲＡＭ１０ｂの記憶装置に対応する。
【００２１】
図３に示す分割指定情報２１は、レイアウトパターンを分割する分割領域の大きさに関する情報である。ダミールール情報２２は、ダミーパターンの配線幅などの配線構造、挿入位置（配置）に関する情報である。発生ダミー指定情報２３は、分割領域に分割されたレイアウトパターンの、どの分割領域にダミーパターンを挿入するかを示す情報である。基準密度情報２４は、分割領域における、ダミーパターンと配線パターンとの密度を設定するための密度が示された情報である。基準密度情報２５は、レイアウトパターン全体における、ダミーパターンと配線パターンとの密度を設定するための密度が示された情報である。分割指定情報２１、ダミールール情報２２、発生ダミー指定情報２３、基準密度情報２４、及び基準密度情報２５は、図２に示すコンピュータ１０のキーボード１０ｉから入力される。
【００２２】
レイアウトパターン分割部１１は、レイアウトＤＢ１７に記憶されているレイアウトパターンを分割領域に分割する。レイアウトパターン分割部１１は、分割指定情報２１で指定される大きさの分割領域で分割する。具体的には、任意の大きさが（分割領域の縦、横方向）、分割指定情報２１として指定される。半導体チップの縦、横方向の最大公約数が、分割指定情報２１として指定される。半導体チップの入出力パッドの間隔が、分割指定情報２１として指定される。半導体チップのＲＡＭマクロの縦、横方向の最大公約数が、分割指定情報２１として指定される。又は、配線パターンの高密度に配置されている部分の大きさが、分割指定情報２１として指定される。
【００２３】
ダミーパターン挿入部１２は、レイアウトパターン分割部１１によって分割されたレイアウトパターンの分割領域内に、ダミーパターンを挿入する。ダミーパターン挿入部１２は、ダミールール情報２２の、ダミーパターンの配線幅などの配線構造、挿入位置（配置）に関する情報に基づいたダミーパターンを分割領域の配線パターン間に挿入する。また、ダミーパターン挿入部１２は、発生ダミー指定情報２３が指定する分割領域にダミーパターンを挿入する。図４は、ダミーパターンの挿入を説明する図で、（ａ）は分割された分割領域内にダミーパターンを挿入する説明図、（ｂ）は分割領域とその分割領域に隣接する分割領域を含む領域にダミーパターンを挿入する説明図である。
【００２４】
図４（ａ）には、半導体チップの配線層のレイアウトパターンの一部が示してある。レイアウトパターンは、点線で囲まれる分割領域３０〜３５に分割されている。ダミーパターン挿入部１２は、分割領域３０〜３５毎にダミーパターンを挿入していく。このとき、発生ダミー指定情報２３が指定する分割領域にのみ、ダミーパターンを挿入していく。例えば、発生ダミー指定情報２３より、分割領域３０、分割領域３２〜３５にダミーパターンを挿入するよう指定されたとする。この場合、図４（ａ）の例に示すように、分割領域３１には、ダミーパターンが挿入されない。
【００２５】
すなわち、ダミーパターン挿入部１２は、指定された分割領域にのみ、ダミーパターンを挿入する。これにより、ダミーパターンを発生させたい分割領域を指定することにより、ダミーパターンの挿入による、配線パターン間の容量値の変化を防止したい領域に、ダミーパターンを挿入しないようにすることができる。
【００２６】
図４（ｂ）には、四角形の分割領域３６、分割領域３６に隣接する、分割領域３６と同じ形状をした分割領域３６ａ、分割領域３６と分割領域３６ａとを含む、分割領域３６と同じ形状をした領域３６ｂが示されている。ダミーパターン挿入部１２は、発生ダミー指定情報２３より所定の指定を受けた場合、分割領域３６，３６ａにダミーパターンを挿入する。そして、分割領域３６と、分割領域３６ａとを含む領域３６ｂにダミーパターンを挿入する。
【００２７】
すなわち、ダミーパターン挿入部１２は、分割領域にダミーパターンを挿入し、さらに、分割領域と、その分割領域に隣接する分割領域とを含む領域に、ダミーパターンを挿入する。これにより、分割領域の境界におけるダミーパターンの不連続を防ぐことができる。
【００２８】
また、図４（ｂ）中の水平方向について説明したが、垂直方向においても同様にして、分割領域と、その分割領域に隣接する分割領域とを含む領域にダミーパターンを挿入していく。
【００２９】
パターン密度算出部１３は、レイアウトパターンのダミーパターンと配線パターンとの密度（以下、パターン密度）を分割領域毎に算出する。パターン密度算出部１３は、算出したパターン密度と基準密度情報２４に示される密度が一致しているか否かを判断する。
【００３０】
全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。ダミールール変更部１４は、パターン密度算出部１３によって、パターン密度が基準密度情報２４に示される密度と一致していないと判断された場合、パターン密度が一致しなかった分割領域のダミーパターンのダミールールを変更する。また、ダミールール変更部１４は、全パターン密度算出部１６によって、パターン密度が基準密度情報２５に示される密度と一致していないと判断された場合、レイアウトパターン全体におけるダミーパターンのダミールールを変更する。例えば、各分割領域のダミーパターンのダミールールをそれぞれ同一の規則に従って変更する。パターン密度が所望の密度より小さい場合には、各分割領域のダミーパターンのサイズをそれぞれ同一の割合で大きくする。パターン密度が所望の密度より大きい場合には、各分割領域のダミーパターンのサイズをそれぞれ同一の割合で小さくする。
【００３１】
また、ダミールール変更部１４は、ダミーパターンのダミールール変更を、所定回数行ったか否かを判断する。そして、所定回数未満と判断した場合のみ、ダミールールの変更を行う。これは、必要以上にダミールールの変更を行って、ダミーパターンが必要以上に大きく、又は小さくなることを防ぐためである。図５は、ダミールールの変更を説明する図で、（ａ）はダミーパターンのサイズ変更、（ｂ）はダミーパターンの間引き、（ｃ）はダミーパターンの追加を説明する図である。
【００３２】
レイアウトパターンの分割領域内に、図５（ａ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より少ないと判断した場合、ダミールール変更部１４は、ダミーパターンの面積を大きくする。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンの面積を大きくする。図に示してないが、逆に、パターン密度算出部１３が、基準密度情報２４に示される密度より大きいと判断した場合、ダミールール変更部１４は、ダミーパターンの面積を小さくする。
【００３３】
レイアウトパターンの分割領域内に、図５（ｂ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より大きいと判断した場合、ダミールール変更部１４は、ダミーパターンを間引く。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンを間引く。
【００３４】
レイアウトパターンの分割領域内に、図５（ｃ）の左端に示すようなダミーパターンが挿入されているとする。このダミーパターンにおけるパターン密度において、パターン密度算出部１３が、基準密度情報２４に示される密度より小さいと判断した場合、ダミールール変更部１４は、ダミーパターンを追加する。そして、所望の密度が得られるまで、矢印で順に示しているように、ダミーパターンを追加する。
【００３５】
なお、図５（ａ）〜（ｃ）において、ダミーパターンの形状を四角形としているが、実際はダミールール情報２２に従った形状のダミーパターンにおいて、サイズ、配置が変更される。
【００３６】
分割領域拡張部１５は、ダミールール変更部１４によって、所定回数ダミーパターンのサイズ、配置を変更しても所望のパターン密度（基準密度情報２４，２５が示す密度）が得られない場合、パターン密度算出部１３が算出するパターン密度の密度算出基準を変更する。すなわち、パターン密度の算出基準となる分割領域の大きさや配置を変更する。図６は、パターン密度算出基準を説明する図で、（ａ）は分割領域とその隣接する分割領域を含む領域をパターン密度算出基準とした場合、（ｂ）は分割領域を拡大した領域をパターン密度算出基準とした場合を説明する図である。
【００３７】
図６（ａ）に示す四角形の分割領域４０において、ダミーパターンのサイズ、配置を、所定回数変更しても所望のパターン密度が得られなかったとする。分割領域拡張部１５は、分割領域４０と、分割領域４０に隣接する分割領域４０ａ，４０ｂを含む領域４１，４２を、パターン密度算出の基準とする。これにより、分割領域４０において、所望のパターン密度が得られなくても、領域４１，４２におけるパターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００３８】
すなわち、分割領域とその分割領域に隣接する分割領域を含む領域において、パターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００３９】
図６（ｂ）に示す四角形の分割領域４１において、ダミーパターンのサイズ、配置を所定回数変更しても所望のパターン密度が得られなかったとする。分割領域拡張部１５は、分割領域４１の辺の長さＬ３，Ｌ４を整数倍（図６（ｂ）では２倍）した領域４１ａをパターン密度算出の基準とする。これにより、分割領域４１において、所望のパターン密度が得られなくても、領域４１ａにおけるパターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。
【００４０】
すなわち、分割領域を拡大した領域において、パターン密度が所望の密度を満たしていれば、分割領域４０のパターン密度は、所望の密度であると判断する。全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。全パターン密度算出部１６が、密度が一致していないと判断した場合は、ダミールール変更部１４によって、ダミーパターンのダミールールが変更される。例えば、各分割領域のダミーパターンのダミールールをそれぞれ同一の規則に従って変更する。ダミールールが所定回数変更されても、パターン密度が一致しない場合は、分割領域拡張部１５によって、パターン密度を算出する密度算出基準を変更する。
【００４１】
以下に、図３に示す機能ブロック図の処理の流れをフローチャートを用いて説明する。
図７は、コンピュータの処理の流れを示したフローチャートである。コンピュータ１０は、以下のステップに従って半導体装置の設計を行う。
【００４２】
［ステップＳ１１］コンピュータ１０のレイアウトパターン分割部１１は、レイアウトＤＢ１７に記憶されているレイアウトパターンを、分割指定情報２１が指定する大きさの分割領域で分割する。
【００４３】
［ステップＳ１２］コンピュータ１０のダミーパターン挿入部１２は、レイアウトパターン分割部１１によって分割されたレイアウトパターンの分割領域に、ダミーパターンを挿入する。ダミーパターン挿入部１２は、ダミールール情報２２に従ったダミーパターンを分割領域に挿入する。また、ダミーパターン挿入部１２は、発生ダミー指定情報２３が指定する分割領域にダミーパターンを挿入する。
【００４４】
［ステップＳ１３］コンピュータ１０のパターン密度算出部１３は、分割領域毎のパターン密度を算出する。
［ステップＳ１４］コンピュータ１０のパターン密度算出部１３は、算出したパターン密度と基準密度情報２４に示される密度とが一致しているか否かを判断する。すべてのパターン密度が一致した場合は、ステップＳ１８へ進む。密度が一致しない場合は、ステップＳ１５へ進む。
【００４５】
［ステップＳ１５］コンピュータ１０のダミールール変更部１４は、パターン密度が一致しなかった分割領域のダミーパターンのダミールール変更を、所定回数以上行ったか否かを判断する。所定回数以上と判断した場合は、ステップＳ１７へ進む。所定回数未満と判断した場合は、ステップＳ１６へ進む。
【００４６】
［ステップＳ１６］コンピュータ１０のダミールール変更部１４は、ダミーパターンのダミールールを変更する。そして、ステップＳ１３へ進む。なお、ステップＳ１３において、パターン密度算出部１３は、ダミールールが変更されたダミーパターンで、パターン密度を算出する。
【００４７】
［ステップＳ１７］コンピュータ１０の分割領域拡張部１５は、パターン密度を算出する密度算出基準となる分割領域の配置、大きさを変更する。そして、ステップＳ１３へ進む。なお、ステップＳ１３において、パターン密度算出部１３は、配置、大きさが変更された分割領域で、パターン密度を算出する。
【００４８】
［ステップＳ１８］コンピュータ１０の全パターン密度算出部１６は、レイアウトパターン全体におけるパターン密度を算出し、基準密度情報２５に示される密度と一致しているか否かを判断する。密度が一致した場合は、コンピュータ１０は、処理を終了する。密度が一致しない場合は、ステップＳ１９へ進む。
【００４９】
［ステップＳ１９］コンピュータ１０のダミールール変更部１４は、レイアウトパターン全体における、ダミーパターンのダミールール変更を、所定回数以上行ったか否かを判断する。所定回数以上と判断した場合は、ステップＳ１７へ進む。所定回数未満と判断した場合は、ステップＳ１６へ進む。
【００５０】
このように、レイアウトパターンを分割領域に分割し、分割領域の配線パターン間にダミーパターンを挿入する。そして、分割領域毎にパターン密度を算出し、パターン密度が所望の密度となるように、挿入したダミーパターンのダミールールを変更する。これにより、パターン密度を、半導体チップの全部分において均一化した半導体装置を設計することができる。
【００５１】
また、ダミーパターンを発生させる分割領域を指定することにより、ダミーパターンの挿入による、配線パターン間の容量値の変化を防止したい領域に、ダミーパターンを挿入しないようにすることができる。
【００５２】
さらに、分割領域にダミーパターンを挿入し、さらに、分割領域と、その分割領域に隣接する分割領域とを含む領域に、ダミーパターンを挿入する。これにより、分割領域の境界におけるダミーパターンの不連続を防ぐことができ、パターン密度を均一化した半導体装置を設計することができる。
【００５３】
上述の実施の形態では、配線層の配線パターンを例にして説明したが、本発明はこれに限定されず、半導体装置を構成する全てのレイアウト層の設計パターンに対して適用することができる。例えば、半導体基板上のトランジスタが配置される層の設計パターンにも適用可能である。
【００５４】
なお、コンピュータ１０が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ）／ＲＷ（ＲｅＷｒｉｔａｂｌｅ）などがある。光磁気記録媒体には、ＭＯ（Ｍａｇｎｅｔｏ−Ｏｐｔｉｃａｌ ｄｉｓｃ）などがある。
【００５５】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００５６】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００５７】
（付記１） ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
ことを特徴とする半導体装置の設計方法。
【００５８】
（付記２） 前記設計パターンは、配線パターンであり、前記レイアウト層は、配線層であることを特徴とする付記１記載の半導体装置の設計方法。
（付記３） 前記分割領域の大きさに関する分割指定情報を受け付け、
前記レイアウトパターンを前記分割指定情報で指定される大きさの分割領域に分割することを特徴とする付記１記載の半導体装置の設計方法。
【００５９】
（付記４） 前記ダミーパターンが挿入される前記分割領域の指定に関する発生ダミー指定情報を受け付け、
前記発生ダミー指定情報で指定される前記分割領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６０】
（付記５） 前記設計パターン間に挿入されるダミーパターンのパターンルールに関するダミールール情報を受け付け、
前記設計パターン間に前記ダミールール情報に基づいたパターンルールのダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６１】
（付記６） 前記分割領域と前記分割領域に隣接する分割領域とを含む領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする付記１記載の半導体装置の設計方法。
【００６２】
（付記７） 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域を拡大した領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
【００６３】
（付記８） 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域と前記分割領域に隣接する分割領域とを含む領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
【００６４】
（付記９） 前記レイアウトパターン全体における設計パターンとダミーパターンとの密度を算出することを特徴とする付記１記載の半導体装置の設計方法。
（付記１０） ダミーパターンを設計パターン間に挿入する半導体装置の設計プログラムにおいて、
コンピュータに、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
処理を実行させることを特徴とする半導体装置の設計プログラム。
【００６５】
（付記１１） ダミーパターンを設計パターン間に挿入する半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体において、
コンピュータに、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
処理を実行させることを特徴とする半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【００６６】
（付記１２） ダミーパターンを設計パターン間に挿入する半導体装置の設計装置において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割する分割部と、
前記分割領域の設計パターン間にダミーパターンを挿入する挿入部と、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出する算出部と、
前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する変更部と、
を有することを特徴とする半導体装置の設計装置。
【００６７】
【発明の効果】
以上説明したように本発明では、半導体装置のレイアウト層のレイアウトパターンを所定の分割領域に分割し、分割領域の設計パターン間にダミーパターンを挿入する。そして、ダミーパターンと設計パターンとの密度を分割領域毎に算出し、密度が所望の値となるようにダミーパターンのパターンルールを変更する。これにより、ダミーパターンと設計パターンとの密度を、半導体装置の全部分において均一化した半導体装置を設計することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】コンピュータのハードウェアブロック図である。
【図３】コンピュータの機能ブロック図である。
【図４】ダミーパターンの挿入を説明する図で、（ａ）は分割された分割領域内にダミーパターンを挿入する説明図、（ｂ）は分割領域とその分割領域に隣接する分割領域を含む領域にダミーパターンを挿入する説明図である。
【図５】ダミーパターンのサイズ、配置の変更を説明する図で、（ａ）はダミーパターンのサイズ変更、（ｂ）はダミーパターンの間引き、（ｃ）はダミーパターンの追加を説明する図である。
【図６】パターン密度算出基準を説明する図で、（ａ）は分割領域とその隣接する分割領域を含む領域をパターン密度算出基準とした場合、（ｂ）は分割領域を拡大した領域をパターン密度算出基準とした場合を説明する図である。
【図７】コンピュータの処理の流れを示したフローチャートである。
【符号の説明】
１ａ〜１ｄ レイアウトパターン
２ａ，２ｂ 分割領域
３ａ，３ｂ 設計パターン
４ａ，４ｂ ダミーパターン
１０ コンピュータ
１１ レイアウトパターン分割部
１２ ダミーパターン挿入部
１３ パターン密度算出部
１４ ダミールール変更部
１５ 分割領域拡張部
１６ 全パターン密度算出部
１７ レイアウトＤＢ
２１ 分割指定情報
２２ ダミールール情報
２３ 発生ダミー指定情報
２４，２５ 基準密度情報
Claims (10)
- ダミーパターンを設計パターン間に挿入するコンピュータを用いた半導体装置の設計方法において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
ことを特徴とする半導体装置の設計方法。 - 前記分割領域の大きさに関する分割指定情報を受け付け、
前記レイアウトパターンを前記分割指定情報で指定される大きさの分割領域に分割することを特徴とする請求項１記載の半導体装置の設計方法。 - 前記ダミーパターンが挿入される前記分割領域の指定に関する発生ダミー指定情報を受け付け、
前記発生ダミー指定情報で指定される前記分割領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする請求項１記載の半導体装置の設計方法。 - 前記設計パターン間に挿入される前記ダミーパターンのパターンルールに関するダミールール情報を受け付け、
前記設計パターン間に前記ダミールール情報に基づいたパターンルールのダミーパターンを挿入することを特徴とする請求項１記載の半導体装置の設計方法。 - 前記分割領域と前記分割領域に隣接する分割領域とを含む領域の設計パターン間に前記ダミーパターンを挿入することを特徴とする請求項１記載の半導体装置の設計方法。
- 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域を拡大した領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする請求項１記載の半導体装置の設計方法。
- 前記密度が前記所望の値と一致しない場合、前記密度を算出した前記分割領域と前記分割領域に隣接する分割領域とを含む領域において、前記ダミーパターンと前記設計パターンとの密度を算出することを特徴とする請求項１記載の半導体装置の設計方法。
- 前記レイアウトパターン全体における設計パターンとダミーパターンとの密度を算出することを特徴とする請求項１記載の半導体装置の設計方法。
- ダミーパターンを設計パターン間に挿入する半導体装置の設計プログラムにおいて、
コンピュータに、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割し、
前記分割領域の設計パターン間にダミーパターンを挿入し、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出し、前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する、
処理を実行させることを特徴とする半導体装置の設計プログラム。 - ダミーパターンを設計パターン間に挿入する半導体装置の設計装置において、
半導体装置のレイアウト層のレイアウトパターンを分割領域に分割する分割部と、
前記分割領域の設計パターン間にダミーパターンを挿入する挿入部と、
前記ダミーパターンと前記設計パターンとの密度を前記分割領域毎に算出する算出部と、
前記密度が所望の値となるように前記ダミーパターンのパターンルールを変更する変更部と、
を有することを特徴とする半導体装置の設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002196865A JP4307022B2 (ja) | 2002-07-05 | 2002-07-05 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 |
| US10/606,951 US7013446B2 (en) | 2002-07-05 | 2003-06-27 | Method, program, and apparatus for designing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002196865A JP4307022B2 (ja) | 2002-07-05 | 2002-07-05 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004039951A true JP2004039951A (ja) | 2004-02-05 |
| JP4307022B2 JP4307022B2 (ja) | 2009-08-05 |
Family
ID=31704778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002196865A Expired - Fee Related JP4307022B2 (ja) | 2002-07-05 | 2002-07-05 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7013446B2 (ja) |
| JP (1) | JP4307022B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052531A (ja) * | 2005-08-16 | 2007-03-01 | Shinko Electric Ind Co Ltd | 自動設計プログラムおよび記録媒体 |
| US7358609B2 (en) | 2004-07-26 | 2008-04-15 | Nec Electronics Corporation | Semiconductor device |
| JP2008171170A (ja) * | 2007-01-11 | 2008-07-24 | Nec Electronics Corp | ダミーパターンの配置方法、半導体設計装置及び半導体装置 |
| JP2009049341A (ja) * | 2007-08-23 | 2009-03-05 | Nec Electronics Corp | 半導体集積回路の設計方法及び設計システム |
| JP2009049107A (ja) * | 2007-08-16 | 2009-03-05 | Nec Electronics Corp | ダミーパターンの配置装置及びその配置方法、プログラム、並びに半導体装置 |
| JP2010505256A (ja) * | 2006-09-29 | 2010-02-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体インダクタ及び該半導体インダクタの形成方法（オンチップ・インダクタ設計ルール） |
| US7763968B2 (en) | 2005-09-26 | 2010-07-27 | Nec Electronics Corporation | Semiconductor device featuring large reinforcing elements in pad area |
| JP2011222747A (ja) * | 2010-04-09 | 2011-11-04 | Fujitsu Semiconductor Ltd | 半導体装置の設計方法及び製造方法 |
| JP2012008694A (ja) * | 2010-06-23 | 2012-01-12 | Lapis Semiconductor Co Ltd | レイアウトパタン生成装置及びレイアウトパタン生成方法 |
| JP2012043229A (ja) * | 2010-08-19 | 2012-03-01 | Fujitsu Ltd | ダミーメタル配置評価装置、ダミーメタル配置評価方法及びダミーメタル配置評価プログラム |
| US8312408B2 (en) | 2009-05-28 | 2012-11-13 | Renesas Electronics Corporation | Method and design system for semiconductor integrated circuit |
| JP2013131006A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Semiconductor Ltd | レイアウトプログラム、レイアウト装置、レイアウト方法 |
| WO2014125994A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7530084B2 (en) * | 2002-05-28 | 2009-05-05 | Sony Corporation | Method and apparatus for synchronizing dynamic graphics |
| JP4307022B2 (ja) * | 2002-07-05 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 |
| US7240313B2 (en) * | 2003-06-27 | 2007-07-03 | Ttm Technologies, Inc. | Method for analyzing material density variations on a multi-layer printed circuit board |
| US7071074B2 (en) * | 2003-09-24 | 2006-07-04 | Infineon Technologies Ag | Structure and method for placement, sizing and shaping of dummy structures |
| US7174526B2 (en) * | 2004-07-30 | 2007-02-06 | Lsi Logic Corporation | Accurate density calculation with density views in layout databases |
| JP2006165376A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | 電子装置及びその設計方法 |
| US7269818B2 (en) * | 2005-01-06 | 2007-09-11 | International Business Machines Corporation | Circuit element function matching despite auto-generated dummy shapes |
| US7305642B2 (en) * | 2005-04-05 | 2007-12-04 | Freescale Semiconductor, Inc. | Method of tiling analog circuits |
| US7305643B2 (en) * | 2005-05-12 | 2007-12-04 | Freescale Semiconductor, Inc. | Method of tiling analog circuits that include resistors and capacitors |
| US8255843B2 (en) * | 2005-11-14 | 2012-08-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing strained-silicon semiconductor device |
| JP2009519588A (ja) * | 2005-12-14 | 2009-05-14 | フリースケール セミコンダクター インコーポレイテッド | ダミー部位を有する半導体素子の作製方法 |
| US7977795B2 (en) * | 2006-01-05 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor device, method of fabricating the same, and pattern generating method |
| KR100730282B1 (ko) * | 2006-01-23 | 2007-06-19 | 삼성전자주식회사 | 패턴 밀도 조절 방법 |
| KR100755667B1 (ko) * | 2006-02-13 | 2007-09-05 | 삼성전자주식회사 | 패턴 밀도가 조절된 반도체 소자의 패턴 데이터 형성방법 |
| JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
| US7849436B2 (en) * | 2006-08-11 | 2010-12-07 | Dongbu Hitek Co., Ltd. | Method of forming dummy pattern |
| JP2008270276A (ja) * | 2007-04-16 | 2008-11-06 | Nec Electronics Corp | ダミーパターン配置装置、ダミーパターンの配置方法、及び半導体装置 |
| US8307319B2 (en) * | 2007-05-15 | 2012-11-06 | Freescale Semiconductor, Inc. | Integrated circuit reliability |
| US7681166B2 (en) * | 2007-09-28 | 2010-03-16 | Synopsys, Inc. | Method and apparatus for performing dummy-fill by using a set of dummy-fill cells |
| JP5282649B2 (ja) * | 2008-09-25 | 2013-09-04 | 富士通株式会社 | レイアウト評価装置、レイアウト評価プログラム、ダミールール生成装置及びダミールール生成プログラム |
| JP4792096B2 (ja) * | 2009-03-19 | 2011-10-12 | 株式会社東芝 | テンプレートパターンの設計方法、テンプレートの製造方法及び半導体装置の製造方法。 |
| JP2010267933A (ja) | 2009-05-18 | 2010-11-25 | Elpida Memory Inc | ダミーパターンの配置方法及びダミーパターンを備えた半導体装置 |
| JP5515816B2 (ja) * | 2010-02-09 | 2014-06-11 | 富士通株式会社 | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム、過研磨条件算出装置、過研磨条件算出方法及び過研磨条件算出プログラム |
| KR102146638B1 (ko) * | 2010-02-26 | 2020-08-20 | 마이크로닉 아베 | 패턴 정렬을 수행하기 위한 방법 및 장치 |
| US8466502B2 (en) | 2011-03-24 | 2013-06-18 | United Microelectronics Corp. | Metal-gate CMOS device |
| US8710596B2 (en) | 2011-05-13 | 2014-04-29 | United Microelectronics Corp. | Semiconductor device |
| US8597860B2 (en) | 2011-05-20 | 2013-12-03 | United Microelectronics Corp. | Dummy patterns and method for generating dummy patterns |
| US8853013B2 (en) | 2011-08-19 | 2014-10-07 | United Microelectronics Corp. | Method for fabricating field effect transistor with fin structure |
| US8477006B2 (en) | 2011-08-30 | 2013-07-02 | United Microelectronics Corp. | Resistor and manufacturing method thereof |
| US8507350B2 (en) | 2011-09-21 | 2013-08-13 | United Microelectronics Corporation | Fabricating method of semiconductor elements |
| US8497198B2 (en) | 2011-09-23 | 2013-07-30 | United Microelectronics Corp. | Semiconductor process |
| US8722501B2 (en) | 2011-10-18 | 2014-05-13 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| US8871575B2 (en) | 2011-10-31 | 2014-10-28 | United Microelectronics Corp. | Method of fabricating field effect transistor with fin structure |
| US9006092B2 (en) | 2011-11-03 | 2015-04-14 | United Microelectronics Corp. | Semiconductor structure having fluoride metal layer and process thereof |
| US8975672B2 (en) | 2011-11-09 | 2015-03-10 | United Microelectronics Corp. | Metal oxide semiconductor transistor and manufacturing method thereof |
| US8921206B2 (en) | 2011-11-30 | 2014-12-30 | United Microelectronics Corp. | Semiconductor process |
| US9698229B2 (en) | 2012-01-17 | 2017-07-04 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US8987096B2 (en) | 2012-02-07 | 2015-03-24 | United Microelectronics Corp. | Semiconductor process |
| US8536072B2 (en) | 2012-02-07 | 2013-09-17 | United Microelectronics Corp. | Semiconductor process |
| US9006107B2 (en) | 2012-03-11 | 2015-04-14 | United Microelectronics Corp. | Patterned structure of semiconductor device and fabricating method thereof |
| US9142649B2 (en) | 2012-04-23 | 2015-09-22 | United Microelectronics Corp. | Semiconductor structure with metal gate and method of fabricating the same |
| US8501636B1 (en) | 2012-07-24 | 2013-08-06 | United Microelectronics Corp. | Method for fabricating silicon dioxide layer |
| US9064931B2 (en) | 2012-10-11 | 2015-06-23 | United Microelectronics Corp. | Semiconductor structure having contact plug and metal gate transistor and method of making the same |
| US8927388B2 (en) | 2012-11-15 | 2015-01-06 | United Microelectronics Corp. | Method of fabricating dielectric layer and shallow trench isolation |
| US8883621B2 (en) | 2012-12-27 | 2014-11-11 | United Microelectronics Corp. | Semiconductor structure and method of fabricating MOS device |
| US9076870B2 (en) | 2013-02-21 | 2015-07-07 | United Microelectronics Corp. | Method for forming fin-shaped structure |
| US9196352B2 (en) | 2013-02-25 | 2015-11-24 | United Microelectronics Corp. | Static random access memory unit cell structure and static random access memory unit cell layout structure |
| US8753902B1 (en) | 2013-03-13 | 2014-06-17 | United Microelectronics Corp. | Method of controlling etching process for forming epitaxial structure |
| US9214395B2 (en) | 2013-03-13 | 2015-12-15 | United Microelectronics Corp. | Method of manufacturing semiconductor devices |
| US9093285B2 (en) | 2013-03-22 | 2015-07-28 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US9147747B2 (en) | 2013-05-02 | 2015-09-29 | United Microelectronics Corp. | Semiconductor structure with hard mask disposed on the gate structure |
| US9230812B2 (en) | 2013-05-22 | 2016-01-05 | United Microelectronics Corp. | Method for forming semiconductor structure having opening |
| US9349812B2 (en) | 2013-05-27 | 2016-05-24 | United Microelectronics Corp. | Semiconductor device with self-aligned contact and method of manufacturing the same |
| US8993433B2 (en) | 2013-05-27 | 2015-03-31 | United Microelectronics Corp. | Manufacturing method for forming a self aligned contact |
| US9064814B2 (en) | 2013-06-19 | 2015-06-23 | United Microelectronics Corp. | Semiconductor structure having metal gate and manufacturing method thereof |
| US20170365675A1 (en) * | 2016-06-16 | 2017-12-21 | United Microelectronics Corp. | Dummy pattern arrangement and method of arranging dummy patterns |
| JP6798318B2 (ja) * | 2017-01-05 | 2020-12-09 | 富士通株式会社 | 設計支援装置、設計支援方法、および設計支援プログラム |
| KR102458359B1 (ko) * | 2018-01-31 | 2022-10-25 | 삼성전자주식회사 | 적응적 메탈 필을 이용한 레이아웃 설계 방법 및 이에 기반하여 제조되는 반도체 장치 |
| CN111259613B (zh) * | 2018-11-14 | 2023-08-15 | 华邦电子股份有限公司 | 电子装置及集成电路的布局方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5671152A (en) * | 1995-05-19 | 1997-09-23 | International Business Machines Corporation | Efficient generation of negative fill shapes for chips and packages |
| US6205570B1 (en) * | 1997-06-06 | 2001-03-20 | Matsushita Electronics Corporation | Method for designing LSI circuit pattern |
| US6189130B1 (en) * | 1998-04-30 | 2001-02-13 | International Business Machines Corporation | System and method for determining density maps in hierarchical designs |
| US6305000B1 (en) * | 1999-06-15 | 2001-10-16 | International Business Machines Corporation | Placement of conductive stripes in electronic circuits to satisfy metal density requirements |
| DE10042929A1 (de) * | 2000-08-31 | 2002-03-21 | Infineon Technologies Ag | OPC-Verfahren zum Erzeugen von korrigierten Mustern für eine Phasensprungmaske und deren Trimmmaske sowie zugehörige Vorrichtung und integrierte Schaltungsstruktur |
| JP4350886B2 (ja) * | 2000-12-07 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | ダミーパターンの配置方法、半導体装置を製造する方法及びｃａｄシステム |
| US6602728B1 (en) * | 2001-01-05 | 2003-08-05 | International Business Machines Corporation | Method for generating a proximity model based on proximity rules |
| MY130778A (en) * | 2001-02-09 | 2007-07-31 | Vertex Pharma | Heterocyclic inhibitiors of erk2 and uses thereof |
| KR100378195B1 (ko) * | 2001-02-21 | 2003-03-29 | 삼성전자주식회사 | 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체 |
| JP3479052B2 (ja) * | 2001-04-23 | 2003-12-15 | 沖電気工業株式会社 | 半導体装置のダミー配置判定方法 |
| JP2002368088A (ja) * | 2001-06-05 | 2002-12-20 | Fujitsu Ltd | ダミーパターン発生工程とｌｃｒ抽出工程とを有するｌｓｉ設計方法及びそれを行うコンピュータプログラム |
| US20030229875A1 (en) * | 2002-06-07 | 2003-12-11 | Smith Taber H. | Use of models in integrated circuit fabrication |
| JP4307022B2 (ja) * | 2002-07-05 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 |
| US6792586B2 (en) * | 2002-07-23 | 2004-09-14 | Sun Microsystems, Inc. | Correction of spacing violations between wide class objects of dummy geometries |
-
2002
- 2002-07-05 JP JP2002196865A patent/JP4307022B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-27 US US10/606,951 patent/US7013446B2/en not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358609B2 (en) | 2004-07-26 | 2008-04-15 | Nec Electronics Corporation | Semiconductor device |
| JP2007052531A (ja) * | 2005-08-16 | 2007-03-01 | Shinko Electric Ind Co Ltd | 自動設計プログラムおよび記録媒体 |
| US7763968B2 (en) | 2005-09-26 | 2010-07-27 | Nec Electronics Corporation | Semiconductor device featuring large reinforcing elements in pad area |
| JP2010505256A (ja) * | 2006-09-29 | 2010-02-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体インダクタ及び該半導体インダクタの形成方法（オンチップ・インダクタ設計ルール） |
| US8937355B2 (en) | 2006-09-29 | 2015-01-20 | International Business Machines Corporation | Striped on-chip inductor |
| US8181142B2 (en) | 2007-01-11 | 2012-05-15 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| JP2008171170A (ja) * | 2007-01-11 | 2008-07-24 | Nec Electronics Corp | ダミーパターンの配置方法、半導体設計装置及び半導体装置 |
| US8365127B2 (en) | 2007-01-11 | 2013-01-29 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| JP2009049107A (ja) * | 2007-08-16 | 2009-03-05 | Nec Electronics Corp | ダミーパターンの配置装置及びその配置方法、プログラム、並びに半導体装置 |
| JP2009049341A (ja) * | 2007-08-23 | 2009-03-05 | Nec Electronics Corp | 半導体集積回路の設計方法及び設計システム |
| US8032856B2 (en) | 2007-08-23 | 2011-10-04 | Renesas Electronics Corporation | Method and system for designing semiconductor integrated circuit providing dummy pattern in divided layout region |
| US8312408B2 (en) | 2009-05-28 | 2012-11-13 | Renesas Electronics Corporation | Method and design system for semiconductor integrated circuit |
| JP2011222747A (ja) * | 2010-04-09 | 2011-11-04 | Fujitsu Semiconductor Ltd | 半導体装置の設計方法及び製造方法 |
| JP2012008694A (ja) * | 2010-06-23 | 2012-01-12 | Lapis Semiconductor Co Ltd | レイアウトパタン生成装置及びレイアウトパタン生成方法 |
| US9117048B2 (en) | 2010-06-23 | 2015-08-25 | Lapis Semiconductor Co., Ltd. | Semiconductor integrating circuit layout pattern generating apparatus and method |
| JP2012043229A (ja) * | 2010-08-19 | 2012-03-01 | Fujitsu Ltd | ダミーメタル配置評価装置、ダミーメタル配置評価方法及びダミーメタル配置評価プログラム |
| JP2013131006A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Semiconductor Ltd | レイアウトプログラム、レイアウト装置、レイアウト方法 |
| WO2014125994A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040083438A1 (en) | 2004-04-29 |
| JP4307022B2 (ja) | 2009-08-05 |
| US7013446B2 (en) | 2006-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4307022B2 (ja) | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置 | |
| KR100378195B1 (ko) | 패턴의 밀도에 연속적으로 조절되는 밀도를 갖는 더미패턴군들을 포함하는 마스크용 데이터 생성 방법 및그러한 생성 방법이 저장된 기록매체 | |
| US6751785B1 (en) | System and method for limiting increase in capacitance due to dummy metal fills utilized for improving planar profile uniformity | |
| US7801717B2 (en) | Method for smart dummy insertion to reduce run time and dummy count | |
| JP4349742B2 (ja) | 回路設計装置、および回路設計方法 | |
| JP2007189236A (ja) | 集積回路におけるほとんど平坦な絶縁膜の形成方法 | |
| JP4629189B2 (ja) | レイアウト方法、レイアウト装置及び記録媒体 | |
| US20090106725A1 (en) | Method and apparatus for computing dummy feature density for chemical-mechanical polishing | |
| JP2002149739A (ja) | 半導体回路の寄生素子抽出装置及び寄生素子抽出方法 | |
| US20030229876A1 (en) | Method and apparatus to facilitate global routing for an integrated circuit layout | |
| US5953518A (en) | Yield improvement techniques through layout optimization | |
| JP5077432B2 (ja) | パターン作成方法およびパターン作成プログラム | |
| JP2005520336A (ja) | 素子整合及び選択的な容量制限の妨害を防ぎながらダミーメタル充填物を位置付けるシステム及び方法 | |
| JP2003282569A (ja) | 半導体集積回路装置及びダミーメタルの挿入方法 | |
| US9892226B2 (en) | Methods for providing macro placement of IC | |
| JP4182199B2 (ja) | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 | |
| US8856703B2 (en) | Supporting device, design support method and computer-readable recording medium | |
| JP5733054B2 (ja) | 半導体集積回路の設計装置及び半導体集積回路の設計方法 | |
| US20240105633A1 (en) | Wafer-scale chip structure and method and system for designing the structure | |
| US11830778B2 (en) | Back-side wafer modification | |
| JP2008070528A (ja) | パターンデータの処理システム、パターンデータの処理方法、及びパターンデータの処理プログラム | |
| JP2002140655A (ja) | 半導体ウエハの平坦化シミュレーション | |
| JP2009086700A (ja) | 半導体特性調整プログラム、半導体特性調整方法および半導体特性調整装置 | |
| JP2007273847A (ja) | 半導体集積回路装置の設計方法及び設計装置 | |
| JP2003282495A (ja) | Ｃｍｐ工程のシミュレーション方法、プログラムおよび記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050627 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080605 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |