JP2009519588A - ダミー部位を有する半導体素子の作製方法 - Google Patents

Abstract

半導体素子の作製方法は、能動素子領域を含む区域を特定する工程であって、前記区域は第1位置(11)に境界線(11)を有し、かつ前記能動素子領域の端部の少なくとも一部は前記境界線の少なくとも一部と一致する工程、前記第1位置から、ダミー部位(26,28,30,52)の第1地点を画定する第1距離(13)だけ、前記境界線を拡張する工程、前記ダミー部位の第2地点を決定する工程、前記第1地点及び第2地点を用いて前記ダミー部位をレイアウト(10,40)に追加する工程、及び前記レイアウトを用いて半導体素子中に層を形成する工程を有する。

Description

本発明は概して半導体素子に関し、より具体的にはダミーのエッチング部位を有する半導体素子の作製方法に関する。

素子速度を向上させるため、ゲート電極長は減少している。現在用いられている小ささでは、ゲート電極がまっすぐな側壁を有していることが重要である。ゲート電極上部が、ゲート電極底部よりも、よりエッチングされる場合には、そのゲート電極上部の面積が小さいために、そのゲート電極上部にサリサイドを形成することが難しくなる。その代わりにゲート電極底部が、ゲート電極上部よりも狭い場合には、シャドーイング効果が生じることで、ゲート電極に隣接するソース及びドレイン領域の注入が難しくなる。側壁のプロファイルは、エッチングによって支配的に決定される。

エッチングはまた、ウエハ全体にわたって、たとえばゲート電極のような部位の限界寸法を不均一にしてしまう恐れがある。たとえば2つの部位が同一の大きさを有するように設計されているにもかかわらず、ウエハの一の領域内に存在する一の部位の大きさは、そのウエハの他の領域内に存在する他の部位の大きさと異なってしまう恐れがある。このような大きさの不均一性は、隣接する部位の位置における不均一性によって生じていると考えられる。このような隣接する部位の位置における不均一性は典型的には、限界寸法を有する部位の大きさが1〜10μmの範囲内で最も重要となる。部位の限界寸法に影響を及ぼすことに加えて、隣接する部位の位置の不均一性は、その部位の最終ゲートプロファイルに悪影響を及ぼす。

大きさ及びゲートプロファイルの均一性を改善する1つの提案は、ダミー部位を孤立した重要部位の端部に隣接するように設けることである。これは、能動回路部位付近で所定の形状及び大きさを有するダミー部位を設けることによって手動で実行されて良い。しかしこれは時間を要し、かつ誤りを犯しやすい。従ってダミー部位を設けるための迅速で、しっかりとして、かつ効率的な方法が必要である。

本発明は、「特許請求の範囲」で述べたようなダミー部位を有する半導体素子の作製方法を供する。

本発明は例示によって説明され、かつ添付の図面によっては限定されない。図中、同様の参照番号は同様の素子を指すものとする。

本明細書の理解を助けるため、3つの語を以下で画定する。

1.能動回路部位とは、半導体素子用に設計された回路に対応する部位である。能動部位は、トランジスタ、キャパシタ、レジスタ等の一部を含む。能動部位は、実質的に一定の電圧で動作するように設計されている電力供給部位、及び、一の組の電子条件下では一の電位で動作して他の組の電子条件下では他の電位で動作するように設計されている信号部位を有する。能動回路部位は、たとえば位置合わせマーク、部位の大きさを測定するための構造（“CDバー”）、電気テスト構造等の、基板処理の制御を助ける部位ではない。能動部位はまた、たとえばダイ周辺の端部リングのような、製造後の周囲の状態から半導体素子を保護するという基本（最も重要な）機能を有する部位ではない。

2.ダミー部位は、半導体素子基板上にプリントされた部位を含む。ただしその部位は、上述した他の種類の部位ではない。様々な理由で、様々な種類のダミー部位が、半導体素子に用いられる。ダミーのビットラインが、メモリアレイの最も外側の端部に沿って用いられることで、アレイ内の能動ビットラインを均一にパターニングすることができる。ダミービットラインとは異なり、ダミーのエッチング部位は、半導体素子のマスクの部位レベルで加えられることで、現時点又は以降で形成されるレベルでのエッチング特性を改善する。素子を適切に動作させるためには、ダミーのエッチング部位が必要である。

3.能動素子領域とは、能動回路部位と接合して用いられることで素子を形成するダイの一部分である。その能動素子領域は、ダイの周辺領域（つまり集積回路領域とスクライブラインとの間に存在するダイの一部分）又はダイ上の絶縁領域を含まない。

図1は、半導体素子の作製に用いられるレイアウト10の一部を図示している。当業者は、レイアウト10の直下に層及び部位が存在しうることを理解するだろう。しかし本発明のほとんどの部分は、当業者にとって既知である層、電子部品、及び回路で構成されているので、本発明の基本となる考え方を良く理解して評価してもらうため、及び本発明の教示がわかりにくくならないようにするため、詳細については、以降での例示にとって必要と考えられる程度にしか説明はしない。

レイアウト10は、第1能動回路部位20、第2能動回路部位22、及び第3能動回路部位24を含む。一の実施例では、第1能動回路部位20、第2能動回路部位22、及び第3能動回路部位24は、ゲート電極の全部分であり、かつたとえば多結晶シリコンのような如何なる適切なゲート電極材料であっても良い。第1能動回路部分20の一部分17及び第2能動回路部位22は、第1能動素子領域16内部に存在する。第1能動回路部位20の一部分19は能動素子領域16内部には存在しない。第2能動回路部位22の一部分9は、第1能動素子領域16のカットアウト領域7の内部に存在する。第2能動回路部位22が第1能動素子領域16で終端しないように、カットアウト領域7が形成される。一の実施例では、カットアウト領域7は絶縁層である。第3能動回路部位24の一部分（マークは付されていない）は、第2能動素子領域12内部に存在する。第1能動素子領域16は境界線18を有する。第2能動素子領域12は境界線14を有する。一の実施例では、第1能動素子領域16及び第2能動素子領域12は、p型又はn型ドーパントがドーピングされた半導体基板の一部である。第1能動素子領域16と第2能動素子領域12は同一の伝導率となるようにドーピングされても良いし、異なる伝導率となるようにドーピングされても良い。下地の半導体基板は、たとえばGaAs、SiGe、シリコン・オン・インシュレータ(SOI)（たとえば完全空乏型SOI(FDSOI)）、単結晶シリコン等、及び上述の混合物のような、半導体材料又は複数の材料からなる混合物であって良い。半導体基板がシリコンである場合、p型ドーパントは、たとえばボロンのような如何なる適切なドーパントであって良い。半導体基板がシリコンである場合、n型ドーパントは、たとえば燐のような如何なる適切なドーパントであって良い。あるいはその代わりに、曝露領域25は、絶縁層、又は絶縁層と半導体層との組合せであって良い。

少なくとも1つのダミー部位は層10に追加される。図示された実施例では、2つのダミー部位が追加されている。一の実施例では、ダミー部位の位置及び形状は、領域の境界線を拡張することによって決定される。最初に、能動素子領域を有し、かつ能動素子領域内部又はその能動素子領域の上に存在しない能動回路部位の一部を含むことのできる区域を選ぶことによって、その領域は特定される。次に、能動素子領域の境界線が画定される。一の実施例では、その区域は、第1能動素子領域16及び部位又は一部分17を有する。第1能動素子領域16及び部位又は一部分17は、その区域の境界線が能動素子領域16の境界線となるように、能動素子領域16内部に存在する。他の実施例では、その区域は、第1能動領域16、その第1能動領域16内部に存在する部位、並びに、たとえば第1回路素子20の一部分19のような、能動素子領域16内部には存在しない第1回路素子20の部位及び部分を含む。第1回路素子20の一部分19は、ダミー部位が回路素子に近づきすぎないように画定された区域の一部であって良い。この実施例では、その区域の境界線は、図2に図示された破線11によって示されている。この実施例では、その区域の境界線は、能動素子領域16の境界線18（図1）を有する。ただし第1回路素子20が能動素子領域を超えて延在している箇所を除く。境界線18（図1）がその区域の境界線の一部ではない配置では、これらの配置でのその区域の境界線は一部分19の境界線となる。従って境界線の少なくとも一部は能動素子領域16の境界線18（図1）の一部分と一致する。上述したように、一の実施例では、その区域の境界線はまた、一部分19の境界線の一部分と一致しても良い。

一旦境界線が画定されると、その境界線は本来の位置から第1距離だけ移動する。換言すれば、境界線は画定する区域が拡大されるように移動する。図3の実施例で示されているように、境界線11は、13で示されたラインへ第1距離だけ移動する。一の実施例では、これは、たとえば設計規則チェック用(DRC)ソフトウエアのようなソフトウエアを用いて行われる。DRCソフトウエアの1種類は、メンターグラフィックス（Mentor Graphics）（登録商標）社から販売されているカリブレ(Calibre)（登録商標）である。他の実施例では、境界線は第1距離へ手動で移動する。さらに説明することでより良く理解してもらえるように、ダミー部位が設けられる場合には、第1距離での境界線上の地点は、少なくともダミー部位の第1地点である。

境界線を第1距離まで拡張した後、ダミー部位の第2地点が画定される。一の実施例では、これは、第1距離よりも離れた第2距離へ、境界線を移動させることによって実行される。図4の実施例に図示されているように、境界線11は、15で示されたラインへ第2距離だけ移動する。たとえ境界線を第1距離だけ移動させる際に用いた方法と第2距離だけ移動させるのに用いた方法が同一でないとしても、如何なる方法で、境界線を第1距離だけ移動させても良い。他の実施例では、第2地点は、第1境界線を拡張することによって、隣接区域（図示されていない）の境界線を拡張することによって、又はこれらを両方行うこと等によって、決定される。

図5に図示されているように、ダミー部位の少なくとも第2地点が画定された後、少なくとも1つのダミー部位がレイアウトに追加される。一の実施例では、複数のダミー部位が追加される。しかし追加されるダミー部位が能動回路部位に近くなりすぎてしまうような場所では、ダミー部位（又はその一部分）は追加されない。たとえば第1ダミー部位28及び第2ダミー部位26はレイアウトに追加されるが、第2能動素子領域12及び第3能動回路部位24にはダミー部位は形成されない。ここでレイアウト10は、第1ダミー部位28及び第2ダミー部位26を有する。好適実施例では、第1ダミー部位28及び第2ダミー部位26はエッチングされたダミー部位である。その理由は、第1ダミー部位28及び第2ダミー部位26は能動回路部位周辺のエッチングプロファイルを改善するのに用いられるからである。エッチングプロセスを補助するため、ダミー部位は、レチクル上及び半導体素子上に形成される。一の実施例では、第1ダミー部位28及び第2ダミー部位26は、互いに、又は第1能動回路部位20、第2能動回路部位22、及び第3能動回路部位24のうちのいずれかと同一材料であって良く、かつ第1能動回路部位20、第2能動回路部位22、及び第3能動回路部位24と同一の処理を用いて同時に形成されて良い。

後続の処理には、従来技術において実行されているように、第1能動回路部位20、第2能動回路部位22、及び第3能動回路部位24のプリントを補助する光近接効果補正(OPC)が含まれて良い。しかし一の実施例では、第1ダミー部位28及び第2ダミー部位26は、OPC過程には用いられない。これは、DRCソフトウエアでダミー部位のみを含む層を形成することにより、かつOPC過程に用いられる層にこの層を含めないことによって実現可能となる。

第1ダミー部位28及び第2ダミー部位26は、少なくともこれまでに決定された第1地点及び第2地点を用いて設けられる。図示された実施例では、本来の（移動していない）境界線11の位置に最も近いダミー部位26及び28の端部が決定され、かつその端部は第1距離13だけ移動するときには境界線の位置と接触し、また境界線11から最も遠い端部が決定され、かつその端部は第2距離15だけ移動するときには境界線の位置と接触する。よって第1距離と第2距離の差異はダミー部位の幅となりうる。その理由は、第1地点と第2地点の各々は、ダミー部位の端部と一致するからである。一の実施例では、第1距離と第2距離の差異はダミー部位の幅の1/2である。その理由は、第1地点はダミー部位の端部上での地点を画定し、かつ第2地点はダミー部位の中央部上での地点を画定からである。図1に図示された実施例では能動回路領域の境界線が能動領域16及び一部分19を含むので、第1ダミー部位28及び第2ダミー部位26はそれぞれ、ダミー部位28及び26に隣接する境界線の形状に対応する端部を有する。第1ダミー部位28は、第2能動回路部位22の終端を保護し、かつ第2ダミー部位26は、第1能動回路部位24の終端を保護する。その理由は、ライン終端と端部のいずれも、たとえばエッチングのような後続の処理中に変形しがちだからである。

ダミー部位の形成に係る電気的効果及びたとえばエッチングのような処理効果を最小限に抑えるために、少なくとも1つのダミー部位の形成後、（複数の）ダミー部位を有するレイアウトが修正されて良い。換言すれば、ダミー部位の追加後、レイアウトは最適化されて良い。後述する方法の如何なるものが単独で用いられても、又は他の方法と併用されても良い。

ダミー部位を含むレイアウトを最適化する1つの方法は、ダミー部位を調節することである。一の実施例では、ダミー部位が修正されることで、後続のエッチングプロセスを調節して良い。一の実施例では、ダミー部位は、能動回路部位の少なくとも一部からかなり離れて良い。それにより、そのダミー部位は、能動回路部位（の一部）の限界寸法を実現できない。換言すれば、ダミー部位は、能動回路部位（の一部）が、エッチング中に所望の大きさから修正されてしまうことを防ぐことができない。このようなことが起こるのは、ダミー部位が能動回路部位からあまりに離れているためである。なぜなら部位のエッチングプロファイルは小さなサイズスケール（約10μm未満であり、一の実施例では、約1-10μm又は1-5μmである）で決定されるからである。たとえばダミー部位を修正することなく、能動回路部位が非常に狭くなるように、その能動回路部位をエッチングして良い。よってダミー部位が能動回路部位に近づくように移動する、又は能動回路部位（の一部）がエッチング後に所望の大きさとなるように、ダミー部位の大きさが増大することが必要であると思われる。たとえばダミー部位の面積は増大して良い。図6に図示された実施例では、第2ダミー部位の少なくとも一端は拡張され、それにより拡張した第2ダミー部位が、（本来の）第2ダミー部位26よりも大きな面積を有する。よってエッチング後に決定される能動回路部位の限界寸法は、ダミー部位の少なくとも一端を動かすことによって最適化されて良い。一の実施例では、このようなことは、エッチングシミュレーションを用いて能動回路部位の大きさ又はプロファイルを最適化することによって実行されて良い。

一の実施例では、ダミー部位は、ドーピングされないように修正される。典型的には、ダミー部位は、その周囲がドーピングされるときにドーピングされる。プロセスを単純にするため、ダミー部位もドーピングされる。ダミー部位がドーピングされるのを防止することが望ましい。これは、注入中、マスク（たとえばフォトレジスト）によってダミー部位を遮蔽することによって実行されて良い。ダミー部位をドーピングしないことにより、抵抗が増大し、かつキャパシタンスが減少する。たとえば検知ラインに隣接する切り換え信号はクロストークを生じさせる恐れがある。ダミー部位を形成することにより、切り換えラインが検知ラインと近くなることで、切り換えラインが影響を受ける恐れがある。特に、図9で図示及び記載されているような切り換えラインとダミー部位が電気的に結合している場合にそのようなことが起こる。切り換えラインへダミー部位が近づくことでクロストークが発生する。しかしダミー部位がドーピングされていない場合には、伝導率及びキャパシタンス、ひいてはクロストークは減少する。

ダミー部位を含むレイアウトを最適化する他の方法は、ダミー部位ではないレイアウトの部品を調節することである。一の実施例では、ダミー部位の下に存在する層は、そのダミー部位のキャパシタンス及び電気特性に影響を及ぼすように調節される。たとえば図7に図示されているように、ダミー部位の直下の領域の一部-これは半導体基板の一部であって良い-は、たとえば（複数の）絶縁層のような下地層32と置換されて良い。たとえば、能動回路部位がゲート電極の一部である場合には、その直下にゲート誘電体を形成するのに用いられるものと同一である（複数の）絶縁層が用いられて良い。一の実施例では、図7に図示されているように、トリプルゲート酸化膜が第2ダミー部位26の直下に形成される。一の実施例では、トリプルゲート酸化膜32が、酸窒化物によって形成され、かつ約20〜100Åの厚さを有する。下地層32とゲート誘電体に同一材料が用いられる場合には、下地層32は、ゲート誘電体が形成されるのと同時に、従来の処理を用いることによって、形成及びパターニングされて良い。その後能動回路及びダミー部位が形成される。下地層32が存在するため、下地層32である半導体基板を、拡張された第2ダミー部位30から絶縁することによって、基板の漏れ電流が減少する。

図1-7は、如何にして少なくとも1つのダミー部位がレイアウト10内に形成されるのか、及び如何にしてそのレイアウト10を修正することが可能なのかを図示している。半導体素子の他の部品又は他の半導体素子は、様々なレイアウトを有する。その結果、ダミー部位は、図5-7に図示された位置以外の位置に形成される。図8は、半導体素子のレイアウト中に生じることのできるダミー部位の様々な位置を表す他のレイアウト40を図示している。図8のレイアウト40は、レイアウトが同一の層であるという点で、図1のレイアウト10と類似している。レイアウト40は、第3能動素子領域42、第4能動回路部位44、第5能動回路部位48、第6能動回路部位50、及び領域43を有する。領域43は、図1の領域25と類似している（図1に図示された等価な部位について論じた際の材料及びプロセスと同一材料及びプロセスが、能動素子領域を形成するのに用いられて良い）。第4能動回路部位44の一部分46は、他の能動回路部位又はダミー部位を周辺に持たない。よって一部分46の近くにダミー部位を設けることが望ましい。上述の方法を用いることによって、ダミー部位が設けられて良い。一の実施例では、ダミー部位は、第6能動回路部位50と接するように設けられて良い。よって第1ダミー部位28及び第2ダミー部位26を形成するのに用いられる方法と同一の方法を用いることによって、第3ダミー部位52はレイアウト40に追加されて良い。しかし第1距離は、第6能動部位50の終端部と一致するように設定される。

一の実施例では、ダミー部位を能動回路部位の終端部から間隔を空けて設ける代わりに、そのダミー部位は能動回路素子と連続的にされて良い。図9に図示されているように、第3ダミー部位52は、第6能動回路部位50と連続的になるように、レイアウト40内で設けられる。第3ダミー部位52は、第6能動回路部位50と同一の幅であっても良いし、又は同一の幅でなくても良い。第3ダミー部位52が第6能動回路部位50と同一の幅である場合、第3ダミー部位52を第6能動回路部位50に追加することで2つの部位が接触するのは、第6能動回路部位50を、その本来の終端部を超えて延ばすことと同じである。換言すれば、第3ダミー部位52は、第6能動回路部位50を延長させたものと見なすことができる。

図10は、一の実施例において、第6能動回路部位50の終端部に第3ダミー部位52を形成する代わりに、第3ダミー部位52が能動回路領域42全体にわたって形成されて良いことを図示している。従って如何なるダミー部位も、能動回路領域又はレイアウトの他の領域にわたって形成されて良い。

従って上述のレイアウトは、たとえばフォトリソグラフィ及びエッチングといった従来の方法を用いて半導体素子の層を形成するのに用いられる。当業者は、レイアウトを用いて半導体素子を作製する方法を知っているし、かつ如何にして半導体素子を作製するのに様々な層が用いられるのかを理解しているので、本発明の根底にある技術的思想の理解及び評価のため、並びに本発明の教示がわかりにくくならないようにするため、係る処理の詳細は、上述の例示にとって必要な程度しか説明しない。

ここで、迅速で、しっかりし、かつ効率的な方法を用いてダミー部位の設置及び最適化が行われることが分かる。一の実施例では、代替モデルに基づく近接補正が、ダミー部位の設置及び最適化に用いられる。ダミー部位が後続のOPCプロセスのために最適化されることで、たとえば基板の漏れ電流、キャパシタンス、又はラッチアップのような電気的効果が減少する。それに加えて、ダミー部位は、（半）絶縁ラインの終端部付近に設けられることで、ライン端部の障害を減少させる。そのライン端部の障害は、エッチング中に生じ、かつ能動回路部位の側面に沿ってダミー部位を設けるだけでは防止できない。

一の実施例では、半導体構造の作製方法は、半導体基板を供する工程、能動素子領域を含む区域を特定する工程であって、前記区域は第1位置に境界線を有し、かつ前記能動素子領域の端部の少なくとも一部は前記境界線の少なくとも一部と一致する工程、前記第1位置から、ダミー部位の第1地点を画定する第1距離だけ、前記境界線を拡張する工程、前記ダミー部位の第2地点を決定する工程、前記第1地点及び第2地点を用いて前記ダミー部位をレイアウトに追加する工程、及び前記レイアウトを用いて半導体素子中に層を形成する工程を有する。一の実施例では、第1地点と第2地点の距離は、ダミー部位の幅を画定する。一の実施例では、ダミー部位の角度は、エッチングシミュレーション結果を用いて調節される。一の実施例では、区域はゲート電極によって特徴付けられ、かつその区域の境界線はゲート電極端部の少なくとも一部を含む。一の実施例では、前記ダミー部位の第2地点を決定する工程はさらに、前記第1距離よりも長い第2距離だけ、前記第1位置から前記境界線を拡張する工程、前記第1距離から前記第2距離を差し引いて前記ダミー部位の幅を決定する工程、及び前記ダミー部位の端部が前記第1距離と前記第2距離に沿うように前記ダミー部位を設置する工程を有する。一の実施例では、前記ダミー部位の追加は、前記ダミー部位の設置によって特徴付けられる。一の実施例では、境界線は連続的である。他の実施例では、境界線は断続的である。一の実施例では、絶縁層はダミー部位の下に形成される。一の実施例では、ダミー部位に隣接する区域はドーピングされるが、ダミー部位はドーピングされない。

他の実施例では、ダミー部位を有する半導体素子の作製方法は、第1位置に境界線を有する複数の能動回路部位を1つの群として特定する工程、前記第1位置から第1距離だけ遠ざかるように前記境界線を拡張する工程、前記第1距離よりも長い第2距離だけ、前記第1位置から遠ざかるように前記境界線を拡張する工程、前記第1距離から前記第2距離を差し引いて前記ダミー部位の幅を決定する工程、及び前記ダミー部位の端部が前記第1距離と前記第2距離に沿うように前記ダミー部位を設置する工程を有する。一の実施例では、第1地点と第2地点の距離は、ダミー部位の幅を画定する。

上記の明細書では、本発明は特定の実施例を参照しながら説明されてきた。しかし当業者は、「特許請求の範囲」に記載されている本発明の技術的範囲から逸脱することなく様々な修正型及び変化型を行うことが可能であることを理解する。たとえばたとえ本明細書では1層しか記載されていないとしても、当業者は、これには、たとえば金属層のような如何なる層が用いられて良いことを理解する。従って明細書及び図は、限定の意味ではなく例示の意味と解されるべきであり、係る修正型のすべては、本発明の技術的範囲に含まれると解される。

他の利点、及び問題への解決法は、特定実施例に関して記載されている。しかし、利点、問題への解決法、並びに、利点又は問題への解決法をより顕著なものにする（複数の）素子は、全請求項の重要、必要、又は本質的部位又は素子と解されてはならない。

半導体素子のレイアウトの一例の一部分の上面を図示している。 区域の境界線を表す図1のレイアウトを図示している。 本発明の実施例による、境界線を第1距離だけ移動させた後の図1のレイアウトを図示している。 本発明の実施例による、境界線を第2距離だけ移動させた後の図1のレイアウトを図示している。 本発明の実施例による、第1ダミー部位と第2ダミー部位を追加した後の図1のレイアウトを図示している。 本発明の実施例による、第2ダミー部位の拡大後の図1のレイアウトを図示している。 本発明の実施例による、第2ダミー部位の真下に第3ダミー部位が追加された後の図1のレイアウトを図示している。 本発明の実施例による、半導体素子のレイアウトの他の部分の上面を図示している。 第6能動部位の拡大後又は第3ダミー部位の形成後の図8の上面を図示している。 第3ダミー部位の形成後の図5の上面を図示している。

Claims (10)

1. 半導体構造の作製方法であって：
   能動素子領域を含む区域を特定する工程であって、前記区域は第1位置に境界線を有し、かつ前記能動素子領域の端部の少なくとも一部は前記境界線の少なくとも一部と一致する工程；
   前記第1位置から、ダミー部位の第1地点を画定する第1距離だけ、前記境界線を拡張する工程；
   前記ダミー部位の第2地点を決定する工程；
   前記第1地点及び第2地点を用いて前記ダミー部位をレイアウトに追加する工程；及び
   前記レイアウトを用いて半導体素子中に層を形成する工程；
   を有することを特徴とする方法。
2. 前記第1地点と第2地点の距離が前記ダミー部位の幅を画定する、請求項1に記載の方法。
3. 前記ダミー部位の端部が、エッチングシミュレーション結果を用いて調節される、請求項1に記載の方法。
4. 前記区域がゲート電極によって特徴付けられ、かつ
   前記区域の境界線は前記ゲート電極端部の少なくとも一部を含む、
   請求項1に記載の方法。
5. 前記のダミー部位の第2地点を決定する工程は：
   前記第1距離よりも長い第2距離だけ、前記第1位置から前記境界線を拡張する工程；
   前記第1距離から前記第2距離を差し引いて前記ダミー部位の幅を決定する工程；及び
   前記ダミー部位の端部が前記第1距離と前記第2距離に沿うように前記ダミー部位を設置する工程；
   をさらに有する、請求項1又は2に記載の方法。
6. 前記のダミー部位をする追加する工程が、前記のダミー部位を設置する工程によって特徴付けられる、請求項5に記載の方法。
7. 前記境界線が連続的である、請求項1に記載の方法。
8. 前記境界線が断続的である、請求項1に記載の方法。
9. さらに絶縁層を前記ダミー部位の下に形成することを特徴とする、請求項1に記載の方法。
10. さらに前記ダミー部位に隣接する区域をドーピングし、かつ前記ダミー部位をドーピングしないことを特徴とする、請求項1に記載の方法。

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