CN114114825B - 一种掩模版优化方法及晶体管栅极制作工艺方法 - Google Patents
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Abstract
本发明公开了一种掩模版优化方法及晶体管栅极制作工艺方法，该方法基于OPC修正模型实现，其特征在于，掩模版优化步骤包括：提供一目标版图；基于目标版图获取待成型的掩模版图型，掩模版图型包括栅极图型；判断栅极图型的宽度尺寸是否符合预先设定的阈值，若是，则进入下一步骤；获取辅助图型，将辅助图型作为预补值，基于预补值构建OPC修正模型；通过OPC修正模型对交界区域的栅极图型进行自动修正，获得优化掩模版。
Description
技术领域
本发明涉及晶体管技术领域，具体为一种掩模版优化方法及晶体管栅极制作工艺方法。
背景技术
FDSOI （全耗尽型绝缘体上硅）是目前常用的晶体管结构，其主要包括衬底、分布于衬底的超薄绝缘层（又称埋氧层），埋氧层可以降低源极和漏极之间的寄生电容，有效抑制电子从源极流向漏极，从而降低导致性能下降的漏电流，因此，具有高速率、低功耗等特性，其结合高K金属栅极可以进一步降低组件的功耗。
但由于埋氧层非常薄，使得整个组件的ESD保护性能降低。现有技术中提供了一种混合结构设计，该结构结合FDSOI的薄膜和交界区域，可以解决上述ESD保护性能降低的问题，并且可以有效控制背偏电压，从而调整栅极驱动电压，但现有的混合结构制作工艺易导致栅极线宽误差，栅极线宽误差不仅使同一晶圆上的栅极线宽不同，而且会造成栅极驱动电压（Vt）与驱动电流（Idsat）的不均匀。误差产生的原因在于：现有混合结构制程工艺结构见图1，该制程工艺中，将原埋氧层1一侧刻蚀一定厚度（见图1中的1b）后重新覆盖埋氧层（重新覆盖埋氧层2见图1中的1c），原埋氧层1与混合区域2相接触的区域为交界区域，然后在原埋氧层1及重新覆盖埋氧层2上方继续FDSOI的其余结构制程，但重新覆盖埋氧层2的光学行为与原埋氧层1之间必然存在差异，一方面，重新覆盖埋氧层2的材质与原埋氧层1之间的材质无法做到完全相同，另一方面，受现有工艺限制，原埋氧层1与重新覆盖埋氧层2之间的接触面为具有一定角度的斜面3（斜面对应的区域为交界区域），无法做到接触面与衬底完全垂直，斜面3对应的区域为重叠区，见图1中的1c，斜面的存在使得该交界区域的光反射效果不同于非交界区域，存在光波行进反射差别，这种差异的存在导致了栅极线宽误差的产生。
发明内容
针对现有技术中存在的现有制程工艺易导致栅极线宽误差，从而导致同一晶圆上栅极线宽、栅极驱动电压与驱动电流不均匀的问题，本发明提供了一种掩模版优化方法及晶体管栅极制作工艺方法，其可降低栅极线宽误差，可提高同一晶圆上栅极线宽、栅极电压与电流的均匀性。
为实现上述目的，本发明采用如下技术方案：
一种掩模版优化方法，该方法基于OPC修正模型实现，其特征在于，掩模版优化步骤包括：
S1、提供一目标版图；
S2、基于目标版图获取待成型的掩模版图型，所述掩模版图型包括栅极图型；
S3、将晶体管测试样本的栅极宽度尺寸进行对比，若栅极宽度尺寸不一致，则进入步骤S4；
S4、获取辅助图型，将所述辅助图型作为预补值，基于所述预补值构建所述OPC修正模型；
S5、通过所述OPC修正模型对交界区域对应的栅极图型进行自动修正，获得优化掩模版。
其进一步特征在于，
优选的，所述晶体管为FDSOI；
优选的，步骤S2中，所述栅极图型包括第一栅极图型、第二栅极图型；
优选的，步骤S3中，晶体管测试样本的栅极包括第一栅极、第二栅极，将所述第一栅极与所述第二栅极图型的宽度尺寸进行对比，若两者宽度差值超过预先设定的阈值，则进入步骤S4，若两者宽度差值未超过预先设定的阈值，则无需优化；
优选的，步骤S4中，所述辅助图型的获取步骤包括：
S41、预先收集测量数据，所述测量数据包括实验过程中获得的交界区域对应的第一栅极图型以及第一栅极、非交界区域对应的第二栅极图型以及第二栅极；
S42、测量晶体管测试样本上的第一栅极、第二栅极的宽度尺寸、间距；
S43、计算所述第一栅极与所述第二栅极的宽度尺寸差异，基于所述尺寸差异，获取所述辅助图型；
优选的，步骤S42中，基于测量的所述第一栅极、第二栅极的宽度尺寸，建立所述第一栅极的宽度矩阵和所述第二栅极的宽度矩阵；
优选的，步骤S4中，若交界区域的第一栅极线宽小于非交界区域的第二栅极线宽，则用所述第二栅极的宽度减去所述第一栅极的宽度，获取掩模版的第一辅助图型；
优选的，步骤S4中，若交界区域的第一栅极线宽大于非交界区域的第二栅极线宽，则用所述第一栅极的宽度减去所述第二栅极的宽度，获取掩模版的第二辅助图型；
优选的，步骤S5中，采用所述OPC修正模型对所述交界区域对应的第一栅极图型进行修正的内容包括：若所述第一栅极的宽度小于所述第二栅极的宽度，则用所述第一辅助图型对所述掩模版上的所述交界区域对应的第一栅极图型宽度进行补充修正，反之，则通过所述第二辅助图型对所述掩模版上的所述交界区域对应的第一栅极图型宽度进行缩限修正。
一种晶体管栅极制作工艺方法，该栅极制作工艺方法应用了上述优化掩模版，其特征在于，所述栅极制作工艺方法包括：A1、制成衬底；
A2、在所述衬底的顶端表面沉积埋氧层，该埋氧层为原埋氧层；
A3、对所述原埋氧层的一侧进行刻蚀，获取刻蚀区域；
A4、在所述刻蚀区域沉积另一层埋氧层，另一层埋氧层为重新覆盖埋氧层，所述原埋氧层与所述重新覆盖埋氧层相接触的区域为交界区域；
A5、在所述原埋氧层与所述重新覆盖埋氧层的顶端沉积多晶硅；
A6、采用光刻工艺对所述多晶硅进行光刻处理，采用所述优化掩模版进行反标，获取宽度优化的栅极。
其进一步特征在于，
所述衬底的材质为硅；
优选的，所述原埋氧层、重新覆盖埋氧层的材质均为二氧化硅；
优选的，所述刻蚀区域被刻蚀掉的材料包括硅、二氧化硅。
采用本发明上述结构可以达到如下有益效果：将该方法用于光刻工艺制作栅极前的掩模版设计中，首先对光刻工艺中所使用的掩模版进行优化，本申请中基于OPC修正模型对掩模版进行优化：制作辅助图型，并将辅助图型作为预补值构建OPC修正模型，采用OPC修正模型对掩模版上的交界区域对应的栅极图型宽度进行对应修正，获取优化掩模版。采用此优化掩模版对多晶硅进行反标处理，获得经预补值调整后的栅极，优化掩模版中预补值用于减少栅极线宽偏差，从而降低了栅极线宽误差，保证了同一晶体管中的栅极线宽的一致性，进而提高了栅极驱动电压与驱动电流均匀性。
本申请在光罩（掩模版）制作之前的版图设计时即将栅极线宽误差的问题解决，采用优化掩模版制作的栅极为优化后的具有均匀宽度的栅极，相比于现有的在栅极制作完成后再采用工艺制程优化对栅极线宽进行调整的方式，本申请方法更加简单快捷，节约了开发资源与时间。
附图说明
图1为现有混合结构工艺制程中的结构示意图；
图2为采用现有掩模版工艺制程制作栅极的结构示意图；
图3为采用本发明方法制作晶体管栅极的流程图；
图4为采用本发明方法获得的优化掩模版制作栅极的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
见图3，一种掩模版优化方法，该方法采用OPC修正模型对制作晶体管栅极的掩模版进行优化，本实施例中晶体管为FDSOI。OPC修正模型是一种光刻工艺模型，其可以完整的描述包括光学系统、掩膜、光刻胶、刻蚀工艺在内的整个光刻过程，OPC修正模型的校准周期主要包括：设计实验、进行实验、数据收集、校准模型并验证，具体包括测试图型生成、Tapout、曝光、SEM菜单生成、测量数据、收集数据、模型校准、模型验证等，本申请掩模版优化方法包括：
S1、提供一目标版图；
S2、基于目标版图获取待成型的掩模版图型，掩模版图型包括栅极图型，该栅极图型为未修正前的图型；
S3、判断晶体管测试样本的栅极宽度尺寸差值是否超过预先设定的阈值，若是，则进入步骤S4，若两者宽度尺寸差值未超过预先设定的阈值，则无需优化；
S4、获取辅助图型，将辅助图型作为预补值，基于预补值构建OPC修正模型，即将预补值集合作为输入数据对OPC修正模型进行训练，构建OPC修正模型。
辅助图型的获取步骤包括：S41、预先收集晶体管测试样本和掩模版的测量数据，测量数据包括实验过程中获得的交界区域对应的第一栅极以及第一栅极图型、非交界区域对应的第二栅极以及第二栅极图型，数据收集过程中，使用EDA工具选取交界区域对应的第一栅极及第一栅极图型，并将该区域标出，从而将第一栅极及第一栅极图型筛选出来，同理，使用EDA工具选取非交界区域对应的第二栅极以及第二栅极图型，并将第二栅极以及第二栅极图型标出，从而将第二栅极以及第二栅极图型筛选出来；掩模版上的栅极图型包括第一栅极图型、第二栅极图型，并且修正前，掩模版上的第一栅极图型、第二栅极图型分别与晶体管测试样本上的第一栅极、第二栅极的形状对应。
S42、测量晶体管测试样本上的第一栅极、第二栅极的宽度尺寸、间距；基于测量的第一栅极、第二栅极的宽度尺寸，分别建立第一栅极的宽度矩阵、第二栅极的宽度矩阵；
S43、计算第一栅极与第二栅极的宽度尺寸差异，基于尺寸差异，获取辅助图型，辅助图形包括第一辅助图形、第二辅助图形，建立第一辅助图型矩阵、第二辅助图型矩阵，将第一辅助图形矩阵或第二辅助图形矩阵作为第一栅极图型的不同预补值。具体地：1）若交界区域的栅极线宽小于非交界区域的栅极线宽，则用第二栅极的宽度减去第一栅极的宽度，获得第一宽度差，基于该第一宽度差获得掩模版第一辅助图型，第一辅助图型的宽度等于第一宽度差；2）若交界区域的栅极线宽大于非交界区域的栅极线宽，则用第一栅极的宽度减去第二栅极的宽度，获得第二宽度差，基于该第二宽度差获得掩模版第二辅助图型，第二辅助图型的宽度等于第二宽度差；
S5，采用OPC修正模型对掩模版上交界区域对应的栅极图型进行修正，具体包括：若第一栅极的宽度小于第二栅极的宽度，则用第一辅助图型对掩模版上的交界区域对应的第一栅极图型宽度进行补充修正，反之，则通过第二辅助图型对掩模版上的交界区域对应的第一栅极图型宽度进行缩限修正，获得优化掩模版。
将通过上述方法获得的优化掩模版应用于晶体管的栅极工艺制程中，采用优化掩模版对多晶硅进行处理，获取宽度优化的栅极，栅极制作工艺步骤包括：A1、制成衬底10，衬底10的材质为硅；
A2、在衬底10沉积埋氧层1；
A3、对埋氧层1的一侧进行刻蚀，获取刻蚀区域11，刻蚀区域11被刻蚀掉的材料包括硅、二氧化硅；
A4、在刻蚀区域沉积另一层埋氧层，另一层埋氧层为重新覆盖埋氧层2，原埋氧层1与重新覆盖埋氧层2相接触的区域为交界区域；原埋氧层、重新覆盖埋氧层的材质均为二氧化硅；
A5、在原埋氧层1与重新覆盖埋氧层2的上方沉积多晶硅；
A6、采用光刻工艺对多晶硅4进行处理，采用优化掩模版对多晶硅4进行反标，获取宽度优化的栅极7。在该步骤中，采用光刻工艺对多晶硅4进行处理时，首先采用修正前的掩模版在晶圆上制作出第一栅、第二栅极，对第一栅极、第二栅极进行检测，若第一栅极与第二栅极的宽度差在阈值范围内，则无需再采用优化掩模版进行反标，若第一栅极的宽度小于第二栅极的宽度，则采用基于第一辅助图型获得的第一优化掩模版对多晶硅进行反标处理，若第一栅极的宽度大于第二栅极的宽度，则采用基于第二辅助图型获得的第二优化掩模版对多晶硅进行反标处理。
以下以晶体管交界区域的第一栅极线宽小于非交界区域的第二栅极线宽为例进行说明，现有技术中采用图1所示晶体管混合结构制作工艺获取重新覆盖埋氧层（见图1中的1c），在原埋氧层1、重新覆盖埋氧层2的上表面沉积多晶硅4，在多晶硅4的上方分布掩模版（该掩模版为未优化掩模版5），见图2中的2a，2a中箭头所指区域为交界区域，采用光刻机对多晶硅4进行曝光、显影、蚀刻等操作，光波透过未优化掩模版5进行蚀刻时，受交界区域的斜面影响，投影于交界区域的光波反射路径明显不同于非交界区域，使得该区域的栅极线宽小于非交界区域，见图2中的2b，交界区域的栅极线宽小于非交界区域的栅极线宽，因此在上述多晶硅交界区域线宽补偿方法中，选取第一辅助图型作为预补值建立OPC模型修正模型，采用该OPC修正模型对掩模版中与交界区域对应的栅极图型宽度进行修正，获得优化掩模版6。
将上述优化掩模版6应用于晶体管的栅极制作工艺中，晶体管为FDSOI，但不限于FDSOI，首先采用上述栅极制作工艺步骤A1~A5制作多晶硅，将沉积多晶硅的晶体管衬底放置于光刻机中，光刻机的优化掩模版6布置于多晶硅4的上方，见图4中的4a，采用步骤A6的光刻工艺对多晶硅进行曝光、显影、蚀刻等操作，获取宽度优化的栅极7，见图4中的4b，从该图可以看出，交界区域对应的第一栅极7线宽得到优化，减小了栅极线宽误差，确保了同一衬底上的栅极线宽一致，栅极线宽均匀性的提高，有利于提高栅极驱动电压、栅极驱动电流的均匀性，可见，掩模版的优化使晶体管的工艺制程得到优化，提高了晶体管的电学性能的稳定性。
以上的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (9)
1.一种掩模版优化方法，该方法基于OPC修正模型实现，其特征在于，掩模版优化步骤包括：
S1、提供一目标版图；
S2、基于目标版图获取待成型的掩模版图型，所述掩模版图型包括栅极图型；
S3、晶体管测试样本的栅极包括第一栅极、第二栅极，将交界区域对应的第一栅极与非交界区域对应的第二栅极的宽度尺寸进行对比，若两者宽度差值超过预先设定的阈值，则进入步骤S4，若两者宽度差值未超过预先设定的阈值，则无需优化，所述交界区域为晶体管测试样本中原埋氧层与重新覆盖埋氧层相接触的区域；
S4、获取辅助图型，将所述辅助图型作为预补值，基于所述预补值构建所述OPC修正模型；
S5、通过所述OPC修正模型对掩模版上交界区域对应的栅极图型进行自动修正，获得优化掩模版。
2.根据权利要求1所述的掩模版优化方法，其特征在于，步骤S2中，所述栅极图型包括第一栅极图型、第二栅极图型。
3.根据权利要求2所述的掩模版优化方法，其特征在于，步骤S4中，所述辅助图型的获取步骤包括：
S41、预先收集测量数据，所述测量数据包括实验过程中获得的交界区域对应的第一栅极以及第一栅极图型、非交界区域对应的第二栅极以及第二栅极图型；
S42、测量晶体管测试样本的所述第一栅极、第二栅极的宽度尺寸、间距；
S43、计算所述第一栅极与所述第二栅极的宽度尺寸差异，基于所述尺寸差异，获取所述辅助图型。
4.根据权利要求3所述的掩模版优化方法，其特征在于，步骤S42中，基于测量的所述第一栅极、第二栅极的宽度尺寸，建立所述第一栅极的宽度矩阵和所述第二栅极的宽度矩阵。
5.根据权利要求4所述的掩模版优化方法，其特征在于，步骤S4中，若所述交界区域的第一栅极线宽小于所述非交界区域的第二栅极线宽，则用所述第二栅极的宽度减去所述第一栅极的宽度，获取所述掩模版的第一辅助图型。
6.根据权利要求5所述的掩模版优化方法，其特征在于，步骤S4中，若所述交界区域的第一栅极线宽大于所述非交界区域的第二栅极线宽，则用所述第一栅极的宽度减去所述第二栅极的宽度，获取所述掩模版的第二辅助图型。
7.根据权利要求6所述的掩模版优化方法，其特征在于，步骤S5中，采用所述OPC修正模型对所述交界区域的栅极图型进行修正的内容包括：若所述第一栅极的宽度小于所述第二栅极的宽度，则用所述第一辅助图型对所述掩模版上的所述交界区域对应的第一栅极图型宽度进行补充修正，反之，则通过所述第二辅助图型对所述掩模版上的所述交界区域对应的第一栅极图型宽度进行缩限修正。
8.一种晶体管栅极制作工艺方法，该栅极制作工艺方法应用了权利要求1或7所述的掩模版优化方法所获得的优化掩模版，其特征在于，所述栅极制作工艺方法包括：A1、制成衬底；
A2、在所述衬底的顶端表面沉积埋氧层，该埋氧层为原埋氧层；
A3、对所述原埋氧层的一侧进行刻蚀，获取刻蚀区域；
A4、在所述刻蚀区域沉积另一层埋氧层，另一层埋氧层为重新覆盖埋氧层，所述原埋氧层与所述重新覆盖埋氧层相接触的区域为交界区域；
A5、在所述原埋氧层与所述重新覆盖埋氧层的顶端沉积多晶硅；
A6、采用光刻工艺对所述多晶硅进行光刻处理，采用所述优化掩模版进行反标，获取宽度优化的栅极。
9.根据权利要求8所述的晶体管栅极制作工艺方法，其特征在于，所述衬底的材质为硅；所述原埋氧层、重新覆盖埋氧层的材质均为二氧化硅；所述刻蚀区域被刻蚀掉的材料包括硅和二氧化硅。
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| CN102194675A (zh) * | 2010-03-11 | 2011-09-21 | 中芯国际集成电路制造(上海)有限公司 | 制作半导体器件栅极的方法 |
| CN113759659A (zh) * | 2021-09-08 | 2021-12-07 | 广东省大湾区集成电路与系统应用研究院 | 光源掩模优化方法及光刻仿真装置 |
Non-Patent Citations (1)
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|---|
| Device parameter optimization for sub-20 nm node HK/MG-last bulk FinFETs;Xu Mizo 等;《Journal of Semiconductors》;20150430;第36卷(第4期);第044007-1至044007-4页 * |
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