CN110400745A - 快速补偿芯片内图形线宽均匀性的方法 - Google Patents

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Abstract

本发明公开了一种快速补偿芯片内图形线宽均匀性的方法，在掩膜版的切割道放置补偿图形并获取补偿图形的位置坐标信息；在掩膜版内选取位于芯片有效区域内且与补偿图形具有相同线宽和间距的结构图形并获取结构图形的位置坐标信息；将补偿图形和结构图形的位置坐标信息反馈至掩膜版生产单元；制作掩膜版并量测补偿图形和结构图形的线宽；以掩膜版的特征尺寸为横坐标、补偿图形的线宽和结构图形的线宽为纵坐标绘制散点图，拟合出两条一次曲线；对补偿图形进行修正并利用修正后的补偿图形对芯片内图形进行补偿。本发明直接利用掩膜版制作过程中的量测结果进行快速预补偿，不需要采集刻蚀之后补偿图形的特征尺寸，提高了补偿效率，节省了试跑时间。

Description

快速补偿芯片内图形线宽均匀性的方法
技术领域
本发明涉及微电子及半导体集成电路制造领域，具体属于一种快速补偿芯片内图形线宽均匀性的方法。
背景技术
目前，线宽均匀性(Critical Dimension Uniform，简称CDU)是半导体器件制造工艺中需要考察的重要指标。随着工艺的不断进步，半导体器件的尺寸不断缩小，线宽已经缩小到纳米级别，生产过程中的关键工艺参数，如多晶硅栅刻蚀的线宽均匀性、由密集区到稀疏区的刻蚀偏差、线宽粗糙度以及多晶硅栅的形貌等，均会显著影响器件的性能和产品的良率。
影响器件电学性能的诸多因素中，栅极线宽均匀性起到了关键性的作用。当线宽的变化超过一定范围时，器件的性能即会受到影响。对于前道工艺，如绝缘层和门电路层，线宽的变化会影响到晶体管的关闭电流、漏极饱和电流等电学特征。随着半导体工艺向着更小尺寸的方向发展，短通道效应变得更加明显，阈值电压也会随线宽的变化而波动。如果门电路层的线宽偏小，关闭电流会显著增大，芯片功耗会大幅度增加，甚至出现故障。对于后道工艺，线宽的变化过大会导致接触电阻的升高或者金属线的腐蚀等其它工艺问题。
为了实现器件性能的提高以及良率的提升，目前已经在提高栅极层线宽均匀性方面做了一系列的改进。比如，栅极层及前层堆叠的薄膜的均匀性将会影响刻蚀之后最终的线宽均匀性。再者，最终的线宽为干刻之后的线宽，故刻蚀将会对最终的线宽均匀性产生决定性的影响，干刻模块可通过调整干刻工艺过程中的各项参数优化工艺过程。技术节点进入40/28纳米之后，器件的设计冗余越来越小，工艺窗口也越来越小，因此对线宽均匀性的要求越来越高，通过提升薄膜均匀性和优化干刻工艺条件已经不能满足整体线宽均匀性的要求。
在芯片制造的过程中，光刻工艺作为贯穿整个流程的工艺，其重要性不言而喻，因此控制光刻工艺的线宽均匀性就显得愈发重要。光刻工艺过程中有大量活动会对线宽均匀性产生影响，并危害到曝光图形的质量。通常，在曝光工艺之前硅片会经历如抗蚀剂处理、清洗、蚀刻、离子注入、金属化、氧化、化学机械抛光、涂底、抗蚀剂涂覆和软烘烤等各种工艺以及测量过程，在曝光工艺之后硅片还可能经历如曝光后烘烤(Post Exposure Bake，简称PEB)、显影、硬烘烤、蚀刻、离子注入、金属化、氧化、化学机械抛光、清洗等工艺以及量测过程。在沿硅片流水线的一系列曝光前工艺和曝光后工艺中，如PEB工艺模块会对线宽均匀性的变化产生影响，这种变化可能发生在整个目标区域上，也可能发生在整个硅片上，还可能发生在硅片与硅片之间，并且最终导致良率损失。因此，硅片表面平坦化程度、光刻工艺过程中涂胶显影及曝光工艺、掩膜版及蚀刻工艺等诸多因素对控制晶圆面内和曝光单元内线宽的均匀性显得尤为重要。
通过光刻工艺可以精准有效地控制整个面内以及曝光单元内的线宽均匀性，目前常规的线宽均匀性(CDU)都是基于刻蚀之后检测(After Etch Inspection，简称AEI)的特征尺寸(CD)数据反馈至光刻工艺进行补偿的，虽然可以补偿线宽均匀性，但是补偿周期长，并且AEI CD数据繁多，收集数据需要耗费大量的时间和资源。
发明内容
本发明要解决的技术问题是提供一种快速补偿芯片内图形线宽均匀性的方法，可以解决现有的线宽均匀性补偿方法补偿周期长且费时费力的问题。
为解决上述技术问题，本发明提供的快速补偿芯片内图形线宽均匀性的方法，包括如下步骤：
步骤1，在掩膜版的切割道放置补偿图形，获取所述补偿图形的位置坐标信息；
步骤2，在掩膜版内选取位于芯片有效区域内的结构图形，所述结构图形与切割道的补偿图形具有相同的线宽和间距，获取所述结构图形的位置坐标信息；
步骤3，将所述补偿图形的位置坐标信息和所述结构图形的位置坐标信息反馈至掩膜版生产单元；
步骤4，制作掩膜版，并量测所有补偿图形和结构图形的线宽；
步骤5，以掩膜版的特征尺寸为横坐标、量测得到的补偿图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y1＝ax+b，同时以掩膜版的特征尺寸为横坐标、量测得到的结构图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y2＝cx+d；
步骤6，对补偿图形进行修正，修正公式为y1＝k(y2-d)+b，其中k为大于或者等于1的自然数；
步骤7，利用修正后的补偿图形对芯片内图形进行补偿。
在上述方法中，步骤1中切割道上放置的补偿图形和步骤2中选取的芯片有效区域内的结构图形都至少覆盖整个曝光区域。
较佳的，在步骤1中，切割道上放置的补偿图形至少为7行*7列。
在上述方法中，在步骤1中，补偿图形为光学线宽(Optical Critical Dimension，简称OCD)量测图形，也可以为其它符合规则的自行设计的特征图形。
在上述方法中，在步骤2中，结构图形为逻辑图形或静态存储图形。
其中优选的，所述逻辑图形包括NFET(n-型场效应晶体管)图形、PFET(p-型场效应晶体管)图形，静态存储图形主要指SRAM图形。
在上述方法中，在步骤7中，利用修正后的补偿图形换算出掩膜版上补偿图形曝光到硅片上的线宽，根据掩膜版上补偿图形曝光到硅片上的线宽对芯片内的结构图形进行补偿。
与现有技术相比，本发明不需要采集刻蚀之后补偿图形的特征尺寸数据进行反馈，而是直接在光刻当站利用切割道上的图形在掩膜版制作过程中的量测结果进行快速预补偿，大大提高了补偿效率，节省了试跑(pi-run)时间。
附图说明
图1为本发明中补偿图形的线宽和芯片内图形的线宽分别与掩膜版的尺寸的变化曲线；
图2为本发明中快速补偿芯片内图形线宽均匀性的方法的流程图；
图3为本发明中掩膜版上补偿图形和芯片内图形的量测结果分布图；
图4为本发明中掩膜版上量测结果的散点图。
具体实施方式
线宽均匀性对半导体器件的电学性能有着巨大的影响，尤其随着器件尺寸的减小，这种影响变得尤为突出，当线宽的变化超过一定范围时，器件的性能即会受到影响。随着半导体工艺向着更小尺寸方向发展，短通道效应变得明显，阈值电压也会随线宽的变化而波动。尤其是进入28nm及以下先进制程后，工艺窗口更小，对线宽均匀性的要求更高。目前，常规对线宽均匀性的补偿中，都需要收集刻蚀之后检测的特征尺寸反馈至光刻，补偿周期较长，且量测数据繁多，耗费大量的资源和时间。
下面结合附图通过特定的具体实施例说明本发明的实施方式，本领域技术人员可以由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。在以下描述中阐述了具体细节以便于充分理解本发明，但是本发明亦可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，本领域技术人员在不背离本发明的精神下可以进行各种类似推广和替换。
基于上述问题，本发明提供一种利用切割道上的图形快速补偿芯片内图形线宽均匀性的方法，如图1所示，具体包括如下步骤：
步骤1，在掩膜版的切割道放置补偿图形，获取所述补偿图形的位置坐标信息；
具体地，切割道上放置的补偿图形排布通常要求至少覆盖整个曝光区域，而且越多越好；
通常，采用光学线宽(Optical Critical Dimension，简称OCD)量测图形、电学线宽量测图形或其它特有图形(根据实际情况自行设计的符合规则的特征图形)作为补偿图形对线宽均匀性进行补偿，这些图形一般位于切割道上，但与芯片内的结构存在一定差异，这种差异主要来自于掩膜版制作误差，进而导致补偿出现误差，甚至往相反的方向补偿，起不到补偿的效果，为此本发明采用切割道上的前述图形作为补偿图形并通过后续手段消除补偿图形与芯片内结构图形的差异以实现补偿的效果；
步骤2，在掩膜版内选取位于芯片有效区域内的结构图形，所述结构图形与切割道的补偿图形具有相同的线宽和间距，获取所述结构图形的位置坐标信息；
具体地，芯片有效区域内选取的结构图形排布也要至少覆盖整个曝光区域，而且越多越好；
优选的，结构图形为逻辑图形或静态存储图形，其中，逻辑图形包括NFET(n-型场效应晶体管)图形、PFET(p-型场效应晶体管)图形，静态存储图形主要指SRAM图形；
步骤3，将所述补偿图形的位置坐标信息和所述结构图形的位置坐标信息反馈至掩膜版生产单元(如掩膜板生产厂商)；
步骤4，制作掩膜版，并在完成后量测所有补偿图形和结构图形的线宽，如图2所示，可见掩膜版内量测图形的大小并不完全一致，故掩膜版的制造会引入误差；
步骤5，以掩膜版的特征尺寸为横坐标、量测得到的补偿图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y1＝ax+b，如图3所示，同时以掩膜版的特征尺寸为横坐标、量测得到的结构图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y2＝cx+d；
根据两条一次曲线可以得到在对应点位置的掩膜版特征尺寸上补偿图形和结构图形的差异，如图4所示，这种差异会带到硅片上而影响实际硅片上的图形线宽，因此需要提前对补偿图形的线宽进行修正，使补偿图形的线性变化与芯片内图形的线性变化一致；
步骤6，要利用补偿图形对芯片内图形进行补偿，需要使a＝c，因此按照如下修正公式对补偿图形进行修正，修正公式为：
y1＝k(y2-d)+b
其中，k为大于或者等于1的自然数；
步骤7，利用修正后的补偿图形对芯片内图形进行补偿；
优选的，利用修正后的补偿图形换算出掩膜版上补偿图形曝光到硅片上的线宽，根据换算结果对芯片内结构图形进行补偿。
在本发明中，掩膜版缩小比例为4:1或5:1，但并不局限于此。
需要说明的是，本领域技术人员可以结合本发明的补偿方法以及实际需求对修正数据进行更改。
由于芯片内的结构图形对器件的性能至关重要，但是在很多情况下，如线宽很小时，结构图形却无法进行光学量测，因此本发明通过在掩膜版切割道上设置不会对器件性能造成影响但与结构图形设计规则相同的补偿图形，由于掩膜版制作过程导致补偿图形发生偏差，故利用结构图形先对补偿图形进行修正，再利用修正后的补偿图形对芯片内的结构图形进行补偿，利用本发明的上述方法不需要采集刻蚀之后补偿图形的特征尺寸数据进行反馈，而是直接在光刻当站利用切割道上的图形在掩膜版制作过程中的量测结果进行快速预补偿，大大提高了补偿效率，节省了试跑(pi-run)时间。
以上通过具体实施例对本发明进行了详细的说明，该实施例仅仅是本发明的较佳实施例，本发明并不局限于上述实施方式。在不脱离本发明原理的情况下，本领域的技术人员做出的等效置换和改进，均应视为在本发明所保护的技术范畴内。

Claims (7)

1.一种快速补偿芯片内图形线宽均匀性的方法，其特征在于，包括如下步骤：
步骤1，在掩膜版的切割道放置补偿图形，获取所述补偿图形的位置坐标信息；
步骤2，在掩膜版内选取位于芯片有效区域内的结构图形，所述结构图形与切割道的补偿图形具有相同的线宽和间距，获取所述结构图形的位置坐标信息；
步骤3，将所述补偿图形的位置坐标信息和所述结构图形的位置坐标信息反馈至掩膜版生产单元；
步骤4，制作掩膜版，并量测所有补偿图形和结构图形的线宽；
步骤5，以掩膜版的特征尺寸为横坐标、量测得到的补偿图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y1＝ax+b，同时以掩膜版的特征尺寸为横坐标、量测得到的结构图形的线宽为纵坐标绘制散点图，拟合得到一次曲线并获得该一次曲线的关系式y2＝cx+d；
步骤6，对补偿图形进行修正，修正公式为y1＝k(y2-d)+b，其中k为大于或者等于1的自然数；
步骤7，利用修正后的补偿图形对芯片内图形进行补偿。
2.根据权利要求1所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，步骤1中切割道放置的补偿图形和步骤2中选取的芯片有效区域内的结构图形都至少覆盖整个曝光区域。
3.根据权利要求2所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，在步骤1中，切割道上放置的补偿图形至少为7行*7列。
4.根据权利要求1所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，在步骤1中，补偿图形为光学线宽量测图形或电学线宽量测图形。
5.根据权利要求1所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，在步骤2中，结构图形为逻辑图形或静态存储图形。
6.根据权利要求5所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，所述逻辑图形包括NFET图形、PFET图形，静态存储图形主要包括SRAM图形。
7.根据权利要求1所述的快速补偿芯片内图形线宽均匀性的方法，其特征在于，在步骤7中，利用修正后的补偿图形换算出掩膜版上补偿图形曝光到硅片上的线宽，根据掩膜版上补偿图形曝光到硅片上的线宽对芯片内的结构图形进行补偿。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309883A (zh) * 2020-10-14 2021-02-02 上海华力微电子有限公司 基于自对准双重图形的产品良率在线评估系统及评估方法
CN112949236A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 刻蚀偏差的计算方法以及计算系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101042527A (zh) * 2006-03-20 2007-09-26 中芯国际集成电路制造(上海)有限公司 临界尺寸均匀性补偿方法
CN101290475A (zh) * 2007-04-20 2008-10-22 中芯国际集成电路制造(上海)有限公司 用于改善特征线宽均匀性的方法
CN101464625A (zh) * 2007-12-20 2009-06-24 上海光刻电子科技有限公司 光刻掩模版特征线宽均一性预补偿技术
US20100009294A1 (en) * 2008-07-09 2010-01-14 Chiang-Lin Shih Exposure method
CN102955379A (zh) * 2012-11-15 2013-03-06 上海集成电路研发中心有限公司 一种补偿镜头畸变造成的套刻误差的方法
CN103513506A (zh) * 2012-06-19 2014-01-15 上海华虹Nec电子有限公司 光学临近效应修正方法
CN103792785A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种对具有低图像对比度的图形进行光学邻近修正的方法
US20150140693A1 (en) * 2013-11-19 2015-05-21 Tian-Xing HUANG Misalignment/alignment compensation method, semiconductor lithography system, and method of semiconductor patterning

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101042527A (zh) * 2006-03-20 2007-09-26 中芯国际集成电路制造(上海)有限公司 临界尺寸均匀性补偿方法
CN101290475A (zh) * 2007-04-20 2008-10-22 中芯国际集成电路制造(上海)有限公司 用于改善特征线宽均匀性的方法
CN101464625A (zh) * 2007-12-20 2009-06-24 上海光刻电子科技有限公司 光刻掩模版特征线宽均一性预补偿技术
US20100009294A1 (en) * 2008-07-09 2010-01-14 Chiang-Lin Shih Exposure method
CN103513506A (zh) * 2012-06-19 2014-01-15 上海华虹Nec电子有限公司 光学临近效应修正方法
CN103792785A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种对具有低图像对比度的图形进行光学邻近修正的方法
CN102955379A (zh) * 2012-11-15 2013-03-06 上海集成电路研发中心有限公司 一种补偿镜头畸变造成的套刻误差的方法
US20150140693A1 (en) * 2013-11-19 2015-05-21 Tian-Xing HUANG Misalignment/alignment compensation method, semiconductor lithography system, and method of semiconductor patterning
US20170018447A1 (en) * 2013-11-19 2017-01-19 Tian-Xing HUANG Misalignment/alignment compensation method, semiconductor lithography system, and method of semiconductor patterning

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112949236A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 刻蚀偏差的计算方法以及计算系统
CN112949236B (zh) * 2019-12-10 2024-04-16 中芯国际集成电路制造(上海)有限公司 刻蚀偏差的计算方法以及计算系统
CN112309883A (zh) * 2020-10-14 2021-02-02 上海华力微电子有限公司 基于自对准双重图形的产品良率在线评估系统及评估方法
CN112309883B (zh) * 2020-10-14 2023-09-19 上海华力微电子有限公司 基于自对准双重图形的产品良率在线评估系统及评估方法

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