CN101042527A - 临界尺寸均匀性补偿方法 - Google Patents

Abstract

本发明的CD均匀性补偿方法在制造掩膜时利用测试晶片上的CD参数值与版图设计需要的目标CD参数值进行对比，通过运算得到偏差值，将偏差值再与目标CD进行相加运算，得到在实际掩膜上的CD参数值的补偿值，从而将实际光刻工艺之前光学系统在晶片上产生的CD均匀性误差，在掩膜制造阶段进行补偿。掩膜图形转移到晶片上的时候，由于掩膜上的CD均匀性针对曝光系统的特性已经进行了补偿，因此在实际晶片上的中央区域和边缘区域得到了补偿后的CD值，使得CD均匀性得到了改善和提高。

Description

临界尺寸均匀性补偿方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种提高CD(临界尺寸)均匀性的方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展。在这种大规模集成电路中，元件之间的高性能、高密度的连接不仅在单个互连层中互连，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体元件。互连层中包括数量众多的连接线和连接孔。目前半导体制造设计规则(design rule)可使高密度极大规模集成电路(ULSI)组件具有深亚微米特征结构、较大的晶体管和电路速度以及较佳的可靠性。在半导体器件的制造过程中，通常是根据电路原理图设计电路版图，再根据版图设计掩膜图形，然后利用光刻工艺将掩膜上的图形转移到半导体衬底上。器件的设计规则定义组件与内连接线及其线宽间的间距容差，以确保组件或导线彼此之间不会重叠或接触。这种设计规则限制的临界尺寸(CD)定义在组件制造中所容许的导线的最小宽度或两导线间的最小间距。在90nm工艺条件下，ULSI应用的CD已经进入到几十到几百纳米的范围。

通常，CD的均匀性(CDU)和目标CD平均值(MTT)的误差在半导体制造过程的关键工艺中产生一些不稳定因素。CD一致性的误差可能来自于光学系统，例如在光刻系统中的镜域弯曲或镜像差。图1所示为传统制造工艺晶片上出现的CD偏差示意图。如图1所示，传统的制造工艺流程在蚀刻后检查(After Etching Inspection，AEI)时会发现从晶片中央部份的CD和边缘部份的CD之间存在着偏差，这种偏差会导致某些无可挽回的缺失，例如在晶片可接受度电性验收测试(Wafer Acceptance Test，WAT)所得到的接触窗(contacthole)断路现象，这些缺陷将严重地影响合格率。因此，提高CD的均匀性是很有必要的。申请号为02108105.0的中国专利申请中披露了一种改进临界尺寸一致性的方法，其是借助使用两个阶段分别对晶片表面的中央区域和边缘区域进行光刻-刻蚀的方式，并且针对中央区域和边缘区域来分别设定光刻工艺参数和刻蚀工艺参数，通过将晶片中央区域和边缘区域分开处理，进行两次光刻的方式来达到要求的均匀临界尺寸。但是这种方法无疑增加了制造成本和制造工艺的复杂程度，没有从光刻工艺的源头解决和改善CD均匀性的问题。

发明内容

因此，本发明的目的在于提供一种提高CD(临界尺寸)均匀性的方法，在制造掩膜的过程中，利用曝光设备的性能参数和晶片CD均匀性分布情况对掩膜上的CD均匀性误差进行补偿，从光刻工艺的源头提高CD均匀性，从根本上解决了CD均匀性的问题。

为解决上述问题，本发明提供了一种提高临界尺寸均匀性的方法包括：

在测试晶片上涂布光致抗蚀剂层；

在测试掩膜上形成测试图形；

将所述测试图形转移到测试晶片上；

计算实际掩膜制造时所需的掩膜CD补偿值。

所述测试图形在测试掩膜上按固定间隔均匀分布。

利用光刻和刻蚀工艺将掩膜上的每个测试图形转移到测试晶片上。

所述测试图形在测试晶片上从中央区域到边缘区域均匀分布。

所述方法还包括计算测试晶片上测试图形CD值与目标CD值之间的差值的步骤。

所述掩膜CD补偿值利用包含所述差值的公式进行计算得到。

所述公式为：掩膜CD补偿值＝(差值/MEEF)×4。

所述目标CD值根据产品设计准则确定。

所述测试图形的CD值相同且在测试掩膜上形成阵列。

所述方法还包括计算实际掩膜上CD值的步骤。

所述实际掩膜CD值为掩膜CD补偿值与目标CD值的和。

所述光刻工艺包括下列步骤：

根据所述图形对所述光致抗蚀剂层进行曝光；

对曝光后的光致抗蚀剂层进行显影，使所述图形转移到所述光致抗蚀剂层。

本发明的具有相同或相应技术特征的另一种提高临界尺寸均匀性的方法包括：

在测试晶片上涂布光致抗蚀剂层；

在测试掩膜上形成测试图形；

将所述测试图形转移到测试晶片上；

计算测试晶片上测试图形CD值与目标CD值之间的差值；

计算实际掩膜制造时所需的掩膜CD补偿值；

计算实际制造掩膜时所需的掩膜CD值。

所述掩膜CD补偿值利用包含所述差值的公式进行计算得到。

所述公式为：掩膜CD补偿值＝(差值/MEEF)×4。

所述目标CD值根据产品设计准则确定。

所述测试图形的CD值相同且在测试掩膜和测试晶片上形成阵列。

所述实际掩膜CD值为掩膜CD补偿值与目标CD值的和。

由于采用了上述技术方案，与现有技术相比，本发明具有以下优点：

本发明的CD均匀性补偿方法在制造掩膜之前首先对曝光设备的光源强度均匀性进行调校，利用经过调校的曝光设备对试片进行曝光。在测试掩膜上均匀布置一个每隔一固定距离放置同样线宽CD的测试图形，利用该掩膜进行曝光，在测试晶片上得到测试图形和测试图形在试片的中央区域和边缘区域的CD参数，在补偿之前这两个区域之间的CD值是存在偏差的。利用测试晶片上的CD参数值与版图设计需要的目标CD参数值进行对比，通过运算得到偏差值，将偏差值再与目标CD进行相加运算，得到在实际掩膜上的CD参数值的补偿值，从而将实际光刻工艺之前光学系统在晶片上产生的CD均匀性误差，在掩膜制造阶段进行补偿。掩膜图形转移到晶片上的时候，由于掩膜上的CD均匀性针对曝光系统的特性已经进行了补偿，因此在实际晶片上的中央区域和边缘区域得到了补偿后的CD值，使得CD均匀性得到了改善和提高。本发明的CD均匀性补偿方法经过一次掩膜CD均匀性补偿调整偏可以提高后续生产周期中实际晶片的CD均匀性，大大提高了生产效率和产品的良品率。

附图说明

图1是为传统制造工艺晶片上出现的CD偏差示意图；

图2为掩膜板图形转移过程示意图；

图3为本发明CD均匀性补偿方法流程图；

图4为实际掩膜制造时掩膜上图形的CD值示意图；

图5为本发明CD均匀性补偿方法CD值补偿效果示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明CD均匀性补偿方法在实际进行光刻工艺之前将光学系统在晶片上产生的CD均匀性误差，在掩膜制造阶段进行补偿。在集成电路制造工艺中，光刻工艺是其中一项重要工艺。光刻工艺是利用类似照相制版的原理，在半导体晶片表面的掩膜层上面刻蚀精细图形的表面加工技术。也就是通过光学系统将可见光或紫外光线把电路图案投影“印刷”到覆有感光材料的硅晶片表面，再经过蚀刻工艺去除无用部分，所剩就是电路本身了。光刻工艺的流程中有制版、硅片氧化、涂胶、曝光、显影、腐蚀、去胶等等。光刻的曝光方法也有多种，如接触式、投影式、电子束、电子束投影、X射线等曝光方法。这些工艺都是在极微观的范围内进行的，要求操作环境和仪器设备的条件都很高，全部都在超净车间中进行。光刻图形的质量可以直接影响集成电路的可靠性和成品率。光刻是制作半导体器件和集成电路的关键工艺。随着集成电路所包含的器件越来越多，要求单个器件尺寸及其间隔越来越小。当最小线宽CD和光学系统对准精度的变化大到一定程度，成品率将受到影响。在诸如绝缘层和门电路层，最小线宽的变化会影响到晶体管的电学特征，如关闭电流Ioff和漏极饱和电流Idsat。对0.13微米及以下，由于短通道效应(Short Channel Effect)变得明显，阈值电压Vt也会随线宽的变化而波动。如果门电路层的线宽偏小，关闭电流会明显变大，使芯片功耗大幅度增加。所以，对如何针对日益缩小的制造线宽在成本允许下提升光刻工艺对最小线宽CD的控制是至关重要的。从180纳米产品开始，光学近距效应变得显著，其表现在明显的二维效应，如，线端缩短(Line End Shortening)和方角钝化(Corner Rounding)。除了二维的效应之外，在一维，线宽随空间周期的变化会变得对部分相干性(Partial Coherence)敏感。尽管在0.18微米，基于一些简单规则的光学近距修正和一些曝光条件的优化已经可以满足对线宽的控制要求，在0.13微米，更加复杂的基于模型的光学近距修正变的不可缺少。

除了对线宽的控制以外，很多0.18微米及以下的芯片设计对对准精度的要求也越来越严。不超过60纳米的对准精度对绝大多数光刻机来讲是轻而易举的。但是40到50纳米的对准精度就显得困难许多，而且还有可能受某些工艺，如化学机械抛光(Chemical-Mechanical Polishing，CMP)的影响。20到30纳米的对准精度将是几乎所有光刻机能达到的极限。在这样紧的规格下，成功的对准将依赖于对准记号的质量。

在0.13微米及以下工艺，传统上的黑白(Binary)，或者铬-玻璃(Chrome-on-Glass，COG)掩膜板已经不能满足对门电路的线宽控制要求。透射减幅的相移掩膜板(Attenuated Phase Shifting Mask，Att-PSM)成为130纳米和90纳米工艺的标准配置。在65纳米节点，甚至透射减幅的相移掩膜板也不能给门电路产生足够的成像对比度。在这种情况下，对160纳米至200纳米的空间周期，只有使用193纳米浸没(Immersion)光刻技术或者交替相移掩膜板(Alternating Phase Shifting Mask，Alt-PSM)才能满足对门电路最小线宽控制的要求。掩膜板误差增强因子(Mask Error Enhanced Factor，MEEF)定义为在硅片上印出的线宽对掩膜板线宽的偏导数。能够影响掩膜板误差因子的因素有曝光条件、光刻胶性能、光刻机透镜像差、后烘温度等。空间周期越小或者像对比度越小，MEEF越大。对远大于曝光波长的图形，或者在人们常说的线性范围，MEEF通常非常接近1。对接近或者小于波长的图形，MEEF会显著增加。不过，在以下特殊情况下，MEEF会小于1。使用交替相移掩膜板的线条光刻可以产生显著小于1的MEEF。这是因为在空间像场分布中的最小光强主要是由临近相位区所产生的180度相位突变产生的。改变相位突变地方的掩膜板上铬线的宽度对线宽影响不大。MEEF在光学近距修正中细小补偿结构附近会显著小于1。这是因为对主要图形的细小改变不能被由衍射而造成分辨率有限的成像系统所敏感识别。通常对空间上有延伸的图形，诸如线或缝、和接触孔，MEEF都等于或大于1。因为MEEF的重要性在于它和线宽及掩膜板成本的联系，将它限制在较小的范围变的十分重要。例如，对门电路层，MEEF通常被要求控制在1.5以下。

图2为掩膜板图形转移过程示意图。如图2所示，光学系统的光源发出可见光或紫外光线，掩膜21上具有设计规则决定目标CD的电路图形，光源通过掩膜21在经过透镜22将掩膜上的图形投影“印刷”到覆有感光材料的硅晶片表面23上，再经过蚀刻工艺去除无用部分，掩膜上的图形就转移到晶片表面上，在晶片表面形成图形。为保证得到最佳的CD均匀性，光线通常只通过透镜的中间矩形区域以减少镜差带来的影响。然而，由于透镜本身在制造过程中或多或少都会存在固有的镜像弯曲或化学污染导致的镜像差，使得透光量在镜片的中心区域和边缘区域存在偏差，造成镜片透光量不均匀。每个位置点光强均匀度不同会影响转换到测试芯片上的测试图形由左至右的线宽(CD)值测试结果。即透光量的不均匀会在晶片中央部份的图形CD和边缘部份的图形CD之间产生偏差，如图2所示的情形。

图3为本发明CD均匀性补偿方法流程图。在进行掩膜CD补偿之前，首先将光刻系统扫描式曝光机台内定期保养时设备工程师进行的标准测试----扫描式光强均匀度检验结果取出并进行分析。确认近半年内此机台的光强均匀度没有比较明显的改变，也就是变化的百分比不大于+/-5％。将半年内此机台所有的扫描式光强均匀度检验结果取一平均值。以消除不确定性。制作一个用于测试的掩膜，其上需每隔一固定宽度放置同样线宽(CD)的测试图形并且均匀分布在整个测试掩膜上，形成一个阵列，如9×9或13×13。此测试图形的目标线宽(target CD)可根据当时产品的设计规则(design rule)来决定，例如100奈米(nm)或80nm等等。如图3所示，在测试晶片上涂布光致抗蚀剂层，在测试掩膜上形成测试图形，利用此测试图形进行曝光显影，将测试图形转换到测试芯片的光致抗蚀剂上，经刻蚀工艺后测试图形就转移到测试晶片上；计算测试晶片上每一个测试图形的真实线宽CD值与目标CD值之间的差值(delta CD)；纪录所有相对线宽值(delta CD)，并利用以下公式计算出掩膜(photomask)制作时需要补偿的相对掩膜线宽(delta mask CD)补偿值：

Delta mask CD＝(Delta CD/MEEF)×4；

最后计算实际制造掩膜时所需的掩膜CD值，根据Delta mask CD和每个位置的目标光罩线宽(target mask CD)，通过计算掩膜CD补偿值与目标CD值的和便可以计算出光罩上的每个位置的实际光罩线宽(real mask CD)需要做到多大。

图4为实际掩膜制造时掩膜上图形的CD值示意图。如图4所示，实际掩膜上图形分布，在通过上述本发明补偿方法的步骤后，其CD值的补偿情况在实际掩膜制造时表现为在中央区域的CD值稍大，在边缘区域的CD值稍小。图形CD值的大小根据上述本发明的计算过程确定。

图5为本发明CD均匀性补偿方法的CD值补偿示意图。本发明的CD均匀性补偿方法将实际光刻工艺中光学系统在晶片上产生的CD均匀性误差，在掩膜制造阶段进行补偿。掩膜图形转移到晶片上的时候，由于掩膜上的CD均匀性针对曝光系统透镜的特性已经进行了补偿，如图5所示，其中方形点线表示光学透镜系统造成的成像均匀性偏差分布曲线，菱形点线表示实际制造掩膜时的CD值偏差分布曲线。通过将两条曲线进行叠加，在实际晶片上的中央区域和边缘区域便得到了补偿后的CD值，得到了比较完美的CD均匀性，使得晶片上CD均匀性得到了改善和提高。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (18)

1、一种提高临界尺寸均匀性的方法包括：

在测试晶片上涂布光致抗蚀剂层；

在测试掩膜上形成测试图形；

将所述测试图形转移到测试晶片上；

计算实际掩膜制造时所需的掩膜CD补偿值。

2、如权利要求1所述的方法，其特征在于：所述测试图形在测试掩膜上按固定间隔均匀分布。

3、如权利要求2所述的方法，其特征在于：利用光刻和刻蚀工艺将掩膜上的每个测试图形转移到测试晶片上。

4、如权利要求3所述的方法，其特征在于：所述测试图形在测试晶片上从中央区域到边缘区域均匀分布。

5、如权利要求1所述的方法，其特征在于：所述方法还包括计算测试晶片上测试图形CD值与目标CD值之间的差值的步骤。

6、如权利要求1或5所述的方法，其特征在于：所述掩膜CD补偿值利用包含所述差值的公式进行计算得到。

7、如权利要求6所述的方法，其特征在于：所述公式为

掩膜CD补偿值＝(差值/MEEF)×4。

8、如权利要求5所述的方法，其特征在于：所述目标CD值根据产品设计准则确定。

9、如权利要求2所述的方法，其特征在于：所述测试图形的CD值相同且在测试掩膜上形成阵列。

10、如权利要求1所述的方法，其特征在于：所述方法还包括计算实际掩膜上CD值的步骤。

11、如权利要求5、7或10所述的方法，其特征在于：所述实际掩膜CD值为掩膜CD补偿值与目标CD值的和。

12、如权利要求3所述的方法，其特征在于：所述光刻工艺包括下列步骤：

根据所述图形对所述光致抗蚀剂层进行曝光；

对曝光后的光致抗蚀剂层进行显影，使所述图形转移到所述光致抗蚀剂层。

13、一种提高临界尺寸均匀性的方法包括：

在测试晶片上涂布光致抗蚀剂层；

在测试掩膜上形成测试图形；

将所述测试图形转移到测试晶片上；

计算测试晶片上测试图形CD值与目标CD值之间的差值；

计算实际掩膜制造时所需的掩膜CD补偿值；

计算实际制造掩膜时所需的掩膜CD值。

14、如权利要求13所述的方法，其特征在于：所述掩膜CD补偿值利用包含所述差值的公式进行计算得到。

15、如权利要求14所述的方法，其特征在于：所述公式为

掩膜CD补偿值＝(差值/MEEF)×4。

16、如权利要求13所述的方法，其特征在于：所述目标CD值根据产品设计准则确定。

17、如权利要求13所述的方法，其特征在于：所述测试图形的CD值相同且在测试掩膜和测试晶片上形成阵列。

18、如权利要求13或16所述的方法，其特征在于：所述实际掩膜CD值为掩膜CD补偿值与目标CD值的和。

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