JP2002140655A - 半導体ウエハの平坦化シミュレーション - Google Patents
半導体ウエハの平坦化シミュレーションInfo
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- JP2002140655A JP2002140655A JP2000340364A JP2000340364A JP2002140655A JP 2002140655 A JP2002140655 A JP 2002140655A JP 2000340364 A JP2000340364 A JP 2000340364A JP 2000340364 A JP2000340364 A JP 2000340364A JP 2002140655 A JP2002140655 A JP 2002140655A
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Abstract
(57)【要約】
【課題】ＣＭＰ研磨ばらつきを高速に評価するシミュレ
ーション手法を開発し、ダミーパターン設計に適用可能
とする。 【解決手段】本発明では、露光マスクデータを分割した
上、最小配線幅を４〜10ドットで表すことができる解像
度でビットマップ化し、ＣＭＰ研磨レート分布を求め
る。 【効果】本発明によれば、ＣＭＰ研磨ばらつきの評価が
高速に可能となり、ダミーパターン設計を実用的な時間
内で実現できる。
ーション手法を開発し、ダミーパターン設計に適用可能
とする。 【解決手段】本発明では、露光マスクデータを分割した
上、最小配線幅を４〜10ドットで表すことができる解像
度でビットマップ化し、ＣＭＰ研磨レート分布を求め
る。 【効果】本発明によれば、ＣＭＰ研磨ばらつきの評価が
高速に可能となり、ダミーパターン設計を実用的な時間
内で実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ上に
形成された薄膜の平坦化方法に関わり、特に平坦性が高
く研磨異常のない半導体薄膜処理方法に関する。
形成された薄膜の平坦化方法に関わり、特に平坦性が高
く研磨異常のない半導体薄膜処理方法に関する。
【０００２】
【従来の技術】半導体製造プロセスにおいては、露光精
度を向上させるため、パターン上に形成された絶縁膜や
金属薄膜の表面段差を化学機械研磨(Chemical Mechanic
al Polishing, CMP)法によって平坦化する方法が一般化
しつつある。CMP法における課題として次の二点を上げ
ることができる。
度を向上させるため、パターン上に形成された絶縁膜や
金属薄膜の表面段差を化学機械研磨(Chemical Mechanic
al Polishing, CMP)法によって平坦化する方法が一般化
しつつある。CMP法における課題として次の二点を上げ
ることができる。
【０００３】（ａ）パターン密度の異なる集積回路では
研磨レートが異なる。それぞれのチップやウエハに最適
な研磨時間を決定するため、多くの試行回数が必要。
研磨レートが異なる。それぞれのチップやウエハに最適
な研磨時間を決定するため、多くの試行回数が必要。
【０００４】（ｂ）ウエハやチップ内でパターン密度
(凸部分の比率)に偏りが存在すると研磨残りが生じた
り、過剰研磨が生ずる。
(凸部分の比率)に偏りが存在すると研磨残りが生じた
り、過剰研磨が生ずる。
【０００５】（ａ）に対応するためには、研磨速度を事
前に予測する必要がある。
前に予測する必要がある。
【０００６】特開平１１−１８６２０５号公報では、マ
スクデータから薄膜形成後の処理形状を予測してＣＭＰ
研磨標高を予測する手法について述べられている。
スクデータから薄膜形成後の処理形状を予測してＣＭＰ
研磨標高を予測する手法について述べられている。
【０００７】また、（ｂ）対処するため、ウエハおよび
チップ中の凸部分が少ない領域に”ダミーパターン”を
導入して凸部分を増やす解決策が実施されている。例え
ば特開2000−223492号公報他多数の公知例では、平坦性
を確保するためウエハ上にダミーパターンを配置する方
法について述べている。
チップ中の凸部分が少ない領域に”ダミーパターン”を
導入して凸部分を増やす解決策が実施されている。例え
ば特開2000−223492号公報他多数の公知例では、平坦性
を確保するためウエハ上にダミーパターンを配置する方
法について述べている。
【０００８】
【発明が解決しようとする課題】上記公知例に記載の方
法でダミーパターンを導入した場合、露光マスクのデー
タ量が極めて大きくなる(数ギガバイト)。またダミーパ
ターン形状を最適化するためには、ダミーパターンを変
えて複数回のレイアウト設計、マスク作成・露光、パタ
ーン形成、ＣＭＰ処理を繰り返す必要がある。このた
め、レイアウト設計に多大な労力と時間が必要である。
そこで、ダミーパターン導入によりどの程度平坦性(研
磨ばらつき）が改善されるか予測・シミュレーションが
必要だが、データ量が多いため従来法では1GFlops程度
の処理能力を有するコンピュータを用いても数日以上の
処理期間が必要であった。
法でダミーパターンを導入した場合、露光マスクのデー
タ量が極めて大きくなる(数ギガバイト)。またダミーパ
ターン形状を最適化するためには、ダミーパターンを変
えて複数回のレイアウト設計、マスク作成・露光、パタ
ーン形成、ＣＭＰ処理を繰り返す必要がある。このた
め、レイアウト設計に多大な労力と時間が必要である。
そこで、ダミーパターン導入によりどの程度平坦性(研
磨ばらつき）が改善されるか予測・シミュレーションが
必要だが、データ量が多いため従来法では1GFlops程度
の処理能力を有するコンピュータを用いても数日以上の
処理期間が必要であった。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
め、本発明では化学機械研磨処理(Chemical mechanical
polishing,CMP)法による半導体ウエハおよびチップ表
面の研磨速度をシミュレーションする方法において、チ
ップの露光マスクデータを特定の解像度でビットマップ
展開し、左記ビットマップにおいてチップ上のパターン
に成膜処理を施した後の加工形状を求め、チップ領域を
分割して各分割領域ごとに成膜後の凸部面積率ρ(i,
j)、研磨速度分布r(i,j)を求めることを特徴とするＣＭ
Ｐシミュレーション方法が提供される。露光マスクデー
タをビットマップ展開することにより、ウエハ上に形成
されたパターンおよびパターンへの成膜形状処理が単純
になり、データ処理量が1／5程度に削減される。また、
ビットマップ展開した際に問題となる使用メモリの増加
はチップ領域を分割処理することで解決される。
め、本発明では化学機械研磨処理(Chemical mechanical
polishing,CMP)法による半導体ウエハおよびチップ表
面の研磨速度をシミュレーションする方法において、チ
ップの露光マスクデータを特定の解像度でビットマップ
展開し、左記ビットマップにおいてチップ上のパターン
に成膜処理を施した後の加工形状を求め、チップ領域を
分割して各分割領域ごとに成膜後の凸部面積率ρ(i,
j)、研磨速度分布r(i,j)を求めることを特徴とするＣＭ
Ｐシミュレーション方法が提供される。露光マスクデー
タをビットマップ展開することにより、ウエハ上に形成
されたパターンおよびパターンへの成膜形状処理が単純
になり、データ処理量が1／5程度に削減される。また、
ビットマップ展開した際に問題となる使用メモリの増加
はチップ領域を分割処理することで解決される。
【００１０】好ましくは、上記ビットマップの解像度を
チップ内における最小パターン幅を4ドットから10ドッ
トで表現可能な解像度とすることを特徴とするCMPシミ
ュレーション方法が提供される。我々の新たな知見によ
れば、最小配線幅を4ドットから10ドットとすることで
ＣＭＰレートの評価が可能であることが分かった。これ
により、必要以上に処理データ量を増やすことなく高速
な処理が可能となる。
チップ内における最小パターン幅を4ドットから10ドッ
トで表現可能な解像度とすることを特徴とするCMPシミ
ュレーション方法が提供される。我々の新たな知見によ
れば、最小配線幅を4ドットから10ドットとすることで
ＣＭＰレートの評価が可能であることが分かった。これ
により、必要以上に処理データ量を増やすことなく高速
な処理が可能となる。
【００１１】好ましくは、上記分割領域の大きさを0.25
mm〜2.5mmとすることを特徴とするCMPシミュレーション
方法が提供される。
mm〜2.5mmとすることを特徴とするCMPシミュレーション
方法が提供される。
【００１２】好ましくは、成膜される膜がO3−TEOS(Tet
raethylorthosilicate)膜,p(plasma)−TEOS膜,高密度プ
ラズマCVD膜,スピンコート絶縁膜,窒化シリコン膜,めっ
きCu膜,タングステン膜および窒化チタン膜あるいはこ
れらの組み合わせであることを特徴とするCMPシミュレ
ーション方法が提供される。これにより、様々な膜種お
よびこの組み合わせに対してＣＭＰ研磨シミュレーショ
ンが可能となる。
raethylorthosilicate)膜,p(plasma)−TEOS膜,高密度プ
ラズマCVD膜,スピンコート絶縁膜,窒化シリコン膜,めっ
きCu膜,タングステン膜および窒化チタン膜あるいはこ
れらの組み合わせであることを特徴とするCMPシミュレ
ーション方法が提供される。これにより、様々な膜種お
よびこの組み合わせに対してＣＭＰ研磨シミュレーショ
ンが可能となる。
【００１３】好ましくは、マスクデータ中にダミーパタ
ーンを導入することを特徴とするCMPシミュレーション
方法が提供される。これにより、ダミーパターンを導入
した場合の研磨ばらつきのシミュレーションが可能とな
る。
ーンを導入することを特徴とするCMPシミュレーション
方法が提供される。これにより、ダミーパターンを導入
した場合の研磨ばらつきのシミュレーションが可能とな
る。
【００１４】好ましくは、ダミーパターンの形状を変化
させデータ量が少なく上記初期研磨速度r0(i,j)のばら
つきを極小とするダミーパターン形状を探索することを
特徴とするCMPシミュレーション方法が提供される。こ
れにより、従来多大な時間を必要としたダミーパターン
形状最適化が迅速に実行可能となる。
させデータ量が少なく上記初期研磨速度r0(i,j)のばら
つきを極小とするダミーパターン形状を探索することを
特徴とするCMPシミュレーション方法が提供される。こ
れにより、従来多大な時間を必要としたダミーパターン
形状最適化が迅速に実行可能となる。
【００１５】好ましくは上記シミュレーション方法を実
行するための処理を行うコンピュータプログラムを格納
した記録媒体が提供される。
行するための処理を行うコンピュータプログラムを格納
した記録媒体が提供される。
【００１６】好ましくは、上記CMPシミュレーション手
法を用い、最適化ダミーパターン形状を導出し左記ダミ
ーパターン形状を導入した露光マスクを用いて製造され
ることを特徴とする半導体装置が提供される。これによ
り、平坦性に優れたウエハを実験試行なしに形成するこ
とができる。
法を用い、最適化ダミーパターン形状を導出し左記ダミ
ーパターン形状を導入した露光マスクを用いて製造され
ることを特徴とする半導体装置が提供される。これによ
り、平坦性に優れたウエハを実験試行なしに形成するこ
とができる。
【００１７】
【発明の実施の形態】（実施例１）図１に本発明にかか
るＣＭＰ研磨レートのシミュレーション方法のフロー図
を示す。図１について以下に説明する。
るＣＭＰ研磨レートのシミュレーション方法のフロー図
を示す。図１について以下に説明する。
【００１８】最初にデポする膜種を設定する。膜の種類
によって、パターン上に形成される凸領域の形状が変化
する。本実施例ではO3−TEOS膜とする。
によって、パターン上に形成される凸領域の形状が変化
する。本実施例ではO3−TEOS膜とする。
【００１９】次に分割したマスクデータを一つ読み込
む。マスクデータはここではベクトル型（線分の集合と
してチップ上の配線等が表現されている）のデータであ
る。このマスクデータをビットマップに変換する。一般
的にはビットマップ化することにより、ベクトルデータ
に比較して使用記憶領域が増大する。そこで、チップ上
の凹凸を二値化し、凹を0,凸を１として表現する。ま
た、チップ全体を一度に処理せず分割して処理する。こ
れにより使用メモリ領域は数10〜数100メガバイト程度
に抑制できる。
む。マスクデータはここではベクトル型（線分の集合と
してチップ上の配線等が表現されている）のデータであ
る。このマスクデータをビットマップに変換する。一般
的にはビットマップ化することにより、ベクトルデータ
に比較して使用記憶領域が増大する。そこで、チップ上
の凹凸を二値化し、凹を0,凸を１として表現する。ま
た、チップ全体を一度に処理せず分割して処理する。こ
れにより使用メモリ領域は数10〜数100メガバイト程度
に抑制できる。
【００２０】次に膜デポ後の凸部形状を予測する。この
手順について図２を用いて以下に説明する。図２では配
線1上にコンフォーマルに形成されるO3−TEOS膜を例と
して取り上げた。配線1上にコンフォーマルな膜2が形成
されると配線1上面から見た凸形状の領域が配線幅に比
較して拡大したように見える。この凸領域の拡大幅δは
コンフォーマルな膜の場合にはδ＝a・(π／4)で表され
ると仮定する（ここで、a:デポ膜厚)。これは、コンフ
ォーマルな膜の場合にはデポ膜の断面形状が4分円とし
て近似できることによる。左記に従い、配線周囲をδだ
け太らせたものがデポ後の上面から見た凸領域3となる
(図３）。凸領域3にならない部分は全て凹領域4として
取り扱う。ビットマップの値は凸領域3の場合には"
１"、凹領域4の場合には"0"を割り当てる。また、凸領
域3同志が重なった領域についてはビットマップの値を"
1"とする。このような処理をビットマップ化された全配
線パターンに対して実施する。図４にビットマップ化し
たマスクデータ(配線データ)及び左記のデータに絶縁膜
デポ処理を実施したビットマップを示す (チップ上から
の上面投影図に相当)。図４における白色部分がビット
マップの値が"１"となっている部分である。
手順について図２を用いて以下に説明する。図２では配
線1上にコンフォーマルに形成されるO3−TEOS膜を例と
して取り上げた。配線1上にコンフォーマルな膜2が形成
されると配線1上面から見た凸形状の領域が配線幅に比
較して拡大したように見える。この凸領域の拡大幅δは
コンフォーマルな膜の場合にはδ＝a・(π／4)で表され
ると仮定する（ここで、a:デポ膜厚)。これは、コンフ
ォーマルな膜の場合にはデポ膜の断面形状が4分円とし
て近似できることによる。左記に従い、配線周囲をδだ
け太らせたものがデポ後の上面から見た凸領域3となる
(図３）。凸領域3にならない部分は全て凹領域4として
取り扱う。ビットマップの値は凸領域3の場合には"
１"、凹領域4の場合には"0"を割り当てる。また、凸領
域3同志が重なった領域についてはビットマップの値を"
1"とする。このような処理をビットマップ化された全配
線パターンに対して実施する。図４にビットマップ化し
たマスクデータ(配線データ)及び左記のデータに絶縁膜
デポ処理を実施したビットマップを示す (チップ上から
の上面投影図に相当)。図４における白色部分がビット
マップの値が"１"となっている部分である。
【００２１】次に凸部面積率の計算を実施する。本実施
例ではビットマップデータ中の"１"(凸領域)に相当する
部分が全ピクセル数に対して何個有るかを求めることに
相当する。本実施例では、ビットマップデータを50um×
50umの領域に区切り各領域をi,jで番号付けし、各領域
において凸領域のビットをカウントすることで凸部面積
率A(i,j)を求めている。
例ではビットマップデータ中の"１"(凸領域)に相当する
部分が全ピクセル数に対して何個有るかを求めることに
相当する。本実施例では、ビットマップデータを50um×
50umの領域に区切り各領域をi,jで番号付けし、各領域
において凸領域のビットをカウントすることで凸部面積
率A(i,j)を求めている。
【００２２】以上の一連の操作をマスクデータ全てにつ
いて実施する。これにより、与えられたマスクデータ全
領域について面積率A(i,j)が求まる。ここで求めたA(i,
j)からＣＭＰ研磨レート分布r(i,j)を求めることができ
る。A(i,j)からr(i,j)を求める方法については、現在ま
でに種々のモデルが報告されている。これらのモデルを
選択して研磨レート分布が記録・出力される。最も単純
には初期の研磨レートr0(i,j)∝A(i,j)となり、r0(i,j)
を点i,jを中心とする半径1〜2mmの範囲で平均化するこ
とにより求めることができる。
いて実施する。これにより、与えられたマスクデータ全
領域について面積率A(i,j)が求まる。ここで求めたA(i,
j)からＣＭＰ研磨レート分布r(i,j)を求めることができ
る。A(i,j)からr(i,j)を求める方法については、現在ま
でに種々のモデルが報告されている。これらのモデルを
選択して研磨レート分布が記録・出力される。最も単純
には初期の研磨レートr0(i,j)∝A(i,j)となり、r0(i,j)
を点i,jを中心とする半径1〜2mmの範囲で平均化するこ
とにより求めることができる。
【００２３】ベクトルデータとビットマップ化したデー
タを比較した場合、次のようなメリットがある。ベクト
ルデータの場合では、膜デポ後の凸領域同志の重なりを
求めるために多数の交点計算が必要になり、また面積を
求める手順も複雑になる(図５）。ビットマップでは、
単に凸領域の"1"の部分をカウントすることで凸部の面
積率を求めることができる。配線パターンの種類にもよ
るが、0.25um〜1umの配線が混在する8mm角のテストチッ
プにおいてビットマップデータの場合はベクトルデータ
に比較し処理時間が1／2〜1／5程度であった。
タを比較した場合、次のようなメリットがある。ベクト
ルデータの場合では、膜デポ後の凸領域同志の重なりを
求めるために多数の交点計算が必要になり、また面積を
求める手順も複雑になる(図５）。ビットマップでは、
単に凸領域の"1"の部分をカウントすることで凸部の面
積率を求めることができる。配線パターンの種類にもよ
るが、0.25um〜1umの配線が混在する8mm角のテストチッ
プにおいてビットマップデータの場合はベクトルデータ
に比較し処理時間が1／2〜1／5程度であった。
【００２４】上記のように本実施例によれば、絶縁膜デ
ポ後の研磨レート分布を迅速に評価することができる。
ポ後の研磨レート分布を迅速に評価することができる。
【００２５】（実施例２）上記実施例において、ビット
マップの解像度として最小配線幅を4〜10ドットで表現
する解像度に設定した場合について説明する。図６に一
般的な論理ＬＳＩについてビットマップ表現により求め
た凸部面積率とベクトル表現した場合との誤差を示す。
図６より4〜10ドットで最小配線が表現されていれば誤
差は数パーセント以内となることが分かる。
マップの解像度として最小配線幅を4〜10ドットで表現
する解像度に設定した場合について説明する。図６に一
般的な論理ＬＳＩについてビットマップ表現により求め
た凸部面積率とベクトル表現した場合との誤差を示す。
図６より4〜10ドットで最小配線が表現されていれば誤
差は数パーセント以内となることが分かる。
【００２６】以上のように本実施例によれば、必要以上
に処理データ量を増やすことなく高速な処理が可能とな
る。
に処理データ量を増やすことなく高速な処理が可能とな
る。
【００２７】（実施例３）請求項１における分割領域の
大きさは、10mm角までのチップの場合、0.25mm〜2.5mm
とすることが望ましい。計算機の能力によってこの値は
変化するが、1ギガバイト以下の記憶容量では、0.25mm
〜2.5mmとすることでより高速なシミュレーションが可
能となる。
大きさは、10mm角までのチップの場合、0.25mm〜2.5mm
とすることが望ましい。計算機の能力によってこの値は
変化するが、1ギガバイト以下の記憶容量では、0.25mm
〜2.5mmとすることでより高速なシミュレーションが可
能となる。
【００２８】（実施例４）実施例１において、成膜され
る膜がO3−TEOS(Tetraethylorthosilicate)膜,p(plasm
a)−TEOS膜,高密度プラズマCVD膜,スピンコート絶縁膜,
窒化シリコン膜,めっきCu膜,タングステン膜および窒化
チタン膜あるいはこれらの組み合わせであっても成膜モ
デルを変更することにより対応可能である。特定の膜の
断面形状を実験により調べることは容易であるので、こ
の結果をモデルに取込むことで様々膜に対応することが
できる。
る膜がO3−TEOS(Tetraethylorthosilicate)膜,p(plasm
a)−TEOS膜,高密度プラズマCVD膜,スピンコート絶縁膜,
窒化シリコン膜,めっきCu膜,タングステン膜および窒化
チタン膜あるいはこれらの組み合わせであっても成膜モ
デルを変更することにより対応可能である。特定の膜の
断面形状を実験により調べることは容易であるので、こ
の結果をモデルに取込むことで様々膜に対応することが
できる。
【００２９】（実施例５）実施例１において、マスクデ
ータにダミーパターンを追加して解析した場合について
図７を用いて説明する。本実施例においては実施例１に
おけるフロー図１のビットマップ変換後にダミーパター
ンを導入する。ダミーパターンの形状は予め定めてお
く。上記実施例１と同様の手順によりシミュレーション
を実施することによって、研磨レート分布を得ることが
できる。図８は、ダミーパターン導入前後における研磨
レート分布を示したものである。対象としたパターンは
0.25um〜1umまでの配線を含む6×6mmのテストパターン
である。ダミーパターンの導入により研磨レートのばら
つきが改善されていることが分かる。ダミー導入の有無
に関わらず計算に要した時間は0.5GFlopsのコンピュー
タを用いて2.5時間以内であった。
ータにダミーパターンを追加して解析した場合について
図７を用いて説明する。本実施例においては実施例１に
おけるフロー図１のビットマップ変換後にダミーパター
ンを導入する。ダミーパターンの形状は予め定めてお
く。上記実施例１と同様の手順によりシミュレーション
を実施することによって、研磨レート分布を得ることが
できる。図８は、ダミーパターン導入前後における研磨
レート分布を示したものである。対象としたパターンは
0.25um〜1umまでの配線を含む6×6mmのテストパターン
である。ダミーパターンの導入により研磨レートのばら
つきが改善されていることが分かる。ダミー導入の有無
に関わらず計算に要した時間は0.5GFlopsのコンピュー
タを用いて2.5時間以内であった。
【００３０】以上のように本実施例によれば、ダミーパ
ターンの導入効果を実用的な時間内で評価可能であるこ
とが分かった。
ターンの導入効果を実用的な時間内で評価可能であるこ
とが分かった。
【００３１】（実施例６）実施例５において、シミュレ
ーションで得られる研磨レート分布を評価し、研磨レー
トばらつきが既定値以下であった場合にダミーパターン
形状を変更して、シミュレーションを繰り返すことによ
ってダミーパターン形状の最適化が可能である(図９)。
１種類のダミー形状に関する計算時間が数時間程度のケ
ースでは実験を繰り返すことなく最適なダミーパターン
形状を実用的な時間内で求めることができる。また、求
めたダミーパターン形状を露光マスクに反映すること
で、迅速に最適ダミーパターンが導入された半導体装置
を製造することが可能となる。
ーションで得られる研磨レート分布を評価し、研磨レー
トばらつきが既定値以下であった場合にダミーパターン
形状を変更して、シミュレーションを繰り返すことによ
ってダミーパターン形状の最適化が可能である(図９)。
１種類のダミー形状に関する計算時間が数時間程度のケ
ースでは実験を繰り返すことなく最適なダミーパターン
形状を実用的な時間内で求めることができる。また、求
めたダミーパターン形状を露光マスクに反映すること
で、迅速に最適ダミーパターンが導入された半導体装置
を製造することが可能となる。
【００３２】
【発明の効果】本発明によれば、ＣＭＰ研磨ばらつきの
評価が高速に可能となり、ダミーパターン設計を実用的
な時間内で実現できる。
評価が高速に可能となり、ダミーパターン設計を実用的
な時間内で実現できる。
【図１】本発明に係るＣＭＰシミュレーション方法(1)
を説明する図。
を説明する図。
【図２】絶縁膜デポ形状の評価(1)を説明する図。
【図３】絶縁膜デポ形状の評価(2)を説明する図。
【図４】絶縁膜デポ形状の評価(3)を説明する図。
【図５】絶縁膜デポ形状の評価(4)を説明する図。
【図６】解像度と誤差評価を説明する図。
【図７】本発明に係るダミーパターン評価方法を説明す
る図。
る図。
【図８】本発明に係るダミーパターン評価方法を説明す
る図。
る図。
【図９】シミュレーションで得られる研磨レート分布を
評価し、研磨レートばらつきが既定値以下であった場合
にダミーパターン形状を変更して、シミュレーションを
繰り返すことによってダミーパターン形状の最適化が可
能であることを説明する図。
評価し、研磨レートばらつきが既定値以下であった場合
にダミーパターン形状を変更して、シミュレーションを
繰り返すことによってダミーパターン形状の最適化が可
能であることを説明する図。
1…ウエハ上の配線、2…ウエハ上にデポした絶縁膜、3
…凸領域、4…凹領域。
…凸領域、4…凹領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH19 HH33 PP26 QQ48 RR04 RR06 RR09 SS01 SS04 SS15 UU07 XX01 5F043 AA01 DD16 DD24 DD30 FF07
Claims (8)
- 【請求項１】 化学機械研磨処理(Chemical mechanical
polishing,CMP)法による半導体ウエハおよび半導体チ
ップ表面の研磨速度をシミュレーションする方法におい
て、 露光マスクデータをビットマップデータに展開し、左記
ビットマップデータを用いてチップ上のパターンに成膜
処理を施した後の加工形状を求め、チップ領域を分割し
て各分割領域ごとに成膜後の研磨速度分布r(i,j)を求め
ることを特徴とするCMPシミュレーション方法。 - 【請求項２】 請求項１において、上記ビットマップの
解像度をチップ内における最小パターン幅を4ドットか
ら10ドットで表現可能な解像度とすることを特徴とする
CMPシミュレーション方法。 - 【請求項３】 請求項１において分割領域の大きさを0.
25mm〜2.5mmとすることを特徴とするCMPシミュレーショ
ン方法。 - 【請求項４】 請求項１において、成膜される膜がO3−
TEOS(Tetraethylorthosilicate)膜,p(plasma)−TEOS膜,
高密度プラズマCVD膜,スピンコート絶縁膜,窒化シリコ
ン膜,めっきCu膜,タングステン膜および窒化チタン膜あ
るいはこれらの組み合わせであることを特徴とするCMP
シミュレーション方法。 - 【請求項５】 請求項１〜４において、マスクデータ中
にダミーパターンを導入することを特徴とするCMPシミ
ュレーション方法。 - 【請求項６】 請求項５において、ダミーパターンの形
状を変化させデータ量が少なく上記初期研磨速度r0(i,
j)のばらつきを極小とするダミーパターン形状を探索す
ることを特徴とするCMPシミュレーション方法。 - 【請求項７】 請求項１〜６のシミュレーション方法を
実行するための処理を行うコンピュータプログラムを格
納した記録媒体。 - 【請求項８】 請求項５におけるCMPシミュレーション
手法を用い、最適化ダミーパターン形状を導出し左記ダ
ミーパターン形状を導入した露光マスクを用いて製造さ
れることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000340364A JP2002140655A (ja) | 2000-11-02 | 2000-11-02 | 半導体ウエハの平坦化シミュレーション |
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Cited By (4)
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|---|---|---|---|---|
| WO2003030233A1 (fr) * | 2001-08-22 | 2003-04-10 | Nikon Corporation | Procede et dispositif de simulation, de polissage, de preparation de parametre de commande ou de programme de commande, systeme de polissage, support d'enregistrement et procede de fabrication de dispositif semi-conducteur |
| US7039488B2 (en) | 2003-10-10 | 2006-05-02 | Oki Electric Industry Co., Ltd. | Method of determining remaining film thickness in polishing process |
| JP2009140956A (ja) * | 2007-12-03 | 2009-06-25 | Elpida Memory Inc | 形状予測シミュレータ、方法およびプログラム |
| US7660665B2 (en) | 2004-11-17 | 2010-02-09 | Hitachi, Ltd. | Autonomous mobile equipment and position-of-object and own position detecting system |
-
2000
- 2000-11-02 JP JP2000340364A patent/JP2002140655A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003030233A1 (fr) * | 2001-08-22 | 2003-04-10 | Nikon Corporation | Procede et dispositif de simulation, de polissage, de preparation de parametre de commande ou de programme de commande, systeme de polissage, support d'enregistrement et procede de fabrication de dispositif semi-conducteur |
| US7108580B2 (en) | 2001-08-22 | 2006-09-19 | Nikon Corporation | Method and device for simulation, method and device for polishing, method and device for preparing control parameters or control program, polishing system, recording medium, and method of manufacturing semiconductor device |
| US7039488B2 (en) | 2003-10-10 | 2006-05-02 | Oki Electric Industry Co., Ltd. | Method of determining remaining film thickness in polishing process |
| US7660665B2 (en) | 2004-11-17 | 2010-02-09 | Hitachi, Ltd. | Autonomous mobile equipment and position-of-object and own position detecting system |
| JP2009140956A (ja) * | 2007-12-03 | 2009-06-25 | Elpida Memory Inc | 形状予測シミュレータ、方法およびプログラム |
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