JP2010505256A - 半導体インダクタ及び該半導体インダクタの形成方法（オンチップ・インダクタ設計ルール） - Google Patents

半導体インダクタ及び該半導体インダクタの形成方法（オンチップ・インダクタ設計ルール） Download PDF

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Abstract

【課題】 改善されたインダクタＱ値を有するオンチップ・インダクタを有する、サブ１００ナノメートルの半導体デバイス、及びデバイスを製造する方法並びにプログラムを提供する。
【解決手段】 具体的には、誘電体表面上に配置され、各々が設計ルール・チェック規則の関数として決定される幅、高さ、間隔、及び断面積を有する、複数の離間された平行金属ラインを含むインダクタが提供される。１つの平坦化プロセス規則に関して、８０％金属対２０％誘電体の表面の金属密度比が決定され、生成される。一実施例において、金属ラインの離間間隙の合計は、金属ラインの内部側壁高さの合計よりも小さい。１態様において、ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つが、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値のうちの１つ又は複数のパラメータを最適化するように選択される。
【選択図】 図３

Description

本発明は半導体デバイスに関し、より具体的にはオンチップ・インダクタ構造体に関する。
半導体チップ製造におけるサイズの縮小は、一般に、対応する利用可能な回路ボード空間及びプロセス速度の増加につながる。サブ１００ナノメートル(１００ナノメートル未満)の半導体技術及び方法は、ナノメートル規模で製造された回路ライン及びゲートのような効率的且つ高速なチップ構造体を提供する。例えば、ナノリソグラフィ・パターンにより形成されたサブ１００ｎｍ構造体は、個々の原子の寸法から約１００ｎｍまでの間の横方向寸法を有し得る。
しかしながら、サブ１００ｎｍの半導体技術は多くの困難を提示する。より大型の半導体構造体が手作業で設計することができるのに対して、サブ１００ナノメートル・プロセスは一般に、設計技術者が複雑な電子設計自動化（ＥＤＡ）ツールを用いて方法及びプロセスのアルゴリズムを直接に回路構造体に変換することを必要とする。従ってまた、チップ設計者は一般にＥＤＡを用いてチップ設計の製造可能性及び許容可能な歩留まりの最適化を確認する必要がある。
設計ルール・チェッキング又はチェック（Design Rule Checking of Check(s)）（ＤＲＣ）は、特定のチップ設計が設計ルールと呼ばれる一連の推奨パラメータを満たすか否かに関して、ＥＤＡによる判断を参照する。ＤＲＣの主目的は、その設計に関して、全体として高い歩留まり及び信頼性を実現することである。設計ルールが違反された場合、その設計は機能しない可能性がある。
しかしながら、従来のチップ設計技術は、チップ設計者の管理外にある設計後製造ステップを組み込むことがある。こうしたステップは、チップ製造プロセスに追加のコストと時間を加え、インダクタ製造性能及び歩留まりを、ＤＲＣの下で指定又は許容される範囲を超えて低下させる可能性がある。従って、設計の物理的な検証中に、計算集中的なＤＲＣルーチンを実行してチップ性能及び歩留まりを検証しなくてはならない。
本発明の態様は、従来技術の欠陥のうちの少なくとも１つに対処するものである。
本発明の１つの態様により、誘電体表面上に配置され、第１インダクタ・ポートと第２インダクタ・ポートを連結する複数の離間されたサブ１００ナノメートル（１００ナノメートル未満）の平行金属ラインを含む半導体構造体、及びその設計及び製造方法が提供される。ラインの各々はある幅及びある断面積を有し、各々のラインは隣接するラインから、各々が設計ルール・チェック規則の関数である離間間隙によって離間される。
１つの態様において、設計ルール・チェック規則は化学機械的平坦化の金属比規則を含む。別の態様においては、複数のラインの幅、断面積、及び離間間隙は、８０％金属対２０％誘電体の表面の金属密度比を定める。
１つの態様において、複数のラインの幅、断面積、及び離間間隙は、インダクタの長さ全体にわたって一定である。別の態様においては、インダクタは１０ＧＨｚの無線周波数用に構成された相補型金属酸化膜半導体の上部化学機械的平坦化金属層内に形成される。別の態様においては、ラインの各々は側壁高さを有する側壁を有し、ここで離間間隙の合計はラインの内部側壁高さの合計よりも小さい。
一実施例において、各々のライン幅は、約０．８ミクロンより大きいか又はそれに等しく、約８ミクロンより小さいか又はそれに等しく、ここで各々の離間間隙は約０．８ミクロンより大きいか又はそれに等しい。別の実施例においては、複数のラインは、最初の最内側のラインから最後の最外側のラインに至るまで次第に大きくなるライン幅を有する。１つの態様において、複数のラインは複数のコネクタ・ラインをさらに含むことができ、各々のコネクタ・ラインは離間された平行ラインのうちの少なくとも２つを連結する。
１つの態様において、電子設計自動化ツールを用いてサブ１００ナノメートル・プロセスの金属ラインの高さ、幅、及びライン間隔寸法を、設計ルール・チェック規則の関数として決定するステップと、決定された寸法に従って、誘電体基板上の第１ポートと第２ポートの間に複数の離間平行金属ラインを形成するステップと、を含む半導体インダクタを形成する方法が提供される。１つの態様において、ラインの高さ、幅、及びライン間隔寸法を決定するステップは、ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つを、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値（Ｑファクター）のパラメータのうちの１つ又は複数を最適化するように選択するステップを含む。１つの態様において、複数の離間平行金属ラインは側壁高さを有し、ラインは、離間間隙の合計がラインの内部側壁高さの合計より小さくなるように形成される。
また、コンピュータ実行可能なプログラム・コードを作成するステップと、作成されたプログラム・コードをコンピュータ可読媒体にストアするステップと、コンピュータ・システム上に配備され実行されるプログラム・コードを提供するステップと、を含む方法が提供される。プログラム・コードは命令を含み、これらの命令はコンピュータ・システム上で実行されるとき、コンピュータ・システムに、サブ１００ナノメートルの金属ラインの高さ、幅、及びライン間隔寸法を、設計ルール・チェック規則の関数として決定させ、そして、決定された高さ、幅、及びライン間隔寸法に従って、基板上に複数の離間平行金属ラインを形成させる。１つの態様において、設計ルール・チェック規則は化学機械的平坦化の金属比規則を含み、プログラム・コードは、コンピュータ上で実行されるとき、コンピュータに、複数のラインの幅、断面積、及び離間間隙を金属比規則に適合するように決定させる。別の態様においては、プログラム・コードはコンピュータに、ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つを、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値からなる群から選択されたパラメータを最適化するように選択させる。
これより本発明の実施形態を、実施例としてのみ、添付の図面を参照して説明する。
半導体上に形成された従来技術の通常のインダクタの概略図である。 本発明による高性能ＲＦ ＣＭＯＳ構造体の概略側面図である。 本発明によるインダクタの概略図である。 図３のインダクタの表示された線に沿って描かれた断面図である。 本発明による別のインダクタの一部分の概略図である。 本発明による別のインダクタの一部分の概略図である。 本発明による別のインダクタの一部分の概略図である。 本発明と共に用いるのに適したコンピュータ・システムの概略図である。
本発明は、種々のコンポーネント及びコンポーネントの配列の形態を取ることができ、種々のステップ及びステップの配列の形態を取ることができる。図面は本発明の典型的な実施形態のみを図示することを意図したものであり、本発明の範囲を限定するものと見なされてはならない。さらに、図面は必ずしも一定の尺度を有するものではなく、単なる概略図であって本発明の具体的なパラメータを描出することを意図したものではない。図面において、類似の参照符号は類似の要素を表す。
当業者であれば、以下の詳細な説明を読み、理解することにより、本発明のさらに別の態様を認識するであろう。
便宜のため、「発明を実施するための形態」は以下のセクション、
Ｉ．概要、
ＩＩ．コンピュータ化された実施、
からなる。
Ｉ．概要
図１は、相補型金属酸化膜半導体（ＣＭＯＳ）の半導体の誘電体材料層１２の上の、第１ポート１４と第２ポート１６の間の単一のラインから形成された従来のサブ１００ｎｍインダクタ１０の概略図である。インダクタは、高性能無線周波数（ＲＦ）用途用の半導体回路構造体に一般に組み込まれる受動素子である。
インダクタ１０のインダクタンス値はインダクタの長さＬ４０に依存し、インダクタ１０の品質はインダクタの金属ライン構造体の抵抗に依存し、この抵抗はインダクタの幅２０に依存する。幅２０が大きくなると、一般にインダクタ１０の抵抗は減少する。高いＱ値を得るためには、一般に、大きな幅２０を設けることによりインダクタ１０の抵抗を減少させることが好ましい。しかしながら、幾つかの高性能ＲＦ用途において、所望の抵抗を生成するのに十分な幅を有する固体（ソリッド）ストライプ・インダクタ１０は、特にＣＭＰプロセス金属比を含む１つ又は複数のＤＲＣ設計規則に適合しない。
より具体的には、ＥＤＡ技術により、サブ１００ｎｍチップ製造上の歩留まり目標を満たすインダクタ１０を設計し製造するためには、一般に、複雑なＤＲＣ規則ルーチンの適用が必要である。ＤＲＣルーチンは既存の構造部を修正し、新規の構造部を挿入し、及び／又はプロセス制限に関して設計全体をチェックすることができる。ＤＲＣステップは設計が適切に機能することを確認できない可能性があるが、一般に、ＤＲＣ規則は、構造体が所与の設計タイプ及びプロセス技術に関するプロセス制限を満たすことを検証するために構築される。
ＩＣ設計における１つのＤＲＣプロセス制限は、化学機械的平坦化（ＣＭＰ）の金属充填密度又は比率である。化学機械的研磨とも呼ばれるＣＭＰは、半導体製造において、オンチップ・インダクタの形成に用いられる半導体基板の上面を平坦化するのに用いられる技術である。サブ１００ｎｍＣＭＯＳ構造体用のＣＭＰプロセスに関するＤＲＣ規則は、一般に、インダクタ１０の金属層密度比を、８０％金属対２０％金属間誘電体材料とすることを要求する。従って、固体インダクタ１０は、ＤＲＣ ＣＭＰプロセス要件に適合するようにさらに処理する必要がある。
１つの従来の手法は、設計後「チーズ化（ｃｈｅｅｓｉｎｇ）プロセス」ステップにより、単一の均質な金属ライン・インダクタ１０の一部分を取り除くことであり、その際個別のインダクタ金属片が取り除かれてインダクタ１０内に複数の孔２２が作成される。従って、複数の孔２２は、チーズ化されたインダクタ１０の金属／酸化膜比を、固体金属ライン比１００％から、要求される８０％金属／２０％酸化膜比まで減少させる。
しかしながら、従来の設計後「チーズ化プロセス」技術は問題を提示する。１つの態様において、複数のインダクタ孔２２はアレイ・パターン２４を定めるが、これが高いＲＦ周波数におけるインダクタの抵抗に影響を与える。１０ＧＨｚのような高い動作周波数においては、サブ１００ナノメートル・チップ・インダクタは、インダクタ１０の長さＬ４０に沿って、特定のアレイ・パターン２４に従って変化する抵抗値を呈する。より多数の孔２２の箇所は、孔２２の数が相違するインダクタの長さＬ４０に沿った別の箇所とは異なる抵抗及びＱ値性能を呈することになる。
チーズ化ステップはまた、チップ製造プロセスに追加のコスト及び時間を加え、インダクタ製造能力及び歩留まりを低下させる。さらに、設計後「チーズ化ステップ」は、チップ設計者の管理外にあるアレイ・パターン２４を形成する。不規則なアレイ・パターン２４は、インダクタ１０の期待されるＱ値に不規則な摂動（ｐｅｒｔｕｒｂａｔｉｏｎ）を引き起こす可能性があり、回路設計者が期待及び／又は指定する性能より低いインダクタ１０の品質Ｑ値をもたらす可能性が高い。従って、チーズ化インダクタ１０について、計算費用がかかるＤＲＣ金属比テストを実行しなければならず、製造効率は著しく低下する。
次に図２を参照すると、本発明による高性能ＲＦ集積回路チップ（ＩＣ）２００の概略側面図が与えられており、これは２つの領域、即ち（製造の）前工程（ＦＥＯＬ）２０２領域及び後工程（ＢＥＯＬ）２０４領域を有する。ＦＥＯＬ及びＢＥＯＬは、一般に、チップの製造段階に関するチップ層を指す。ＦＥＯＬ２０２は、例えば、ドーパント拡散及び注入、ゲート薄膜のスパッタリング、酸化、及びこれらに関連するパターン形成ステップにより形成されるような、初期プロセスのトランジスタ要素段階の構造体を含む。本実施例は、シリコン及びポリシリコン・トランジスタ要素層２１２、２１４、及びＢＥＯＬ第１金属層２１８とポリシリコン層２１４の間に配置されたタングステン・コンタクト（ＣＡ）２１６を与える。しかしながら、本発明により、他のＦＥＯＬ構造体及び構成を実施することができる。
ＢＥＯＬは、メタライゼーション構造体と、相互接続部と、ビア（平坦な相互接続部の間の垂直方向の相互接続部）と、関連する電気的絶縁のための非導電性の堆積物及び成長物（例えば、ポリマー、ガラス、酸化物、窒化物、及び酸窒化物）と、誘電体（キャパシタンス用）と、拡散バリア層と、機械的保護（パッシベーション）膜（特に、エレクトロマイグレーション及びストレス・マイグレーションによる相互接続部の損傷を防止するための）とを含む。本実施例においては、ＢＥＯＬ２０４は、隣接する金属層を電気的に接続するビア又は他の相互接続構造体（図示せず）を各々が備えた誘電体材料層２４０、２４２、２４４、２４６、２４８、２５０、２５２により隔てられた８つのメタライゼーション層２１８、２２０、２２４、２２６、２２８、２３０、２３２、２３４を含む。金属層は、構造体の上部に向かって次第に大きくなり、ここで底部の４つの金属層２１８、２２０、２２４、２２６は第１金属厚さ２２２を有し、中間の２つの層２２８、２３０は第１金属厚さ２２２の約２倍の第２金属厚さ２６２を有し、上部の２つの層２３２、２３４は第２金属厚さ２２４の約２倍の第３金属厚さ２６４を有する。それにもかかわらず、本発明により、他のＢＥＯＬ構造体及び構成を実施できることを理解されたい。
次に図３を参照すると、本発明によるマルチライン・インダクタ３００が、上部誘電体材料層２５２の上の上部ＣＭＰプロセス金属層２３４において、第１ポート３１４と第２ポート３１６との間に形成される。インダクタ３００は最大の上部金属層２３２、２３４のうちの一方、又は両方に配置することが好ましいが、その理由はより大きな金属層は、他のより小さな金属層２１８、２２０、２２４、２２６、２２８、２３０内に形成される同じ幅３２０のインダクタ（図示せず）よりも、低い抵抗値及び高いＱ値を可能にするからである。さらに、上部層２３４を用いることはまた、チップ２００の製造において最も効率的である。しかしながら、インダクタ３００は、上記の他の層２１８、２２０、２２４、２２６、２２８、２３０のうちの１つ又は複数の中に形成することができ、本発明は現在論じている実施形態２００に限定されない。そのうえ、幾つかの実施形態において、インダクタ３００は、金属層２１８、２２０、２２４、２２６、２２８、２３０、２３２、２３４のうちの２つの層、例えば、２つの上部層２３４／２３２、又は２つの中間層２３０／２２８、の平行構造体内に形成することができる。
図３の（ｂ）及び図４を参照すると、インダクタ３００は、上部誘電体材料層２５２上で平行に離間３３２された複数３２８の細ライン・インダクタ３３０を含む。ライン３３０の各々は、概ね上部金属層２３４の厚さ２６４を有する元の金属ラインの高さ４１２を有する。しかしながら、元の金属層厚さ２６４とは異なる他のライン高４１２を実施することもできる。特定の分離ライン３３０の高さ及び幅の寸法４１２、４２０、並びに間隔３３２は、ＤＲＣ規則の関数として設計者によって指定される。
高周波数において、ＲＦチップのインダクタは「表皮効果（ｓｋｉｎ ｅｆｆｅｃｔ）」を呈し、その場合高周波数の交流電流（ＡＣ）信号が、インダクタ・ライン３３０全体を均一に通してではなく、インダクタ表面４２１、４２４、４２６の近傍でインダクタ３００を通して伝わる。従って、１０ギガヘルツのＲＦ電磁波は、表皮効果により、インダクタ金属ライン３３０の内部又はコアよりも表面４２１、４２４、４２６に沿ってより多く伝わる。従って、分離ライン・インダクタ３００における全体の導電性金属の量は、従来のインダクタ１０の固体ライン部分５０と比較して、共通の幅３２０及び２０に対して減少するが、実際のＲＦ導電性表面は、付加される分離ラインの側壁表面４２６のために増大し、その場合間隙領域における内部側壁の高さは、合計の間隙幅よりも大きな合計の金属表面断面積を定める。その結果、マルチライン・インダクタ３００の有効ＲＦ抵抗は従来の固体ライン・インダクタ１０よりも小さくなり、導電体ライン抵抗に反比例する品質因子Ｑは向上する。本実施例は約１０ギガヘルツの周波数領域において利点をもたらすが、本発明は他のＲＦ ＣＭＯＳ適用周波数領域で実施して利点をもたらすこともできる。
より具体的には、共通のインダクタ幅２０及び３２０に対して、インダクタ３００は、ライン・インダクタ１０の固体部分断面５０により与えられるものよりも大きな金属表面の断面幅を与えることができる。幅３２０に沿った金属表面の断面幅は、５つの上部ラインの表面４２４の幅４２０と、８つの内部側壁表面４２６と、２つの外側縁壁表面４２１の高さとの合計により定められる。従って、隣接するインダクタ・ストライプ・ライン３３０の間の間隔３３２の合計が内部側壁高さ４１２の合計よりも小さい場合には、図４に示された断面に沿ったインダクタ３００の金属表面の合計の幅は、それゆえ、インダクタ１０の固体断面部５０における表面の幅よりも大きく、従ってインダクタ３００は、同じ幅２０、３２０に対して、従来のインダクタ１０の固体ライン部分５０よりも大きな導電性金属表面を与えるので、表皮効果により、高いＲＦ周波数においてより小さな抵抗を有する。
さらに、長さＬ３４０にわたり一定の高さ４１２、幅４２０、及び間隔３３２の寸法を指定することにより、チップ設計者は、インダクタ３００の全長Ｌ３４０に沿って一定の表皮効果による抵抗性能をもたらすことができる。このことは、チップ設計者の管理外の設計後チーズ化技術により生成される複数の孔２２の形成後においては高性能ＲＦ ＣＭＰ設計規則にのみ適合する従来のインダクタ１０とは対照的であり得る。また、チーズ化アレイ・パターン２４は、インダクタ１０の長さＬ４０に沿って一定の断面積を与えないので、インダクタ１０の表面に沿った有効抵抗は、いずれかの特定の断面位置内に存在する孔２２又はその部分の数に依存して変化し、その結果、インダクタ１０の長さＬ４０に沿って種々異なる抵抗値を生ずる。不規則なアレイ・パターン２４により生じる、従来のチーズ化インダクタ１０の長さＬ４０に沿った異なる断面積はまた、ＲＦ信号がインダクタ１０に沿って伝わる際に、インダクタ抵抗に摂動をもたらし、インダクタ１０の全体のＱ値を減少させる。
分離ライン３３０の幅４２０、及び間隔３３２は適用可能なＤＲＣ設計規則の関数として設計されるので、計算費用がかかる設計後ＣＭＰ比規則実行ルーチンを実施してインダクタ３００の設計がこの比を満たすか否かを判断する必要はなく、従って、チップ製造及びコストの効率性がもたらされ、プロセス後検証ステップが減少する。さらに、従来のインダクタ１０の製造に必要な設計後チーズ化処理ステップをなくすことにより、インダクタ３００は、ＣＭＰ比を満たすために必要な設計後チーズ化プロセスにより物理的特性が不規則に変えられる従来のインダクタ１０よりも良好な均一性を有する。このことはまた、インダクタ３００が、従来のチーズ化インダクタ１０が与えるよりも良好なモデル・ハードウェア間の相関性をもたらすことを可能にする。
従って、インダクタ３００は、初期設計の間に、適切なチップ歩留まり及び性能パラメータに関する特定のＤＲＣ ＣＭＰ比規則により制御された金属領域密度を有する。１つの態様において、金属ライン幅４２０及びライン間隔３３２はＤＲＣルール・チェック範囲内にあり、最大及び最小の金属ライン幅４２０並びに最小のライン間隔３３２は、設計中にＤＲＣ規則の関数として指定される。一実施例において、１０ＧＨｚ用途用のＣＭＰ比を含むサブ１００ｎｍのＤＲＣ設計規則に適合するインダクタ３００は、最小値約０．８ミクロン及び最大値約８ミクロンの分離ライン３３０の幅４２０、並びに最小値約０．８ミクロンの金属ライン間隔３３２を有する。
別の態様においては、金属ライン３３０の幅４２０及び金属ライン間隔３３２は、所定のインダクタ値、プロセス設計規則、及び／又はＣＭＰ比要件に関して、最大のＱ値及び／又は最小の無線周波数抵抗を得るように選択することができる。分離ラインの間隔３３２を指定された最小値まで低減し、インダクタ３００の導電性金属表面の合計（側壁及び縁部壁の高さ４１２と上面の幅４２０との和）を最大にすることにより、ＤＲＣ規則を用いて品質因子Ｑを最適化することができる。別の実施形態においては、例えば歩留まり、性能、及び／又は製造可能性を最適化するためのＣＭＰ設計規則において指定されたインダクタ金属ライン幅３２０の最小値により、分離ラインの間隔３３２を下限値にすることができる。別の実施形態においては、最適の分離ライン幅４２０は、最大許容金属ライン幅３２０及びＣＭＰ比要件の関数として決定される。
一般に第１及び第２インダクタ・ポート３１４、３１６は互いに近くに配置することが好ましい。従って、インダクタ３００は概ね八角形を有し、これにより全体のインダクタ長Ｌ３４０（及びそれにより、長さＬ３４０に比例する対応するインダクタンス値）を長くし、同時に第１及び第２ポート３１４、３１６を互いに近くに、間隔３４２を空けて配置することが可能になる。しかしながら、インダクタ３００の他の形状及び構成を実施することが可能であり、本発明は図示された八角形に限定されないことを理解されたい。
マルチライン構造体３００の別の利点は、向上した冗長性である。例えば、後工程（ＢＥＯＬ）の短絡及び開放の場合におけるような、１つ又は複数の個々のライン３３０が故障した場合、他のライン３３０は、それらの並列配置により、動作可能で信号伝達に利用できる状態に留まる。
図５は、本発明のインダクタ３００に適した代替的なマルチライン・インダクタ構造体部分５００を示す。ここでも第１及び第２インダクタ・ポート３１４、３１６の間に複数の平行な細いインダクタ・ライン５３０が設けられる。新規であるのは、ライン５３０がまた、複数の直交する細いコネクタ・ライン５３２により連結されることである。平行な細いインダクタ・ライン５３０、及び直交する細いコネクタ・ライン５３２の数及び寸法は、上で概説したように、１つ又は複数の適用可能な設計規則に依存し、例えば、１０ギガヘルツのＲＦ ＣＭＯＳ用途に関する１つの実施形態においては、インダクタ５００の設計及び形成において、ＣＭＰの８０％金属／２０％介在酸化物の比の要件に従う。
インダクタ構造体５００は、分離平行ライン・インダクタ３００に比較して付加的な冗長性の利点をもたらす。直交する細いコネクタ・ライン５３２の各々は、平行な細いインダクタ・ライン５３０の全てに連結するので、平行な細いインダクタ・ライン５３０の各々は、いずれかの他の平行な細いインダクタ・ライン５３０又はその部分の短絡又は開放などによるインダクタ・ライン５３０の故障の際に、それらのバックアップとして機能することができる。例えば、ライン５３０ａの部分５４０が故障した場合には、１つ又は複数のライン５３０ｂ−５３０ｆがライン５３０ａに沿って伝わる信号情報を、コネクタ・ライン５３２ａ及び５３２ｂによる各々の電気的接続を通じて伝えることができる。
図６は、本発明によるインダクタ３００に適した別の代替的なマルチライン・インダクタ構造体６００を示すが、ここでは、第１及び第２インダクタ・ポート３１４、３１６の間に複数の平行な細いインダクタ・ライン６３０が設けられ、２つ又は複数の各々のライン６３０は、複数の直交する細いコネクタ・ライン６３２、６３４のうちの１つ又は複数により連結される。本実施形態においては、複数の２ライン・コネクタ６３２と、少なくとも１つの３ライン・コネクタ６３４が示されるが、他の複数及びコネクタ・ライン、例えば、１つ又は複数の３ライン、４ライン、５ライン及び／又は全６ラインのコネクタ（図示せず）を実施することができる。ここでも、平行な細いインダクタ・ライン６３０、及び直交する細いコネクタ・ライン６３２、６３４の数及び寸法は、適用可能な設計規則、例えば、１０ギガヘルツのＲＦ ＣＭＯＳに対するＣＭＰの８０％金属／２０％介在酸化物の比の要件に依存する。インダクタ構造体６００は、平行なインダクタ・ライン６３０の相互接続がより少ないために、インダクタ構造体５００と同じレベルの冗長性の利点はもたらさないが、それでもなお、分離ライン・インダクタ３００に比べて付加的な冗長性の利点をもたらす。
図７は、本発明によるインダクタ３００に適した別の代替的なマルチライン・インダクタ構造体７００を示すが、この場合、図示されるように、平行なインダクタ・ライン７３２−７４０は、それぞれ異なるライン幅７１２−７２０を有し、それぞれ離間間隙７０２−７０８によって隔てられる。ここでも、分離ライン幅７１２−７２０及び離間間隙７０２−７０８は、適用可能なＤＲＣ設計規則の関数として設計される。インダクタ７００は、最外側のワイヤ７４０が最大幅７２０を有するように外側ワイヤの幅７１２−７２０を次第に大きくすることにより、付加的なＱ値の最適化をもたらす。
ＩＩ．コンピュータ化による実施
次に図８を参照すると、本発明はまた、コンピュータ・システム８０２、例えば上記のＥＤＡツールを用いるコンピュータ・システム８０２により実行されるプログラムを提供する形態で実施することができる。従って、本発明によるプログラムは、コンピュータ可読ストレージ媒体８０４にストアする、及び／又は、１つ若しくは複数の伝送媒体８０６、８０８を通じてアクセス可能にすることができる。
この点で、コンピュータ可読／使用可能媒体は、本発明の様々な処理ステップの各々を実行するプログラム・コードを含む。コンピュータ可読媒体又はコンピュータ使用可能媒体という用語は、プログラム・コードの任意のタイプの物理的実施形態のうちの１つ又は複数を含むことを理解されたい。特に、コンピュータ可読／使用可能媒体は、１つ又は複数の携帯型ストレージ製品（例えば、コンパクト・ディスク、磁気ディスク、テープなど）に、又は、メモリ８０３、８０５及び／又はストレージ・システム８０４のようなコンピュータ装置の１つ又は複数のデータ・ストレージ部分（例えば、固定ディスク、読取り専用メモリ、ランダム・アクセス・メモリ、キャッシュ・メモリなど）に、及び／又は、ネットワーク上（例えばプログラム・コードの有線／無線による電気的配信の際）を伝わるデータ信号（例えば伝播信号）として、具体化されたプログラム・コードを含むことができる。
例証的であるが網羅的ではないストレージ媒体の例は、揮発性メモリ構造体、並びにＲＡＭ及びＲＯＭ構造体を含むが、本発明はそれには限定されない。動作の１つの態様において、プログラム・コードは、ディスク・ドライブ又はＣＤ−ＲＯＭ読取り装置８０５によって読み取り、実行するためにコンピュータ・システム８０２内のフラッシュＲＯＭメモリ８０３又は類似物にストアすることができる。加えて、ネットワーク８０８のような伝送媒体をプログラム伝送装置８０６により用いて、プログラムをコンピュータ・システム８０２に供給することが可能であり、幾つかの実施例においては、プログラムは遠隔コンピュータ・リソース８１０に常駐させることができる。プログラム伝送装置８０６に関しては、プログラムをストアするためのコンピュータ・メモリ８０３、８０４と、ネットワーク８０８を経由してコンピュータ・システム８０２又はメモリ８０３、８０４にプログラムを供給するためのプログラム伝送手段８０６とを有することで十分である。
コンピュータ・システム８０２の実施形態は、独立型及びネットワーク型コンピュータ、並びにマルチパート型コンピュータ・システムを含むことを理解されたい。より具体的には、図８は、特に、ネットワーク環境（例えば、インターネット、広域ネットワーク（ＷＡＮ）、ローカル・エリア・ネットワーク（ＬＡＮ）、仮想プライベート・ネットワーク（ＶＰＮ）など）内で、又は独立型コンピュータ・システム上で、本発明を実施できることを示すように与えられている。前者の場合には、様々なタイプの通信リンクの任意の組合せを介して、ネットワーク全体にわたる通信を行うことができる。例えば、通信リンクは、有線及び／又は無線伝送法の任意の組合せを用いることができるアドレス可能な接続を含むことができる。インターネットを介して通信が行われる場合、接続性は従来のＴＣＰ／ＩＰソケット・ベースのプロトコルによって規定することができ、インターネット・サービス・プロバイダを利用してインターネットへの接続を確立することができる。さらに、コンピュータ・システム８０２は、他者のために本発明の機能を実施し、配備し、及び／又は実行するサービスを提供するサービス・プロバイダによって、図８に示した実施のコンポーネントの幾つか又は全てを配備し、管理し、サービス提供することなどが可能であることを明示するように意図したものである。
コンピュータ・システム８０２は本発明を実施するための様々なタイプのコンピュータ・インフラストラクチャの例証に過ぎない。例えば、１つの実施形態において、コンピュータ・システム８０２は、本発明の種々の処理ステップを実施するためにネットワーク上で通信する２つ又はそれ以上のコンピュータ装置（例えば、サーバ・クラスタ）を備える。さらに、コンピュータ・システム８０２は、ハードウェアの数多くの組合せを含むことができる種々の可能なコンピュータ・システムの単なる典型である。この点で、他の実施形態においては、コンピュータ・システム８０２は、特定の機能を実施するためのハードウェア及び／又はコンピュータ・プログラム・コードを含む任意の専用コンピュータ、専用及び汎用ハードウェア／ソフトウェアの組合せを含む任意のコンピュータなどを含むものとすることができる。いずれの場合にも、プログラム・コード及びハードウェアは、それぞれ標準的なプログラミング技術及び工学技術を用いて作成することができる。さらに、Ｉ／Ｏインターフェース８０８は、１つ又は複数の外部装置８１０と情報を交換するための任意のシステムを含むものとすることができる。さらにまた、図８には示さない１つ又は複数の付加的なコンポーネント（例えば、システム・ソフトウェア、数値演算コプロセッサなど）をコンピュータ・システム８０２に含めることができることを理解されたい。
ストレージ・システム８０４は、本発明に関する情報のストレージを供給することができる任意のタイプのシステム（例えば、データベース）とすることができる。この点で、ストレージ・システム８０４は、磁気ディスク・ドライブ又は光ディスク・ドライブのような１つ又は複数のストレージ装置を含むことができる。別の実施形態においては、ストレージ・システム８０４は、例えば、ローカル・エリア・ネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）、又はストレージ・エリア・ネットワーク（ＳＡＮ）（図示せず）にわたって分散されたデータを含む。さらに、図示しないが、キャッシュ・メモリ、通信システム、システム・ソフトウェアなどの付加的なコンポーネントを、コンピュータ・システム８０２に組み込むことができる。
別の実施形態において、本発明は、予約、広告、及び／又は使用料方式により本発明の処理ステップを実施するビジネス方法を提供する。即ち、ソリューション・インテグレータのようなサービス・プロバイダは、ストライプ状インダクタを設計及び／又は製造するサービスを提供することができる。この場合、サービス・プロバイダは、１人又は複数の顧客のために、本発明の処理ステップを実施するコンピュータ・インフラストラクチャ８０２のようなコンピュータ・インフラストラクチャを作成し、維持し、サポートすることなどを行うことができる。その報酬として、サービス提供者は、予約及び／又は使用料合意の下で顧客から支払いを受けることができ、及び／又は、サービス提供者は１つ又は複数の第三者に対する広告コンテンツの販売により支払いを受けることができる。
さらに別の実施形態において、本発明は、コンピュータ実施による電話会議の運営方法を提供する。この場合、コンピュータ・インフラストラクチャ８０２のようなコンピュータ・インフラストラクチャを準備し、本発明の処理ステップを実施するための１つ又は複数のシステムを取得して（例えば、作成する、購入する、使用する、修正するなど）、コンピュータ・インフラストラクチャに配備することができる。この点で、システムの配備は、（１）コンピュータ可読媒体８０４からコンピュータ装置８０２にプログラム・コードをインストールするステップと、（２）１つ又は複数のコンピュータ装置（図示せず）をコンピュータ・インフラストラクチャ８０２に加えるステップと、（３）コンピュータ・インフラストラクチャ８０２の１つ又は複数の既存のシステムを組み込み及び／又は修正して、コンピュータ・インフラストラクチャ８０２が本発明の処理ステップを実行できるようにするステップとのうちの１つ又は複数を含むことができる。
本明細書で用いられる場合、「プログラム・コード」及び「コンピュータ・プログラム・コード」という用語は同義であり、直接的に、又は、（ａ）別の言語、コード、若しくは表記への変換、及び／又は（ｂ）異なる有形形態での複製のいずれか若しくはその両方の後で、情報処理能力を有するコンピュータ装置に特定の機能を実施させることを目的とした一組の命令の、任意の言語、コード、又は表記による任意の表現を意味するものと理解されたい。この点で、プログラム・コードは、アプリケーション／ソフトウェア・プログラム、コンポーネント・ソフトウェア／関数のライブラリ、オペレーティング・システム、特定のコンピュータ装置及び／又はＩ／Ｏ装置用の基本Ｉ／Ｏシステム／ドライバなどのうちの１つ又は複数として具体化することができる。
本発明の好ましい実施形態を本明細書で説明したが、設計における変形を行うことができ、そのような変形はインダクタ分野の当業者にも、他分野の熟練者にも明白となるであろう。本発明は上で論じたサブ１００ｎｍＣＭＯＳインダクタの実施例に限定されず、リソグラフィ及びＢＥＯＬ積層製造技術を用いる他の半導体技術に適用できることを理解されたい。例証的であるが網羅的ではない実施例は、ＳｉＧｅ、バイポーラ、及びＩＩＩ−ＶＩ族半導体構造体、及びそれらの製造方法を含む。また、上で論じたナノリソグラフィ技術は典型的に銅のＣＭＰプロセスを包含するが、インダクタ・ラインは、アルミニウム及び他の半導体金属層材料を網羅的ではなく例証的に含む様々な金属材料から形成することができる。上で論じたのとは異なるＣＭＰプロセス金属密度比を実施することもできる。本実施例は１０ＧＨｚ用途について論じたが、本発明は、より高周波数のサブ１００ｎｍ半導体用途においても、改善されたＤＲＣ応答設計、歩留まり及び性能の便益をもたらすことになり、例えば、１０ＧＨＺを超えて約１００ＧＨｚまでの動作周波数における改善された表皮効果作用により、マルチライン・インダクタに対してより優れたインダクタＱ性能をもたらす。
１０：インダクタ
１２：誘電体材料層
１４：第１ポート
１６：第２ポート
２０、３２０：幅
２２：孔
２４：アレイ・パターン
４０：長さＬ
５０：固体ライン部分（断面）
２００：集積回路チップ
２０２：前工程
２０４：後工程
２１２：シリコン層
２１４：ポリシリコン層
２１６：タングステン・コンタクト
２１８、２２０、２２４、２２６、２２８、２３０、２３２、２３４：メタライゼーション層
２２２：第１金属厚さ
２４０、２４２、２４４、２４６、２４８、２５０、２５２：誘電体材料層
２６２：第２金属厚さ
２６４：第３金属厚さ
３００：マルチライン・インダクタ
３１４：第１ポート
３１６：第２ポート
３２８：複数
３３０：細ライン・インダクタ
３３２：ラインの間隔
３４０：長さＬ
３４２：間隔
４１２：ラインの高さ
４２０：ラインの幅
４２１、４２４、４２６：インダクタの表面
５００、６００、７００：マルチライン・インダクタ構造体
５３０、６３０：平行細インダクタ・ライン
５３２、６３２、６３４：直交細コネクタ・ライン
５３０ａ−５３０ｆ：ライン
５３２ａ、５３２ｂ：コネクタ・ライン
５４０：ライン５３０ａの部分
７０２、７０４、７０６、７０８：離間間隙
７１２、７１４、７１６、７１８、７２０：異なるライン幅
７２３，７３４、７３６、７３８、７４０：平行インダクタ・ライン
８０２：コンピュータ・システム
８０３、８０５：メモリ
８０４：コンピュータ可読ストレージ・システム
８０６：プログラム伝送装置
８０８：ネットワーク
８１０：遠隔コンピュータ・リソース（外部装置）

Claims (21)

  1. 誘電体表面上に配置され、第１インダクタ・ポートを第２インダクタ・ポートに連結する、複数の離間された平行金属ラインを含むサブ１００ナノメートル・プロセス半導体インダクタであって、
    前記ラインの各々はある幅及びある断面積を有し、各々のラインは隣接するラインからある離間間隙によって離間される、
    インダクタ。
  2. 前記複数のラインの幅、断面積、及び離間間隙は、設計ルール・チェック規則の関数である、請求項１に記載のインダクタ。
  3. 前記設計ルール・チェック規則は化学機械的平坦化の金属比規則を含む、請求項１に記載のインダクタ。
  4. 前記複数のラインの幅、断面積、及び離間間隙は、８０％金属対２０％誘電体の表面の金属密度比を定める、請求項３に記載のインダクタ。
  5. 前記複数のラインの幅、断面積、及び離間間隙は、インダクタの長さ全体にわたって一定である、請求項１に記載のインダクタ。
  6. 前記インダクタは、１０ＧＨｚ無線周波数用に構成された相補型金属酸化膜半導体の上部化学機械的平坦化金属層内に形成される、請求項１に記載のインダクタ。
  7. 前記ラインの各々は間隙領域内に内部側壁を有し、前記内部側壁の各々は内部側壁高さを有し、前記離間間隙の合計は前記内部側壁高さの合計よりも小さい、請求項１に記載のインダクタ。
  8. 前記ラインの各々の幅は０．８ミクロンより大きいか又はそれに等しく、８ミクロンより小さいか又はそれに等しく、前記離間間隙の各々は約０．８ミクロンより大きいか又はそれに等しい、請求項１に記載のインダクタ。
  9. 前記複数のラインは、最初の最内側のラインから最後の最外側のラインに至るまで次第に大きくなるライン幅を有する、請求項１に記載のインダクタ。
  10. 前記複数のラインは複数のコネクタ・ラインをさらに含み、各々の前記コネクタ・ラインは前記離間された平行ラインのうちの少なくとも２つを連結する、請求項１に記載のインダクタ。
  11. 半導体インダクタを形成する方法であって、
    電子設計自動化ツールを用いてサブ１００ナノメートル・プロセスの金属ラインの高さ、幅、及びライン間隔寸法を、設計ルール・チェック規則の関数として決定するステップと、
    前記決定された高さ、幅、及びライン間隔寸法に従って、誘電体基板上で第１ポートと第２ポートの間に複数の離間された平行金属ラインを形成するステップと
    を含む方法。
  12. 前記設計ルール・チェック規則は化学機械的平坦化の金属比規則を含み、
    前記金属比規則に適合するように前記複数のラインの幅、断面積、及び離間間隙を形成するステップをさらに含む、
    請求項１１に記載の方法。
  13. 前記ラインの高さ、幅、及びライン間隔寸法を前記決定するステップは、前記ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つを、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値からなる群から選択される１つのパラメータを最適化するように、選択するステップをさらに含む、請求項１２に記載の方法。
  14. 前記ラインの各々の幅が０．８ミクロンより大きいか又はそれに等しく、８ミクロンより小さいか又はそれに等しくなるように選択するステップと、
    前記離間間隙の各々が０．８ミクロンより大きいか又はそれに等しくなるように選択するステップと
    をさらに含む、請求項１２に記載の方法。
  15. 前記決定された高さ、幅、及びライン間隔寸法に従って、各々のコネクタ・ラインが前記離間された平行ラインのうちの少なくとも２つを連結する、複数のコネクタ・ラインを形成するステップをさらに含む、請求項１２に記載の方法。
  16. 前記複数の離間された平行金属ラインを前記形成するステップは、間隙領域内に、各々が内部側壁高さを有する内部側壁を有する前記ラインを形成するステップをさらに含み、
    前記離間間隙の合計は前記内部側壁高さの合計よりも小さい、
    請求項１２に記載の方法。
  17. 前記複数の離間された平行金属ラインを前記形成するステップは、最初の最内側のラインから最後の最外側のラインに至るまで次第に大きくなるライン幅を有する前記ラインを形成するステップを含む、請求項１２に記載の方法。
  18. コンピュータ実行可能なプログラム・コードを作成するステップと、
    前記作成されたプログラム・コードをコンピュータ可読媒体にストアするステップと、
    コンピュータ・システムに配備され、その上で実行される前記プログラム・コードを提供するステップと
    を含み、
    前記プログラム・コードは、前記コンピュータ・システム上で実行されるとき、前記コンピュータ・システムに、
    サブ１００ナノメートル・プロセスの金属ラインの高さ、幅、及びライン間隔寸法を、化学機械的平坦化の金属比規則を含む設計ルール・チェック規則の関数として決定し、
    前記決定された高さ、幅、及びライン間隔寸法に従って、基板上に複数の離間された平行金属ラインをプロセス装置に形成させる、
    ことを実行させる方法。
  19. 前記プログラム・コードは前記コンピュータ上で実行されるとき、前記コンピュータに、前記ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つを、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値からなる群から選択される１つのパラメータを最適化するように決定することを実行させる、請求項１８に記載の方法。
  20. 半導体インダクタを形成するためのアプリケーションを配備する方法であって、
    サブ１００ナノメートル・プロセスの金属ラインの高さ、幅、及びライン間隔寸法を、化学機械的平坦化の金属比規則を含む設計ルール・チェック規則の関数として決定し、
    前記決定された高さ、幅、及びライン間隔寸法に従って、基板上に複数の離間された平行金属ラインをプロセス装置に形成させる、
    ようにコンピュータ・インフラストラクチャを動作可能に準備するステップ
    を含む方法。
  21. 前記コンピュータ・インフラストラクチャは、前記ラインの高さ、幅、及びライン間隔寸法のうちの少なくとも１つを、チップの歩留まり、チップの性能、チップの製造可能性、及びインダクタのＱ値からなる群から選択される１つのパラメータを最適化するように、決定するように動作可能である、請求項２０に記載の方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504705B2 (en) * 2006-09-29 2009-03-17 International Business Machines Corporation Striped on-chip inductor
CN101814485B (zh) * 2009-02-23 2012-08-22 万国半导体股份有限公司 具堆栈式电感和ic芯片的小型功率半导体封装及方法
US8952596B2 (en) * 2009-02-27 2015-02-10 Seiko Epson Corporation Surface acoustic wave resonator, surface acoustic wave oscillator, and electronic instrument
US8736021B2 (en) 2009-05-15 2014-05-27 X-Fab Semiconductor Foundries Ag Semiconductor device comprising a metal system including a separate inductor metal layer
KR102443836B1 (ko) * 2009-09-17 2022-09-15 사이오닉스, 엘엘씨 감광성 이미징 장치 및 이와 관련된 방법
JP5678486B2 (ja) 2010-06-17 2015-03-04 セイコーエプソン株式会社 弾性表面波共振子、弾性表面波発振器および電子機器
JP5934464B2 (ja) 2010-08-26 2016-06-15 セイコーエプソン株式会社 弾性表面波共振子、および弾性表面波発振器、ならびに電子機器
JP2012060421A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060419A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060420A (ja) * 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060418A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060422A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
US8957523B2 (en) * 2013-01-10 2015-02-17 Globalfoundries Singapore Pte. Ltd. Dielectric posts in metal layers
US9177709B2 (en) 2013-09-05 2015-11-03 Globalfoundries Inc. Structure and method for high performance multi-port inductor
KR102176283B1 (ko) * 2013-11-25 2020-11-09 삼성전기주식회사 인쇄회로기판
US9214429B2 (en) * 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
US20150162277A1 (en) 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US10127338B2 (en) * 2015-12-15 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information
JP7283127B2 (ja) * 2019-02-27 2023-05-30 Tdk株式会社 コイル部品
CN111933524A (zh) * 2020-08-19 2020-11-13 泉芯集成电路制造(济南)有限公司 电连接组件及其制备方法和半导体器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737728A (ja) * 1993-07-21 1995-02-07 Nippon Telegr & Teleph Corp <Ntt> 薄膜インダクタおよび薄膜トランス
JP2003045722A (ja) * 2001-08-01 2003-02-14 Sony Corp インダクタ素子、および、インダクタ素子を用いた集積回路
JP2003282569A (ja) * 2002-03-20 2003-10-03 Ricoh Co Ltd 半導体集積回路装置及びダミーメタルの挿入方法
JP2004039951A (ja) * 2002-07-05 2004-02-05 Fujitsu Ltd 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置
JP2004063702A (ja) * 2002-07-26 2004-02-26 Oki Electric Ind Co Ltd 配線層構造及びその形成方法
JP2005183467A (ja) * 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd インダクタ装置
JP2007180110A (ja) * 2005-12-27 2007-07-12 Nec Corp 半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128324A (ja) * 1991-11-07 1993-05-25 Mitsubishi Electric Corp 非接触カード、非接触カード用端末機及び非接触伝送システム
US5559360A (en) * 1994-12-19 1996-09-24 Lucent Technologies Inc. Inductor for high frequency circuits
US5861647A (en) * 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
FI971180A (fi) 1997-03-20 1998-12-23 Micronas Oy Stripe-line-kela
US6885275B1 (en) * 1998-11-12 2005-04-26 Broadcom Corporation Multi-track integrated spiral inductor
US6383916B1 (en) * 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
US6455915B1 (en) * 2000-05-30 2002-09-24 Programmable Silicon Solutions Integrated inductive circuits
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
JP2002169851A (ja) * 2000-12-04 2002-06-14 Agilent Technologies Japan Ltd 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体
US7136796B2 (en) * 2002-02-28 2006-11-14 Timbre Technologies, Inc. Generation and use of integrated circuit profile-based simulation information
US7007258B2 (en) * 2003-06-13 2006-02-28 Sun Microsystems, Inc. Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout
US20050001708A1 (en) * 2003-06-23 2005-01-06 Kesling Dawson W. Dummy metal filling
US7155689B2 (en) * 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
US7096447B1 (en) * 2003-10-15 2006-08-22 Sun Microsystems, Inc. Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout
US20050114808A1 (en) * 2003-11-24 2005-05-26 Mcbride John G. Framework for accurate design rule checking
US7716611B2 (en) * 2004-11-13 2010-05-11 Mentor Graphics Corporation Logic injection
US7979820B1 (en) * 2005-10-24 2011-07-12 Cadence Design Systems, Inc. Temporal replicant simulation
US7380227B1 (en) * 2005-10-28 2008-05-27 Sun Microsystems, Inc. Automated correction of asymmetric enclosure rule violations in a design layout
US8373429B2 (en) * 2006-03-07 2013-02-12 Steven Slupsky Method and apparatus for interrogating an electronic component
WO2007101345A1 (en) * 2006-03-07 2007-09-13 Scanimetrics Inc. Method and apparatus for interrogating an electronic component
US7890901B2 (en) * 2006-03-24 2011-02-15 International Business Machines Corporation Method and system for verifying the equivalence of digital circuits
US7519929B2 (en) * 2006-06-23 2009-04-14 Sun Microsystems, Inc. Method and computer program product for interlayer connection of arbitrarily complex shapes under asymmetric via enclosure rules
WO2008016089A1 (fr) * 2006-08-01 2008-02-07 Nec Corporation Élément inducteur, procédé de fabrication d'élément inducteur et dispositif à semi-conducteur sur lequel est monté l'élément inducteur
US7504705B2 (en) * 2006-09-29 2009-03-17 International Business Machines Corporation Striped on-chip inductor
US7565638B2 (en) * 2006-11-21 2009-07-21 Sun Microsystems, Inc. Density-based layer filler for integrated circuit design
US8060846B2 (en) * 2007-04-04 2011-11-15 Advanced Micro Devices, Inc. Inductance mitigation through switching density analysis
CA2623257A1 (en) * 2008-02-29 2009-08-29 Scanimetrics Inc. Method and apparatus for interrogating an electronic component
US8193893B2 (en) * 2008-03-26 2012-06-05 International Business Machines Corporation Inductor having opening enclosed within conductive line and related method
US8086981B2 (en) * 2008-09-10 2011-12-27 Cadence Design Systems, Inc. Method and system for design rule checking enhanced with pattern matching
US8010920B2 (en) * 2008-12-11 2011-08-30 Advanced Micro Devices, Inc. Constraint management and validation for template-based circuit design
KR101532634B1 (ko) * 2008-12-31 2015-07-01 삼성전자주식회사 풀-칩의 결함 메탈라인 검출 방법 및 시스템
JP2010165827A (ja) * 2009-01-15 2010-07-29 Renesas Electronics Corp 半導体装置の設計方法、及び、設計プログラム

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737728A (ja) * 1993-07-21 1995-02-07 Nippon Telegr & Teleph Corp <Ntt> 薄膜インダクタおよび薄膜トランス
JP2003045722A (ja) * 2001-08-01 2003-02-14 Sony Corp インダクタ素子、および、インダクタ素子を用いた集積回路
JP2003282569A (ja) * 2002-03-20 2003-10-03 Ricoh Co Ltd 半導体集積回路装置及びダミーメタルの挿入方法
JP2004039951A (ja) * 2002-07-05 2004-02-05 Fujitsu Ltd 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置
JP2004063702A (ja) * 2002-07-26 2004-02-26 Oki Electric Ind Co Ltd 配線層構造及びその形成方法
JP2005183467A (ja) * 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd インダクタ装置
JP2007180110A (ja) * 2005-12-27 2007-07-12 Nec Corp 半導体装置

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